JP2002299638A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チャネル長のバラツキによって発生する素子
のオン抵抗の増加や耐圧の低下を防止する。 【解決手段】 第２ゲート領域７に対し、第１ゲート領
域３の上に位置する部位内において、第２ゲート領域７
の接合深さを部分的に深くしたチャネル設定領域７ａ、
７ｂを備える。そして、このチャネル設定領域７ａ、７
ｂにおいて、第１ゲート領域３との間の距離が最も短く
なるようにする。これにより、チャネル設定領域７ａ、
７ｂによってチャネルが設定され、チャネル設定領域７
ａ、７ｂにおけるチャネル長方向の幅Ｌ１、Ｌ２によっ
てチャネル長が決定する。これにより、チャネル長のバ
ラツキをなくすことができ、チャネル長のバラツキによ
って発生する素子のオン抵抗の増加や耐圧の低下を防止
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素（以下、
ＳｉＣという）半導体装置及びその製造方法に関するも
ので、特にＪ−ＦＥＴに適用して好適である。

【０００２】

【従来の技術】図２０に、パワー素子として用いられる
ＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥ
Ｔの断面構成を示す。図２０に示されるように、ｎチャ
ネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ⁺型基板Ｊ１
の上にｎ^-型エピ層Ｊ２を成長させた基板を用いて形成
される。ｎ^-型エピ層Ｊ２の表層部にはｐ型の第１ゲー
ト領域Ｊ３が形成されている。そして、第１ベース領域
Ｊ３上を含み、ｎ^-型エピ層Ｊ２の上にチャネル層Ｊ４
が形成されている。そして、このチャネル層Ｊ４のうち
第１ベース領域Ｊ３よりも上層に位置する領域にｎ⁺型
ソース領域Ｊ５が形成されている。また、第１ゲート領
域Ｊ３のうちｎ⁺型ソース領域Ｊ５よりも突き出すよう
に延設された部分とオーバラップするように、チャネル
層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成され
ている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接
するように第１、第２ゲート電極Ｊ７、Ｊ８が形成され
ていると共に、ｎ⁺型ソース領域Ｊ５と接するようにソ
ース電極Ｊ９が形成され、さらに、ｎ⁺型基板Ｊ１と接
するようにドレイン電極Ｊ１０が形成されて図２０に示
すＪ−ＦＥＴが構成されている。

【０００３】

【発明が解決しようとする課題】このような構成のＪ−
ＦＥＴは、第１、第２ゲート領域Ｊ３、Ｊ６からチャネ
ル層Ｊ４に向けて伸びる空乏層幅を制御することでチャ
ネルを形成し、チャネルを通じてソース−ドレイン間に
電流を流すことで動作するようになっている。

【０００４】この従来のＪ−ＦＥＴでは、第１、第２ゲ
ート領域Ｊ３、Ｊ６やｎ⁺型ソース領域Ｊ５をイオン注
入もしくはエピタキシャル成長にて形成しているが、こ
れら各不純物層をセルフアライン（自己整合）で形成し
ていないため、作製時のマスクずれによるバラツキ、具
体的にはチャネル長のバラツキが生じる。このため、１
セル中でオン抵抗の高い部分と低い部分、あるいは耐圧
の高い部分と低い部分が形成されるという問題を発生さ
せ、パワー素子全体のオン抵抗を増加させると共に、耐
圧の低下をもたらすという問題を発生させる。

【０００５】本発明は上記点に鑑みて、チャネル長のバ
ラツキによって発生する素子のオン抵抗の増加や耐圧の
低下を防止することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、炭化珪素からなる第１
導電型の半導体基板（１）と、半導体基板の主表面上に
形成され、該半導体基板よりも高抵抗な炭化珪素よりな
る第１導電型の半導体層（２）と、半導体層の表層部の
所定領域に形成され、所定深さを有する第２導電型の第
１ゲート領域（３）と、半導体層及び第１ゲート領域の
上に形成された第１導電型のチャネル層（５）と、チャ
ネル層のうち第１ゲート領域の上に位置する部位に形成
された第１導電型のソース領域（６）と、チャネル層の
上又はチャネル層の表層部において、第１ゲート領域と
対向する部位を含むように形成された第２導電型の第２
ゲート領域（７）と、ソース領域に電気的に接続された
ソース電極（９）と、第１ゲート領域に電気的に接続さ
れた第１ゲート電極（１０）と、第２ゲート領域に電気
的に接続された第２ゲート電極（１１）と、半導体基板
の裏面側に形成されたドレイン電極（１３）とを有し、
第２ゲート領域には、第１ゲート領域の上に位置する部
位内において、該第２ゲート領域の接合深さを部分的に
深くした第２導電型のチャネル設定領域（７ａ、７ｂ）
が備えられていることを特徴としている。

【０００７】このように、第２ゲート領域の接合深さを
部分的に深くするチャネル設定領域を形成することで、
このチャネル設定領域によってチャネル長が設定される
ことになる。このため、チャネル長のバラツキをなくす
ことができ、チャネル長のバラツキによって発生する素
子のオン抵抗の増加や耐圧の低下を防止することができ
る。

【０００８】請求項２に記載の発明では、第１ゲート領
域には、第２ゲート領域の下に位置する部位内におい
て、該第１ゲート領域の接合深さを部分的に浅くした第
２導電型のチャネル設定領域（３ａ、３ｂ）が備えられ
ていることを特徴としている。このように、第１ゲート
領域側にチャネル設定領域を形成しても、請求項１と同
様の効果を得ることができる。

【０００９】請求項４に記載の発明では、第１ゲート領
域の端部において第１ゲート領域形成の際に注入された
第２導電型不純物を熱拡散させることによってチャネル
設定領域を形成していることを特徴としている。また、
請求項５に記載の発明では、チャネル設定領域は、不純
物を熱拡散させることによって形成されていることを特
徴としている。これらの構成によれば、逆バイアス時に
は低濃度となる部分において空乏層が伸び易くなること
から耐圧を稼ぐことができ、順バイアス時には低濃度で
あることから空乏層を一気に縮めることができる。さら
に、逆バイアス時には活性化されていないボロンが活性
化状態となって耐圧を稼ぐことが可能となるが、順方向
バイアス時にはボロンが活性化状態になることはないた
め大電流を流すことができるという効果も得られる。

【００１０】請求項６に記載の発明は、請求項１に記載
の半導体装置の製造方法に関し、請求項７に記載の発明
は、請求項２に記載の半導体装置の製造方法に関する。
これらの方法により、請求項１、２に記載の半導体装置
を製造することができる。

【００１１】請求項９に記載の発明では、チャネル設定
領域を形成する工程、ソース領域を形成する工程は、チ
ャネル層の上に、チャネル設定領域の形成予定位置およ
びソース領域の形成予定位置に開口部が形成された第１
のマスク材（２１）を形成する工程と、第１のマスク材
の開口部のうち、ソース領域の形成予定位置に形成され
たものを覆う第２のマスク材（２２）を形成したのち、
該第２のマスク材および第１のマスク材をマスクとした
イオン注入を行うことで、チャネル設定領域を形成する
工程と、第１のマスク材の開口部のうち、チャネル設定
領域の形成予定位置に形成されたものを覆う第３のマス
ク材（２３）を形成したのち、該第３のマスク材および
第１のマスク材をマスクとしたイオン注入を行うこと
で、ソース領域を形成する工程とを有していることを特
徴としている。

【００１２】このように、ソース領域やチャネル設定領
域の形成予定位置に開口部が形成された第１のマスク材
を用い、この第１のマスク材の開口部のうち、ソース領
域の形成予定位置やチャネル設定領域の形成予定位置を
順に覆ってイオン注入を行うことで、ソース領域やチャ
ネル設定領域をセルフアライン（自己整合）で形成する
ことができる。これにより、チャネル長のバラツキをな
くすことができ、チャネル長のバラツキによって発生す
る素子のオン抵抗の増加や耐圧の低下を防止することが
できる。

【００１３】請求項１０に記載の発明では、第２ゲート
領域を形成する工程は、ソース領域及びチャネル設定領
域を形成したのち、第１のマスク材に対してパターニン
グすることで、第１のマスクに第２ゲート領域の形成予
定位置に開口部を形成する工程と、第１のマスク材の開
口部のうち、ソース領域の形成予定位置に形成されたも
のを覆う第４のマスク材（２４）を形成したのち、該第
４のマスク材および第１のマスク材をマスクとしたイオ
ン注入を行うことで、第２ゲート領域を形成する工程と
を有していることを特徴としている。このように、第２
ゲート領域に関しても第１のマスク材を用いることで、
この第２ゲート領域もセルフアラインで形成することが
できる。

【００１４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００１５】

【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における炭化珪素半導体装置として、ダ
ブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面
構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成に
ついての説明を行う。

【００１６】図１は、Ｊ−ＦＥＴは１セル分の断面構成
を示したものである。炭化珪素からなるｎ⁺型基板１は
上面を主表面とし、主表面の反対面である下面を裏面と
している。このｎ⁺型基板１の主表面上には、基板１よ
りも低いドーパント濃度を有する炭化珪素からなるｎ^-
型エピ層２がエピタキシャル成長されている。

【００１７】ｎ^-型エピ層２の表層部における所定領域
には、紙面左右において略対称にｐ⁺型層からなる第１
ゲート領域３が形成されている。また、第１ゲート領域
３上を含み、ｎ^-型エピ層２の表面にはｎ^-型層で構成さ
れたチャネル層５がエピタキシャル成長されている。こ
のチャネル層５の中層部のうち第１ゲート領域３の上に
位置する領域にはｎ⁺型ソース領域６が形成されてお
り、また、チャネル層５の表層部のうち少なくとも第１
ゲート領域３の上に位置する部位にはｐ⁺型層からなる
第２ゲート領域７が形成されている。

【００１８】この第２ゲート領域７は、紙面左右それぞ
れの第１ゲート領域３の上に位置する部位内において、
部分的に接合深さが深くされ、第１ゲート領域３との距
離が最も短くなるようにされた領域７ａ、７ｂを備えて
いる。これら各領域７ａ、７ｂは、チャネル長の方向に
おける幅Ｌが等しくなるように形成され、これら各領域
７ａ、７ｂによって、紙面左右に形成されるチャネルの
長さ（チャネル長）が同じ長さで設定されている。以
下、これら各領域７ａ、７ｂをチャネル設定領域とい
う。

【００１９】また、チャネル層５には、ｎ⁺型ソース領
域６の表面部や第１ゲート領域３の表面部まで達する凹
部８が形成されている。この凹部８の内には、ｎ⁺型ソ
ース領域６に電気的に接続されたソース電極９が形成さ
れていると共に、第１ゲート領域３に電気的に接続され
た第１ゲート電極１０が形成された構成となっている。
そして、第２ゲート領域７の上層部には、第２ゲート領
域７の電位を制御するための第２ゲート電極１１が形成
され、ソース電極９、第１、第２ゲート電極１０、１１
それぞれがパッシベーション膜１２によって絶縁分離さ
れた状態となっている。

【００２０】さらに、ｎ⁺型基板１の裏面側には、ｎ⁺型
基板１と電気的に接続されたドレイン電極１３が形成さ
れている。このようにして、本実施形態におけるＪ−Ｆ
ＥＴが構成されている。

【００２１】以上のように構成されたＪ−ＦＥＴは、ノ
ーマリオフ型で動作するように構成されている。すなわ
ち、第１、第２ゲート電極１０、１１に電圧を印加して
いない時には、チャネル層５が第１ゲート領域３から伸
びる空乏層と第２ゲート領域７のチャネル設定領域７
ａ、７ｂから伸びる空乏層とによってピンチオフされ
る。そして、第１、第２ゲート電極１０、１１に所望の
電圧を印加すると、第１、第２ゲート領域３、７からの
空乏層の伸び量が小さくなり、チャネルが形成されて、
ソース電極９→ｎ⁺型ソース領域６→チャネル層５→ｎ^-
型エピ層２→ｎ⁺型基板１→ドレイン電極１３の順で電
流が流れるようになっている。

【００２２】このようなＪ−ＦＥＴにおいては、オン抵
抗や耐圧が、チャネルの長さ、つまり第２ゲート領域７
のうち接合深さが深くなっているチャネル設定領域７
ａ、７ｂのチャネル長方向の幅によって決定されること
になる。これに対し、本実施形態では、上述したよう
に、チャネル設定領域７ａ、７ｂのチャネル長方向の幅
Ｌが等しい関係となっているため、紙面左右両側におい
てチャネル長さが等しくなる。このため、チャネル長の
バラツキによって発生する素子のオン抵抗の増加や耐圧
の低下を防止することが可能となる。

【００２３】次に、図１に示すＪ−ＦＥＴの製造工程を
図２〜図５を用いて説明する。

【００２４】〔図２（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ⁺
型基板１を用意する。例えば、ｎ⁺型基板１として、厚
さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、
（１１２−０）ａ面のものを用意する。そして、この基
板１の主表面に厚さ５μｍのｎ^-型エピ層２をエピタキ
シャル成長させる。この場合、ｎ^-型エピ層２は下地の
基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又
は１５Ｒ−ＳｉＣ層となる。

【００２５】〔図２（ｂ）に示す工程〕ｎ^-型エピ層２
の上の所定領域にＬＴＯ（Low Temperature Oxide）膜
２０を配置したのち、フォトリソグラフィによってＬＴ
Ｏ膜２０をパターニングして所定領域を開口させる。そ
して、ＬＴＯ膜２０をマスクとしてイオン注入を行う。
具体的には、第１ゲート領域３を形成する予定位置にｐ
型不純物としてボロンをイオン注入する。また、このと
き、必要に応じて第１ゲート領域３を形成する予定位置
の表面にコンタクト用にアルミニウムをイオン注入して
も良い。

【００２６】この後、熱処理を施すことで注入されたイ
オンを活性化させ、第１ゲート領域３を形成する。な
お、この第１ゲート領域３の形成に際し、あまりｐ型不
純物を熱拡散させたくない場合には、熱拡散しにくいＡ
ｌを用いるか、もしくはボロンに対して炭素を一定割合
（好ましくはボロン：炭素＝１：１０）注入することで
熱拡散し難くするとよい。

【００２７】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去したのち、第１ゲート領域３上を含み、ｎ^-型エピ
層２の上にエピタキシャル成長によって、ｎ^-型層から
なるチャネル層５を形成する。このとき、よりノーマリ
オフ型のＪ−ＦＥＴとし易くするために、チャネル層５
の不純物濃度をｎ^-型エピ層２よりも低濃度とすると良
い。

【００２８】〔図３（ａ）に示す工程〕チャネル層５の
表面に第１のマスク材となるＬＴＯ膜２１を成膜したの
ち、フォトリソグラフィによってＬＴＯ膜２１をパター
ニングし、ｎ⁺型ソース領域６の形成予定位置および第
２ゲート領域７のうちのチャネル設定領域７ａ、７ｂの
形成予定位置と対向する部位においてＬＴＯ膜２１に開
口部を形成する。

【００２９】〔図３（ｂ）に示す工程〕ＬＴＯ膜２１上
を含み、チャネル層５の上に第２のマスク材となるポリ
シリコン膜２２を積層したのち、フォトリソグラフィに
よってポリシリコン膜２２をパターニングし、ＬＴＯ膜
２１に形成された開口部のうちｎ⁺型ソース領域６の形
成予定位置に形成された部分をポリシリコン膜２２で覆
う。

【００３０】そして、ＬＴＯ膜２１及びポリシリコン膜
２２をマスクとしたイオン注入を行う。具体的には、ｐ
型不純物であるボロン又はアルミニウムをイオン注入す
る。これにより、チャネル設定領域７ａ、７ｂの形成予
定位置にｐ型不純物が注入される。この後、熱処理によ
ってｐ型不純物を活性化させることでチャネル設定領域
７ａ、７ｂを形成する。なお、このチャネル設定領域７
ａ、７ｂの形成に際しても、あまりｐ型不純物を熱拡散
させたくない場合には、熱拡散しにくいＡｌを用いる
か、もしくはボロンに対して炭素を一定割合（好ましく
はボロン：炭素＝１：１０）注入することで熱拡散し難
くするとよい。

【００３１】〔図３（ｃ）に示す工程〕ポリシリコン膜
２２を除去したのち、再び、第３のマスク材となるポリ
シリコン膜２３を積層したのち、フォトリソグラフィに
よってポリシリコン膜２３をパターニングし、ＬＴＯ膜
２１に形成された開口部のうちチャネル設定領域７ａ、
７ｂの形成予定位置に形成れた部分をポリシリコン膜２
３で覆う。

【００３２】そして、ＬＴＯ膜２１及びポリシリコン膜
２３をマスクとしたイオン注入を行う。具体的には、ｎ
型不純物である窒素又はリンをイオン注入する。これに
より、ｎ⁺型ソース領域６を形成する予定位置にｎ型不
純物が注入される。この後、熱処理によってｎ型不純物
を活性化させることでｎ⁺型ソース領域６を形成する。

【００３３】なお、図３（ｂ）に示す工程と本工程とは
順番を入れ替えても良く、また、各工程における熱処理
による不純物の活性化を同時に行うようにしても良い。

【００３４】〔図４（ａ）に示す工程〕ポリシリコン膜
２３を除去したのち、再びＬＴＯ膜２１のパターニング
を行い、ＬＴＯ膜２１に対して第２ゲート領域７の形成
予定位置に開口部を形成する。その後、第４のマスク材
となるポリシリコン膜２４を積層したのち、フォトリソ
グラフィによってポリシリコン膜２４をパターニング
し、ＬＴＯ膜２１に形成された開口部のうちｎ⁺型ソー
ス領域６の形成予定位置に形成された部分をポリシリコ
ン膜２４で覆う。

【００３５】そして、ＬＴＯ膜２１及びポリシリコン膜
２４をマスクとしたイオン注入を行う。ｐ型不純物であ
るボロン又はアルミニウムをイオン注入する。これによ
り、第２ゲート領域７のうちチャネル設定領域７ａ、７
ｂ以外の部分の形成予定位置にｐ型不純物が注入され
る。この後、熱処理によってｐ型不純物を活性化させる
ことで第２ゲート領域７を形成する。

【００３６】なお、この第２ゲート領域７の形成に際し
ても、あまりｐ型不純物を熱拡散させたくない場合に
は、熱拡散しにくいＡｌを用いるか、もしくはボロンに
対して炭素を一定割合（好ましくはボロン：炭素＝１：
１０）注入することで熱拡散し難くするとよい。また、
このときの熱処理によって、図３（ｂ）に示す工程での
チャネル設定領域７ａ、７ｂや図３（ｃ）に示す工程で
のｎ⁺型ソース領域６の活性化を兼ねても良い。

【００３７】〔図４（ｂ）、（ｃ）に示す工程〕まず、
図４（ｂ）に示すように、ポリシリコン膜２４を除去す
ると共に、ＬＴＯ膜２１を除去する。そして、ＬＴＯ膜
２５を成膜したのち、フォトリソグラフィによってＬＴ
Ｏ膜２５をパターニングすることで、図４（ｃ）に示す
ように、ｎ⁺型ソース領域６上の所定領域においてＬＴ
Ｏ膜２５に開口部を形成する。

【００３８】〔図５（ａ）、（ｂ）に示す工程〕ＬＴＯ
膜２５をマスクとしたエッチング、例えば反応性イオン
エッチング（ＲＩＥ）を施すことで、図５（ａ）に示す
ように、ｎ⁺型ソース領域６を貫通し、第１ゲート領域
３に達する凹部８を形成する。その後、図５（ｂ）に示
すように、ＬＴＯ膜２５を除去した後、凹部８内を含む
基板表面側に層間絶縁膜１２を形成する。

【００３９】〔図５（ｃ）に示す工程〕層間絶縁膜１２
をパターニングすることで第１、第２ゲート領域３、７
やｎ⁺型ソース領域６と連通するコンタクトホールを形
成したのち、層間絶縁膜１２上に電極層を成膜し、さら
に電極層をパターニングすることでソース電極９および
第１、第２ゲート電極１０、１１を形成する。この後、
基板裏面側にドレイン電極１３を形成することで図１に
示すＪ−ＦＥＴが完成する。

【００４０】以上のような製造方法によると、１つのＬ
ＴＯ膜２１をマスクとしてチャネル設定領域７ａ、７
ｂ、ｎ⁺型ソース領域６、および第２ゲート領域７を形
成していることから、これらをセルフアライン（自己整
合）で形成することができる。このため、マスクずれに
よる各要素のバラツキをなくすことが可能となる。

【００４１】また、上述したように、第２ゲート領域７
を部分的に深くしたチャネル設定領域７ａ、７ｂを設
け、このチャネル設定領域７ａ、７ｂによってチャネル
が設定されるようにしている。そして、上記製造方法に
よれば、チャネル設定領域７ａ、７ｂが必ず第１ゲート
領域３の上に形成されるようにできることから、仮に、
チャネル設定領域７ａ、７ｂの形成位置にバラツキが生
じたとしても、チャネル長がチャネル設定領域７ａ、７
ｂの幅Ｌ１、Ｌ２によって決定され、紙面左右両側にお
いて必ず同じチャネル長となるようにできる。

【００４２】従って、本実施形態に示すＪ−ＦＥＴによ
れば、チャネル長のバラツキによって発生するＪ−ＦＥ
Ｔのオン抵抗の増加や耐圧の低下を防止することが可能
となる。

【００４３】（第２実施形態）本実施形態は、第１実施
形態に対してＪ−ＦＥＴの製造方法を変えたものであ
る。すなわち、第１実施形態の図３（ｂ）に示す工程に
代え、図６（ａ）に示す工程のように、ｐ型不純物とし
てボロンを用い、熱処理の際にボロンを拡散させるよう
にしても良い。このようにすれば、図６（ｂ）に示すよ
うに、チャネル設定領域７ａ、７ｂが熱拡散によって形
成されたＪ−ＦＥＴとなる。このようにしても、第１実
施形態と同様の効果を得ることができる。

【００４４】また、このようなｐ型不純物の拡散によっ
てチャネル形成領域７ａ、７ｂを形成する場合、チャネ
ル設定領域７ａ、７ｂは、中央部が高濃度となり、外周
部に近づくにつれて低濃度化していく構成となる。この
ような構成によれば、逆バイアス時には低濃度となる部
分において空乏層が伸び易くなることから耐圧を稼ぐこ
とができ、順バイアス時には低濃度であることから空乏
層を一気に縮めることができる。

【００４５】さらに、逆バイアス時には活性化されてい
ないボロンが活性化状態となって耐圧を稼ぐことが可能
となるが、順方向バイアス時にはボロンが活性化状態に
なることはないため大電流を流すことができるという効
果も得られる。

【００４６】（第３実施形態）本実施形態は、第１実施
形態に対してＪ−ＦＥＴの構造及び製造方法を変更した
ものである。図７に、本実施形態に示すＪ−ＦＥＴの断
面構成を示す。

【００４７】この図に示すように、本実施形態では、第
１実施形態において形成されていた凹部８が備えられて
おらず、第１ゲート領域３と第１ゲート電極１０との電
気的接続をコンタクト領域１４によって行っている。こ
のようにしても第１実施形態と同様の効果を得ることが
できる。なお、このような構造は、第１実施形態におけ
る図５（ａ）に示す工程に代え、この工程においてｐ型
不純物のイオン注入および、注入された不純物の活性化
を行うことで形成される。

【００４８】（第４実施形態）本実施形態は、第１実施
形態に対してＪ−ＦＥＴの構造及び製造方法を変更した
ものである。図８に、本実施形態におけるＪ−ＦＥＴの
断面構成を示す。

【００４９】この図に示すように、本実施形態では、第
１実施形態におけるチャネル設定領域７ａ、７ｂ（図１
参照）に代えて、チャネル設定領域３ａ、３ｂを形成し
ている。つまり、本実施形態では、第１ゲート領域３を
部分的に接合深さを浅くすることで、第１ゲート領域３
側に第２ゲート領域７との間の距離が最も短くなるチャ
ネル設定領域３ａ、３ｂを形成し、このチャネル設定領
域３ａ、３ｂが必ず第２ゲート領域７と対向する部位に
形成されるようにしたものである。

【００５０】このように、第１ゲート領域３側にチャネ
ルを設定するためのチャネル設定領域３ａ、３ｂを持っ
てきても第１実施形態と同様の効果を得ることができ
る。

【００５１】次に、本実施形態におけるＪ−ＦＥＴの製
造工程を図９〜図１２に示し、これらの図に基づき、本
実施形態のＪ−ＦＥＴの製造方法について説明する。

【００５２】まず、図９（ａ）〜図１０（ａ）に示す工
程では、第１実施形態における図２（ａ）〜図３（ａ）
と同様の工程を施す。続いて、図１０（ｂ）に示す工程
において、第１実施形態の図１０（ｂ）と同様にして第
２のマスクとなるポリシリコン膜２２を形成したのち、
ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイ
オン注入を行い、チャネル設定領域３ａ、３ｂの形成予
定位置にｐ型不純物を注入する。この後、熱処理によっ
て注入されたｐ型不純物を活性化させ、チャネル設定領
域３ａ、３ｂを形成する。

【００５３】この後、図１０（ｃ）〜図１２（ｃ）に示
す工程では、第１実施形態における図３（ｃ）〜図５
（ｃ）と同様の工程を施すことで、図８に示す本実施形
態のＪ−ＦＥＴが完成する。このような製造方法によ
り、チャネル設定領域３ａ、３ｂ、第２ゲート領域７お
よびｎ⁺型ソース領域６がセルフアラインで形成される
ため、第１実施形態と同様の効果を得ることが可能であ
る。

【００５４】（第５実施形態）本実施形態は、第４実施
形態に対してＪ−ＦＥＴの製造方法を変えたものであ
る。すなわち、第４実施形態の図１０（ｂ）に示す工程
に代え、図１３（ａ）に示す工程のように、ｐ型不純物
としてボロンを用い、熱処理の際にボロンを拡散させる
ようにしても良い。このようにすれば、図１３（ｂ）に
示すように、チャネル設定領域７ａ、７ｂが熱拡散によ
って形成されたＪ−ＦＥＴとなる。このようにしても、
第４実施形態と同様の効果を得ることができる。

【００５５】（第６実施形態）本実施形態は、第４実施
形態に対してＪ−ＦＥＴの構造及び製造方法を変更した
ものである。図１４に、本実施形態におけるＪ−ＦＥＴ
の断面構成を示す。

【００５６】この図に示すように、本実施形態では、第
４実施形態において形成されていた凹部８が備えられて
おらず、第１ゲート領域３と第１ゲート電極１０との電
気的接続をコンタクト領域１４によって行っている。こ
のようにしても第４実施形態と同様の効果を得ることが
できる。なお、このような構造は、第４実施形態におけ
る図１２（ａ）に示す工程に代え、この工程においてｐ
型不純物のイオン注入および、注入された不純物の活性
化を行うことで形成される。

【００５７】（第７実施形態）本実施形態では、第４実
施形態に対してＪ−ＦＥＴの構造及び製造方法を変更し
たものである。図１５に、本実施形態におけるＪ−ＦＥ
Ｔの断面構成を示す。

【００５８】この図に示されるＪ−ＦＥＴは、ｐ型不純
物を高濃度にドーピングしたエピ層によって第２ゲート
領域７を形成したものである。このように、第２ゲート
領域７がエピ層で構成されたＪ−ＦＥＴであっても第１
実施形態と同様の効果を得ることができる。

【００５９】次に、本実施形態におけるＪ−ＦＥＴの製
造工程を図１６〜図１９に示し、これらの図に基づき、
本実施形態のＪ−ＦＥＴの製造方法について説明する。

【００６０】まず、第１実施形態における図２（ａ）〜
（ｃ）と同様の工程を施す。続いて、図１６（ａ）に示
す工程において、チャネル層５の表面上にｐ型不純物を
含んだエピ層を成長させることで、第２ゲート領域７を
形成する。この後、図１６（ｂ）〜１７（ａ）に示す工
程において、第４実施形態における図１０（ｂ）、
（ｃ）と同様の工程を施す。

【００６１】その後、図１７（ｂ）に示すように、ＬＴ
Ｏ膜２１及びポリシリコン膜２３をマスクとしたまま、
第２ゲート領域７の一部をエッチングしたのち、図１７
（ｃ）に示すように、ＬＴＯ膜２１及びポリシリコン膜
２３を除去する。

【００６２】そして、図１８（ａ）に示すようにＬＴＯ
膜３１を成膜したのち、パターニングすることでＬＴＯ
膜３１のうちのｎ⁺型ソース領域６の上部に開口部を形
成する。続いて、図１８（ｂ）に示すように、ＬＴＯ膜
３１をマスクとしてｎ⁺型ソース領域６を貫通し、第１
ゲート領域３に達する凹部８を形成したのち、ＬＴＯ膜
３１を除去する。

【００６３】この後、図１８（ｃ）に示す工程におい
て、第４実施形態における図１２（ｂ）と同様の工程を
行うことで層間絶縁膜１２を形成し、最後に、図１２
（ｃ）と同様の工程を行うことで、図１５に示す本実施
形態のＪ−ＦＥＴが完成する。

【００６４】このような製造方法によれば、チャネル設
定領域３ａ、３ｂ、第２ゲート領域７およびｎ⁺型ソー
ス領域６がセルフアラインで形成されるため、第４実施
形態と同様の効果を得ることが可能である。

【００６５】なお、本実施形態においても、第５実施形
態と同様に、チャネル設定領域３ａ、３ｂを熱拡散させ
るようにして形成しても良い。

【００６６】（第８実施形態）本実施形態では、第７実
施形態に対してＪ−ＦＥＴの構造及び製造方法を変更し
たものである。図１９に、本実施形態におけるＪ−ＦＥ
Ｔの断面構成を示す。

【００６７】この図に示されるＪ−ＦＥＴは、第１ゲー
ト領域３の端部を熱拡散させることで、チャネル設定領
域３ａ、３ｂを形成している。このように、第１ゲート
領域３の端部を熱拡散させるようにしてチャネル設定領
域３ａ、３ｂを形成しても第７実施形態と同様の効果を
得ることができる。

【００６８】なお、このような構成のＪ−ＦＥＴは、第
７実施形態における第１ゲート領域３の形成の際のイオ
ン注入時に、第１ゲート領域３の端部以外の部分にはボ
ロンと共に炭素を注入することで、ボロンの熱拡散が起
き難くなるようにしておき、第１ゲート領域３の端部に
はボロンのみが注入されるようにすることで形成され
る。

【００６９】（他の実施形態）上記各実施形態では、第
１、第２ゲート領域３、７における電位を共に制御可能
なダブルゲート構造のＪ−ＦＥＴについて説明したが、
第１、第２ゲート領域３、７のいずれか一方のみの電位
が制御可能なシングルゲート構造のＪ−ＦＥＴに対して
も上記各実施形態を適用することができる。その場合、
第１、第２ゲート電極１０、１１のいずれか一方がソー
ス電極９と接続された構成となる。

【００７０】なお、上記実施形態では、ｎチャネル型の
Ｊ−ＦＥＴに関して説明したが、勿論、各構成要素の導
電型を逆にしたＪ−ＦＥＴにも本発明を適用することが
可能である。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断
面構成を示す図である。

【図２】図１におけるＪ−ＦＥＴの製造工程を示した図
である。

【図３】図２に続くＪ−ＦＥＴの製造工程を示した図で
ある。

【図４】図３に続くＪ−ＦＥＴの製造工程を示した図で
ある。

【図５】図４に続くＪ−ＦＥＴの製造工程を示した図で
ある。

【図６】本発明の第２実施形態におけるＪ−ＦＥＴの製
造工程を示した図である。

【図７】本発明の第３実施形態におけるＪ−ＦＥＴの断
面構成を示す図である。

【図８】本発明の第４実施形態におけるＪ−ＦＥＴの断
面構成を示す図である。

【図９】図８におけるＪ−ＦＥＴの製造工程を示した図
である。

【図１０】図９に続くＪ−ＦＥＴの製造工程を示した図
である。

【図１１】図１０に続くＪ−ＦＥＴの製造工程を示した
図である。

【図１２】図１１に続くＪ−ＦＥＴの製造工程を示した
図である。

【図１３】本発明の第５実施形態におけるＪ−ＦＥＴの
製造工程を示した図である。

【図１４】本発明の第６実施形態におけるＪ−ＦＥＴの
断面構成を示す図である。

【図１５】本発明の第７実施形態におけるＪ−ＦＥＴの
製造工程を示した図である。

【図１６】図１５におけるＪ−ＦＥＴの製造工程を示し
た図である。

【図１７】図１６に続くＪ−ＦＥＴの製造工程を示した
図である。

【図１８】図１７に続くＪ−ＦＥＴの製造工程を示した
図である。

【図１９】本発明の第８実施形態におけるＪ−ＦＥＴの
断面構成を示す図である。

【図２０】従来のＪ−ＦＥＴの断面構成を示す図であ
る。

【符号の説明】

１…ｎ⁺型基板、２…ｎ^-型エピ層、３…第１ゲート領
域、３ａ、３ｂ…チャネル設定領域、５…チャネル層、
６…ｎ⁺型ソース領域、７…第２ゲート領域、７ａ、７
ｂ…チャネル設定領域、８…凹部、９…ソース電極、１
０、１１…第１、第２ゲート電極、１３…ドレイン電
極。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA01 FA02 GB04 GC07 GC08 GC09 GD04 GJ02 GL02 GN02 GR04 GR07 GS03 GV07 HA05 HA14 HC01 HC07 HC15 HC21

Claims (12)

【特許請求の範囲】
1. 【請求項１】 炭化珪素からなる第１導電型の半導体基
   板（１）と、 前記半導体基板の主表面上に形成され、該半導体基板よ
   りも高抵抗な炭化珪素よりなる第１導電型の半導体層
   （２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
   を有する第２導電型の第１ゲート領域（３）と、 前記半導体層及び前記第１ゲート領域の上に形成された
   第１導電型のチャネル層（５）と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
   る部位に形成された第１導電型のソース領域（６）と、 前記チャネル層の上又は前記チャネル層の表層部におい
   て、前記第１ゲート領域と対向する部位を含むように形
   成された第２導電型の第２ゲート領域（７）と、 前記ソース領域に電気的に接続されたソース電極（９）
   と、 前記第１ゲート領域に電気的に接続された第１ゲート電
   極（１０）と、 前記第２ゲート領域に電気的に接続された第２ゲート電
   極（１１）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
   ３）とを有し、 前記第２ゲート領域には、前記第１ゲート領域の上に位
   置する部位内において、該第２ゲート領域の接合深さを
   部分的に深くした第２導電型のチャネル設定領域（７
   ａ、７ｂ）が備えられていることを特徴とする炭化珪素
   半導体装置。
2. 【請求項２】 炭化珪素からなる第１導電型の半導体基
   板（１）と、 前記半導体基板の主表面上に形成され、該半導体基板よ
   りも高抵抗な炭化珪素よりなる第１導電型の半導体層
   （２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
   を有する第２導電型の第１ゲート領域（３）と、 前記半導体層及び前記第１ゲート領域の上に形成された
   第１導電型のチャネル層（５）と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
   る部位に形成された第１導電型のソース領域（６）と、 前記チャネル層の上又は前記チャネル層の表層部におい
   て、前記第１ゲート領域と対向する部位を含むように形
   成された第２導電型の第２ゲート領域（７）と、 前記ソース領域に電気的に接続されたソース電極（９）
   と、 前記第１ゲート領域に電気的に接続された第１ゲート電
   極（１０）と、 前記第２ゲート領域に電気的に接続された第２ゲート電
   極（１１）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
   ３）とを有し、 前記第１ゲート領域には、前記第２ゲート領域の下に位
   置する部位内において、該第１ゲート領域の接合深さを
   部分的に浅くした第２導電型のチャネル設定領域（３
   ａ、３ｂ）が備えられていることを特徴とする炭化珪素
   半導体装置。
3. 【請求項３】 前記第２ゲート領域は、前記チャネル層
   の上に第２導電型不純物を含むように成長させたエピ層
   によって構成されていることを特徴とする請求項２に記
   載の炭化珪素半導体装置。
4. 【請求項４】 前記チャネル設定領域は、前記第１ゲー
   ト領域の端部において前記第１ゲート領域形成の際に注
   入された第２導電型不純物を熱拡散させることによって
   形成されていることを特徴とする請求項２又は３に記載
   の炭化珪素半導体装置。
5. 【請求項５】 前記チャネル設定領域は、不純物を熱拡
   散させることによって形成されていることを特徴とする
   請求項１乃至３のいずれか１つに記載の炭化珪素半導体
   装置。
6. 【請求項６】 炭化珪素からなる第１導電型の半導体基
   板（１）の主表面上に、この半導体基板よりも高抵抗な
   炭化珪素よりなる第１導電型の半導体層（２）を形成す
   る工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
   第２導電型の第１ゲート領域（３）を形成する工程と、 前記半導体層及び前記第１ゲート領域の上に第１導電型
   のチャネル層（５）を形成する工程と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
   る部位に、第１導電型のソース領域（６）を形成する工
   程と、 前記チャネル層の上又は前記チャネル層の表層部におい
   て、前記第１ゲート領域と対向する部位を含むように、
   第２導電型の第２ゲート領域（７）を形成する工程と、 前記ソース領域に電気的に接続されるソース電極
   （９）、前記第１ゲート領域に電気的に接続される第１
   ゲート電極（１０）、前記第２ゲート領域に電気的に接
   続される第２ゲート電極（１１）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１３）を形成
   する工程とを有してなる炭化珪素半導体装置の製造方法
   であって、 前記第１ゲート領域の上に位置する部位内において、前
   記第２ゲート領域の接合深さを部分的に深くして、第２
   導電型のチャネル設定領域（７ａ、７ｂ）を形成する工
   程を有していることを特徴とする炭化珪素半導体装置の
   製造方法。
7. 【請求項７】 炭化珪素からなる第１導電型の半導体基
   板（１）の主表面上に、この半導体基板よりも高抵抗な
   炭化珪素よりなる第１導電型の半導体層（２）を形成す
   る工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
   第２導電型の第１ゲート領域（３）を形成する工程と、 前記半導体層及び前記第１ゲート領域の上に第１導電型
   のチャネル層（５）を形成する工程と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
   る部位に、第１導電型のソース領域（６）を形成する工
   程と、 前記チャネル層の上又は前記チャネル層の表層部におい
   て、前記第１ゲート領域と対向する部位を含むように、
   第２導電型の第２ゲート領域（７）を形成する工程と、 前記ソース領域に電気的に接続されるソース電極
   （９）、前記第１ゲート領域に電気的に接続される第１
   ゲート電極（１０）、前記第２ゲート領域に電気的に接
   続される第２ゲート電極（１１）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１３）を形成
   する工程とを有してなる炭化珪素半導体装置の製造方法
   であって、 前記第２ゲート領域の下に位置する部位内において、前
   記第１ゲート領域の接合深さを部分的に浅くして、第２
   導電型のチャネル設定領域（３ａ、３ｂ）を形成する工
   程を有していることを特徴とする炭化珪素半導体装置の
   製造方法。
8. 【請求項８】 前記第２ゲート領域を形成する工程で
   は、前記チャネル層の上に第２導電型不純物を含むよう
   にエピ層を成長させることによって前記第２ゲート領域
   を形成することを特徴とする請求項７に記載の炭化珪素
   半導体装置の製造方法。
9. 【請求項９】 前記チャネル設定領域を形成する工程、
   前記ソース領域を形成する工程は、 前記チャネル層の上に、前記チャネル設定領域の形成予
   定位置および前記ソース領域の形成予定位置に開口部が
   形成された第１のマスク材（２１）を形成する工程と、 前記第１のマスク材の開口部のうち、前記ソース領域の
   形成予定位置に形成されたものを覆う第２のマスク材
   （２２）を形成したのち、該第２のマスク材および前記
   第１のマスク材をマスクとしたイオン注入を行うこと
   で、前記チャネル設定領域を形成する工程と、 前記第１のマスク材の開口部のうち、前記チャネル設定
   領域の形成予定位置に形成されたものを覆う第３のマス
   ク材（２３）を形成したのち、該第３のマスク材および
   前記第１のマスク材をマスクとしたイオン注入を行うこ
   とで、前記ソース領域を形成する工程とを有しているこ
   とを特徴とする請求項６乃至８のいずれか１つに記載の
   炭化珪素半導体装置の製造方法。
10. 【請求項１０】 前記第２ゲート領域を形成する工程
    は、 前記ソース領域及び前記チャネル設定領域を形成したの
    ち、前記第１のマスク材をパターニングすることで、前
    記第１のマスクに前記第２ゲート領域の形成予定位置に
    開口部を形成する工程と、 前記第１のマスク材の開口部のうち、前記ソース領域の
    形成予定位置に形成されたものを覆う第４のマスク材
    （２４）を形成したのち、該第４のマスク材および前記
    第１のマスク材をマスクとしたイオン注入を行うこと
    で、前記第２ゲート領域を形成する工程とを有している
    ことを特徴とする請求項９に記載の炭化珪素半導体装置
    の製造方法。
11. 【請求項１１】 前記チャネル設定領域の形成工程で
    は、前記第１ゲート領域の端部において前記第１ゲート
    領域形成の際に注入された第２導電型不純物を熱拡散さ
    せることにより、前記チャネル設定領域を形成すること
    を特徴とする請求項７又は８に記載の炭化珪素半導体装
    置の製造方法。
12. 【請求項１２】 前記チャネル設定領域の形成工程で
    は、不純物を熱拡散させることによって前記チャネル設
    定領域を形成することを特徴とする請求項６乃至１０の
    いずれか１つに記載の炭化珪素半導体装置の製造鳳凰。