JP2003031591A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 １チップで作成でき、高温域でも作動させら
れる炭化珪素半導体装置を提供する。 【解決手段】 ｎ-型エピ層２及び第１ゲート領域３の
上にチャネル層４を形成すると共に、第１ゲート領域３
の上に電界集中領域５と第２ゲート領域６とを形成す
る。そして、第２ゲート領域６の上にｎ+型ソース領域
７を形成すると共に第３ゲート領域８を形成する。これ
により、ｎ+型ソース領域７及びｎ+型基板１をソース−
ドレイン、紙面左右の第１ゲート領域３をゲートとした
第１のＪ−ＦＥＴと、ｎ+型ソース領域７及びｎ+型基板
１をソース−ドレイン、第２ゲート領域６及び第３ゲー
ト領域８をゲートとする第２のＪ−ＦＥＴとが備えられ
た構成となる。そして、第１のＪ−ＦＥＴをノーマリオ
フ型、第２のＪ−ＦＥＴをノーマリオン型とする。
れる炭化珪素半導体装置を提供する。 【解決手段】 ｎ-型エピ層２及び第１ゲート領域３の
上にチャネル層４を形成すると共に、第１ゲート領域３
の上に電界集中領域５と第２ゲート領域６とを形成す
る。そして、第２ゲート領域６の上にｎ+型ソース領域
７を形成すると共に第３ゲート領域８を形成する。これ
により、ｎ+型ソース領域７及びｎ+型基板１をソース−
ドレイン、紙面左右の第１ゲート領域３をゲートとした
第１のＪ−ＦＥＴと、ｎ+型ソース領域７及びｎ+型基板
１をソース−ドレイン、第２ゲート領域６及び第３ゲー
ト領域８をゲートとする第２のＪ−ＦＥＴとが備えられ
た構成となる。そして、第１のＪ−ＦＥＴをノーマリオ
フ型、第２のＪ−ＦＥＴをノーマリオン型とする。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｊ−ＦＥＴを備え
る炭化珪素半導体装置及びその製造方法に関するもので
ある。
る炭化珪素半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】従来より、ＳｉＣによってＭＯＳＦＥＴ
を作成することが試みられているが、ＳｉＣ（例えば４
Ｈ−ＳｉＣ）で構成されたＭＯＳＦＥＴでは、ＭＯＳＦ
ＥＴの移動度と信頼性が不十分であるため、期待されて
いるポテンシャルまでは実現できていない。これに対
し、ノーマリオン型のＪ−ＦＥＴでは、高耐圧、低オン
抵抗が実現できていることが報告されている。
を作成することが試みられているが、ＳｉＣ（例えば４
Ｈ−ＳｉＣ）で構成されたＭＯＳＦＥＴでは、ＭＯＳＦ
ＥＴの移動度と信頼性が不十分であるため、期待されて
いるポテンシャルまでは実現できていない。これに対
し、ノーマリオン型のＪ−ＦＥＴでは、高耐圧、低オン
抵抗が実現できていることが報告されている。
【０００３】このようなＪ−ＦＥＴを利用した半導体装
置として、米国特許第５３９６０８５号明細書に示され
るものがある。ここで示されている半導体装置は、Ｓｉ
Ｃで構成されたノーマリオン型のＪ−ＦＥＴとシリコン
で構成された低耐圧のＭＯＳＦＥＴとが組み合わされる
ことで、ノーマリオフ型のトランジスタとして動作する
ようになっている。そして、小さな逆バイアス電圧（低
いドレイン電圧）に対してはシリコンで構成されたＭＯ
ＳＦＥＴによって耐圧を持たせ、高い逆バイアス電圧
（高いドレイン電圧）に対してはＳｉＣで構成されたＪ
−ＦＥＴの空乏層を伸ばすことによって耐圧を持たせる
ようになっている。
置として、米国特許第５３９６０８５号明細書に示され
るものがある。ここで示されている半導体装置は、Ｓｉ
Ｃで構成されたノーマリオン型のＪ−ＦＥＴとシリコン
で構成された低耐圧のＭＯＳＦＥＴとが組み合わされる
ことで、ノーマリオフ型のトランジスタとして動作する
ようになっている。そして、小さな逆バイアス電圧（低
いドレイン電圧）に対してはシリコンで構成されたＭＯ
ＳＦＥＴによって耐圧を持たせ、高い逆バイアス電圧
（高いドレイン電圧）に対してはＳｉＣで構成されたＪ
−ＦＥＴの空乏層を伸ばすことによって耐圧を持たせる
ようになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術で示される半導体装置では、シリコンとＳｉＣと
いう２種類の半導体材料を基本として素子を形成してい
るため、半導体装置を構成するために２チップ必要とさ
れることになる。このため、パッケージが大きくなると
共に、配線伝導による損失が大きくなるという問題があ
る。また、シリコンによるＭＯＳＦＥＴが使用されてい
るため、高温域（例えば２００℃以上）で半導体装置を
動作させることができないという問題もある。
来技術で示される半導体装置では、シリコンとＳｉＣと
いう２種類の半導体材料を基本として素子を形成してい
るため、半導体装置を構成するために２チップ必要とさ
れることになる。このため、パッケージが大きくなると
共に、配線伝導による損失が大きくなるという問題があ
る。また、シリコンによるＭＯＳＦＥＴが使用されてい
るため、高温域（例えば２００℃以上）で半導体装置を
動作させることができないという問題もある。
【０００５】本発明は上記点に鑑みて、低オン抵抗でノ
ーマリオフ型のＪ−ＦＥＴを１チップで作成でき、高温
域でも作動させることが可能な炭化珪素半導体装置及び
その製造方法を提供することを目的とする。
ーマリオフ型のＪ−ＦＥＴを１チップで作成でき、高温
域でも作動させることが可能な炭化珪素半導体装置及び
その製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、炭化珪素からなる第１
導電型の半導体基板（１）と、半導体基板の主表面上に
形成され、該半導体基板よりも高抵抗な炭化珪素よりな
る第１導電型の半導体層（２）と、半導体層の表層部の
所定領域をチャネルとすると、半導体層の表層部におい
てチャネルの両側に配置されるように形成された第２導
電型の第１ゲート領域（３）と、半導体層及び第１ゲー
ト領域の上に形成された第１導電型のチャネル層（４）
と、チャネル層内において、第１ゲート領域から離間す
るように形成された第２導電型の第２ゲート領域（６）
と、チャネル層に形成された第１導電型の高濃度領域
（５）と、チャネル層のうち第１ゲート領域の上に位置
する部位に形成された第１導電型のソース領域（７）
と、チャネル層の上又はチャネル層の表層部において、
第２ゲート領域と対向する部位を含むように形成された
第２導電型の第３ゲート領域（８）と、ソース領域およ
び第１のゲート領域に電気的に接続されたソース電極
（１１）と、第３ゲート領域に電気的に接続されたゲー
ト電極（１２）と、半導体基板の裏面側に形成されたド
レイン電極（１４）とを有してなることを特徴とする。
め、請求項１に記載の発明では、炭化珪素からなる第１
導電型の半導体基板（１）と、半導体基板の主表面上に
形成され、該半導体基板よりも高抵抗な炭化珪素よりな
る第１導電型の半導体層（２）と、半導体層の表層部の
所定領域をチャネルとすると、半導体層の表層部におい
てチャネルの両側に配置されるように形成された第２導
電型の第１ゲート領域（３）と、半導体層及び第１ゲー
ト領域の上に形成された第１導電型のチャネル層（４）
と、チャネル層内において、第１ゲート領域から離間す
るように形成された第２導電型の第２ゲート領域（６）
と、チャネル層に形成された第１導電型の高濃度領域
（５）と、チャネル層のうち第１ゲート領域の上に位置
する部位に形成された第１導電型のソース領域（７）
と、チャネル層の上又はチャネル層の表層部において、
第２ゲート領域と対向する部位を含むように形成された
第２導電型の第３ゲート領域（８）と、ソース領域およ
び第１のゲート領域に電気的に接続されたソース電極
（１１）と、第３ゲート領域に電気的に接続されたゲー
ト電極（１２）と、半導体基板の裏面側に形成されたド
レイン電極（１４）とを有してなることを特徴とする。
【０００７】このように構成とすることで、ノーマリオ
フ型のトランジスタとして動作し、かつ、逆バイアスに
対する耐圧を備えた炭化珪素半導体装置とすることがで
きる。このような炭化珪素半導体装置では、炭化珪素と
いう１種類の半導体材料を基本として素子を形成してい
る。このため、炭化珪素半導体装置を１チップで構成す
ることができ、パッケージが大きくなることを防止でき
ると共に、配線伝導による損失を低減することができ
る。さらに、シリコンを用いずに炭化珪素を基本として
素子を形成していることから、高温域（例えば２００℃
以上）でも炭化珪素半導体装置を的確に動作させること
が可能となる。
フ型のトランジスタとして動作し、かつ、逆バイアスに
対する耐圧を備えた炭化珪素半導体装置とすることがで
きる。このような炭化珪素半導体装置では、炭化珪素と
いう１種類の半導体材料を基本として素子を形成してい
る。このため、炭化珪素半導体装置を１チップで構成す
ることができ、パッケージが大きくなることを防止でき
ると共に、配線伝導による損失を低減することができ
る。さらに、シリコンを用いずに炭化珪素を基本として
素子を形成していることから、高温域（例えば２００℃
以上）でも炭化珪素半導体装置を的確に動作させること
が可能となる。
【０００８】この場合、請求項２に示すように、第２ゲ
ート領域をソース電極に接続すれば、シングルゲート駆
動構造の炭化珪素半導体装置となる。例えば、請求項３
に示すように、第１、第２ゲート領域とをコンタクト領
域（１０）によって接続し、このコンタクト領域を介し
て第１、第２ゲート領域をソース電極に接続することが
できる。
ート領域をソース電極に接続すれば、シングルゲート駆
動構造の炭化珪素半導体装置となる。例えば、請求項３
に示すように、第１、第２ゲート領域とをコンタクト領
域（１０）によって接続し、このコンタクト領域を介し
て第１、第２ゲート領域をソース電極に接続することが
できる。
【０００９】請求項４に記載の発明では、高濃度領域
は、コンタクト領域から離れるように形成されているこ
とを特徴としている。このように、高濃度領域とコンタ
クト領域とを離すことにより、高濃度領域とコンタクト
領域とによって形成されるＰＮジャンクションの耐圧を
確保することができる。
は、コンタクト領域から離れるように形成されているこ
とを特徴としている。このように、高濃度領域とコンタ
クト領域とを離すことにより、高濃度領域とコンタクト
領域とによって形成されるＰＮジャンクションの耐圧を
確保することができる。
【００１０】請求項７に記載の発明では、低濃度領域に
接するように高濃度領域が形成されていることを特徴と
している。このように、高濃度領域とコンタクト領域と
の間に低濃度領域が配置された構造であれば、高濃度領
域とコンタクト領域とによって形成されるＰＮジャンク
ションの耐圧を確保することができる。
接するように高濃度領域が形成されていることを特徴と
している。このように、高濃度領域とコンタクト領域と
の間に低濃度領域が配置された構造であれば、高濃度領
域とコンタクト領域とによって形成されるＰＮジャンク
ションの耐圧を確保することができる。
【００１１】請求項９に記載の発明では、チャネル層に
は、第２ゲート領域が形成された深さに達するトレンチ
（３０）が形成されており、第３ゲート領域がトレンチ
内において第２ゲート領域から離間するように配置され
ていると共に、該第３ゲート領域の表面上にゲート電極
が形成された構成となっていることを特徴としている。
は、第２ゲート領域が形成された深さに達するトレンチ
（３０）が形成されており、第３ゲート領域がトレンチ
内において第２ゲート領域から離間するように配置され
ていると共に、該第３ゲート領域の表面上にゲート電極
が形成された構成となっていることを特徴としている。
【００１２】このように、トレンチ内に第３ゲート領域
が配置されるようなトレンチ型の炭化珪素半導体装置に
ついても上記各請求項に記載の発明を適用することがで
きる。この場合、請求項１０に示すように、高濃度領域
をチャネル層のうちトレンチの底部に位置する部位に形
成した構成とすることができる。
が配置されるようなトレンチ型の炭化珪素半導体装置に
ついても上記各請求項に記載の発明を適用することがで
きる。この場合、請求項１０に示すように、高濃度領域
をチャネル層のうちトレンチの底部に位置する部位に形
成した構成とすることができる。
【００１３】請求項１１に記載の発明では、炭化珪素か
らなる第１導電型の半導体基板（１）と、半導体基板の
主表面上に形成され、該半導体基板よりも高抵抗な炭化
珪素よりなる第１導電型の半導体層（２）と、半導体層
の表層部の所定領域をチャネルとすると、半導体層の表
層部においてチャネルの両側に配置されるように形成さ
れた第２導電型の第１ゲート領域（３）と、半導体層及
び第１ゲート領域の上に形成された第１導電型のチャネ
ル層（４）と、チャネル層のうち、チャネルの両側にお
ける第１ゲート領域の上に位置する部位に形成された第
２導電型の第２ゲート領域（６）と、チャネル層に形成
された第１導電型の高濃度領域（５）と、チャネル層の
うち第１ゲート領域の上に位置する部位に形成された第
１導電型のソース領域（７）と、チャネル層の上又はチ
ャネル層の表層部において、第２ゲート領域と対向する
部位を含むように形成された第２導電型の第３ゲート領
域（８）と、ソース領域に電気的に接続されたソース電
極（１１）と、第１ゲート領域に電気的に接続された第
１の電極（４１）と、第２ゲート領域に電気的に接続さ
れた第２の電極（４２）と、第３ゲート領域に電気的に
接続された第３の電極（４３）と、半導体基板の裏面側
に形成されたドレイン電極（１４）とを有してなること
を特徴としている。そして、請求項１２に示すように、
第１の電極がソース電極に接続された構成となっている
ことを特徴としている。
らなる第１導電型の半導体基板（１）と、半導体基板の
主表面上に形成され、該半導体基板よりも高抵抗な炭化
珪素よりなる第１導電型の半導体層（２）と、半導体層
の表層部の所定領域をチャネルとすると、半導体層の表
層部においてチャネルの両側に配置されるように形成さ
れた第２導電型の第１ゲート領域（３）と、半導体層及
び第１ゲート領域の上に形成された第１導電型のチャネ
ル層（４）と、チャネル層のうち、チャネルの両側にお
ける第１ゲート領域の上に位置する部位に形成された第
２導電型の第２ゲート領域（６）と、チャネル層に形成
された第１導電型の高濃度領域（５）と、チャネル層の
うち第１ゲート領域の上に位置する部位に形成された第
１導電型のソース領域（７）と、チャネル層の上又はチ
ャネル層の表層部において、第２ゲート領域と対向する
部位を含むように形成された第２導電型の第３ゲート領
域（８）と、ソース領域に電気的に接続されたソース電
極（１１）と、第１ゲート領域に電気的に接続された第
１の電極（４１）と、第２ゲート領域に電気的に接続さ
れた第２の電極（４２）と、第３ゲート領域に電気的に
接続された第３の電極（４３）と、半導体基板の裏面側
に形成されたドレイン電極（１４）とを有してなること
を特徴としている。そして、請求項１２に示すように、
第１の電極がソース電極に接続された構成となっている
ことを特徴としている。
【００１４】このようなダブルゲート駆動構造の炭化珪
素半導体装置においても請求項１と同様の効果を得るこ
とができる。この場合、請求項１３に示すように、第２
の電極と第３の電極とを電気的に接続し、第２ゲート領
域の電位が第３ゲート領域の電位と共に制御されるよう
に構成することができる。
素半導体装置においても請求項１と同様の効果を得るこ
とができる。この場合、請求項１３に示すように、第２
の電極と第３の電極とを電気的に接続し、第２ゲート領
域の電位が第３ゲート領域の電位と共に制御されるよう
に構成することができる。
【００１５】請求項１６に記載の発明では、チャネル層
には、第２ゲート領域が形成された深さに達するトレン
チ（３０）が形成されており、第３ゲート領域がトレン
チ内において第２ゲート領域から離間するように配置さ
れていると共に、該第３ゲート領域の表面上に第３の電
極が形成された構成となっていることを特徴としてい
る。
には、第２ゲート領域が形成された深さに達するトレン
チ（３０）が形成されており、第３ゲート領域がトレン
チ内において第２ゲート領域から離間するように配置さ
れていると共に、該第３ゲート領域の表面上に第３の電
極が形成された構成となっていることを特徴としてい
る。
【００１６】このように、トレンチ内に第３ゲート領域
が配置されるようなトレンチ型の炭化珪素半導体装置に
ついても上記各請求項に記載の発明を適用することがで
きる。この場合、請求項１７に示すように、高濃度領域
をチャネル層のうちトレンチの底部に位置する部位に形
成した構成とすることができる。
が配置されるようなトレンチ型の炭化珪素半導体装置に
ついても上記各請求項に記載の発明を適用することがで
きる。この場合、請求項１７に示すように、高濃度領域
をチャネル層のうちトレンチの底部に位置する部位に形
成した構成とすることができる。
【００１７】請求項１８に記載の発明では、炭化珪素か
らなる第１導電型の半導体基板（１）と、半導体基板の
主表面上に形成され、該半導体基板よりも高抵抗な炭化
珪素よりなる第１導電型の半導体層（２）と、半導体層
の表層部の所定領域を第１のチャネルとすると、半導体
層の表層部において第１のチャネルの両側に配置される
ように形成された第２導電型の第１ゲート領域（３）
と、半導体層及び第１ゲート領域の上に形成された第１
導電型のチャネル層（４）と、チャネル層内の所定領域
を第２のチャネルとすると、チャネル層内において第２
のチャネルの両側に配置され、第１ゲート領域から離間
するように形成された第２導電型の第２ゲート領域
（６）と、チャネル層に形成された第１導電型の高濃度
領域（５）と、チャネル層の上又はチャネル層の表層部
において、第１ゲート領域の上に位置する部位に形成さ
れた第１導電型のソース領域（７）と、ソース領域に電
気的に接続されたソース電極（１１）と、第１ゲート領
域に電気的に接続されると共に、ソース電極と電気的に
接続された第１の電極（４１）と、第２ゲート領域に電
気的に接続された第２の電極（４２）と、半導体基板の
裏面側に形成されたドレイン電極（１４）とを有してな
ることを特徴としている。
らなる第１導電型の半導体基板（１）と、半導体基板の
主表面上に形成され、該半導体基板よりも高抵抗な炭化
珪素よりなる第１導電型の半導体層（２）と、半導体層
の表層部の所定領域を第１のチャネルとすると、半導体
層の表層部において第１のチャネルの両側に配置される
ように形成された第２導電型の第１ゲート領域（３）
と、半導体層及び第１ゲート領域の上に形成された第１
導電型のチャネル層（４）と、チャネル層内の所定領域
を第２のチャネルとすると、チャネル層内において第２
のチャネルの両側に配置され、第１ゲート領域から離間
するように形成された第２導電型の第２ゲート領域
（６）と、チャネル層に形成された第１導電型の高濃度
領域（５）と、チャネル層の上又はチャネル層の表層部
において、第１ゲート領域の上に位置する部位に形成さ
れた第１導電型のソース領域（７）と、ソース領域に電
気的に接続されたソース電極（１１）と、第１ゲート領
域に電気的に接続されると共に、ソース電極と電気的に
接続された第１の電極（４１）と、第２ゲート領域に電
気的に接続された第２の電極（４２）と、半導体基板の
裏面側に形成されたドレイン電極（１４）とを有してな
ることを特徴としている。
【００１８】このように、２つの縦型Ｊ−ＦＥＴを組み
合わせたような炭化珪素半導体装置についても請求項１
と同様の効果を得ることができる。
合わせたような炭化珪素半導体装置についても請求項１
と同様の効果を得ることができる。
【００１９】なお、高濃度領域は、請求項２１に示すよ
うに、チャネル層のうちの第１ゲート領域と第２ゲート
領域との間に形成されたり、請求項２２に示すように、
半導体層のチャネルとなる部位の上に形成されたり、請
求項２４に示すように、チャネル層のうちの第２ゲート
領域に挟まれた部位に形成される。また、高濃度領域
は、例えば、請求項２３に示すように、チャネル層のう
ち第１ゲート領域と第２ゲート領域との間に位置する部
位を、チャネル層のうち第２ゲート領域と第３ゲート領
域との間に位置する部位よりも高濃度に構成することで
形成される。
うに、チャネル層のうちの第１ゲート領域と第２ゲート
領域との間に形成されたり、請求項２２に示すように、
半導体層のチャネルとなる部位の上に形成されたり、請
求項２４に示すように、チャネル層のうちの第２ゲート
領域に挟まれた部位に形成される。また、高濃度領域
は、例えば、請求項２３に示すように、チャネル層のう
ち第１ゲート領域と第２ゲート領域との間に位置する部
位を、チャネル層のうち第２ゲート領域と第３ゲート領
域との間に位置する部位よりも高濃度に構成することで
形成される。
【００２０】請求項２６に示すように、チャネル層のう
ちチャネルの両側における第１ゲート領域の上に位置す
る部位に第２ゲート領域を形成しすることもできるが、
請求項２７に示すように、第１ゲート領域によって形成
されるチャネルの上を含むように第２ゲート領域を形成
することも可能である。このようにした場合には、第
２、第３ゲート領域の間に形成されるチャネルにポテン
シャルが達するまでの距離を稼ぐことができるため、ポ
テンシャルがチャネルに直接ぶつかることを防止するこ
とができ、耐圧を向上させることができる。
ちチャネルの両側における第１ゲート領域の上に位置す
る部位に第２ゲート領域を形成しすることもできるが、
請求項２７に示すように、第１ゲート領域によって形成
されるチャネルの上を含むように第２ゲート領域を形成
することも可能である。このようにした場合には、第
２、第３ゲート領域の間に形成されるチャネルにポテン
シャルが達するまでの距離を稼ぐことができるため、ポ
テンシャルがチャネルに直接ぶつかることを防止するこ
とができ、耐圧を向上させることができる。
【００２１】請求項２８に記載の発明では、半導体層の
濃度とチャネル層の濃度とが独立に制御されていること
を特徴としている。このようにすることで、ノーマリオ
ンとノーマリオフのＦＥＴの設計を容易に行なうことが
可能となる。
濃度とチャネル層の濃度とが独立に制御されていること
を特徴としている。このようにすることで、ノーマリオ
ンとノーマリオフのＦＥＴの設計を容易に行なうことが
可能となる。
【００２２】請求項２９乃至５２に記載の発明は、請求
項１乃至２８に記載の炭化珪素半導体装置の製造方法に
関する。これらの製造方法により、請求項１乃至２８に
記載の炭化珪素半導体装置を製造することが可能であ
る。
項１乃至２８に記載の炭化珪素半導体装置の製造方法に
関する。これらの製造方法により、請求項１乃至２８に
記載の炭化珪素半導体装置を製造することが可能であ
る。
【００２３】請求項３５に記載の発明では、第２ゲート
領域を形成する工程と、高濃度領域を形成する工程は、
同一マスク（２１）を用いて行なうことを特徴としてい
る。これにより、製造工程の簡略化を図ることが可能で
ある。
領域を形成する工程と、高濃度領域を形成する工程は、
同一マスク（２１）を用いて行なうことを特徴としてい
る。これにより、製造工程の簡略化を図ることが可能で
ある。
【００２４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００２５】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における炭化珪素半導体装置として、ｎ
チャネルのシングルゲート駆動構造のＪ−ＦＥＴを備え
た炭化珪素半導体装置の断面構造を示す。以下、図１に
基づいて炭化珪素半導体装置の構成についての説明を行
う。
の第１実施形態における炭化珪素半導体装置として、ｎ
チャネルのシングルゲート駆動構造のＪ−ＦＥＴを備え
た炭化珪素半導体装置の断面構造を示す。以下、図１に
基づいて炭化珪素半導体装置の構成についての説明を行
う。
【００２６】図１は、炭化珪素半導体装置は１セル分の
断面構成を示したものである。炭化珪素からなるｎ+型
基板１は上面を主表面とし、主表面の反対面である下面
を裏面としている。このｎ+型基板１の主表面上には、
基板１よりも低いドーパント濃度を有する炭化珪素から
なるｎ-型エピ層２がエピタキシャル成長されている。
断面構成を示したものである。炭化珪素からなるｎ+型
基板１は上面を主表面とし、主表面の反対面である下面
を裏面としている。このｎ+型基板１の主表面上には、
基板１よりも低いドーパント濃度を有する炭化珪素から
なるｎ-型エピ層２がエピタキシャル成長されている。
【００２７】ｎ-型エピ層２の表層部における所定領域
には、紙面左右において略対称にｐ+型層からなる第１
ゲート領域３が形成されている。また、第１ゲート領域
３上を含み、ｎ-型エピ層２の表面にはｎ-型層で構成さ
れたチャネル層４がエピタキシャル成長されている。こ
のチャネル層４の表層部のうち第１ゲート領域３の上に
位置する部位には、基板平面方向において第１ゲート領
域３の端部よりも突出するように、ｎ+型層からなる電
界集中領域５とｐ+型層からなる第２ゲート領域６が順
に形成されている。
には、紙面左右において略対称にｐ+型層からなる第１
ゲート領域３が形成されている。また、第１ゲート領域
３上を含み、ｎ-型エピ層２の表面にはｎ-型層で構成さ
れたチャネル層４がエピタキシャル成長されている。こ
のチャネル層４の表層部のうち第１ゲート領域３の上に
位置する部位には、基板平面方向において第１ゲート領
域３の端部よりも突出するように、ｎ+型層からなる電
界集中領域５とｐ+型層からなる第２ゲート領域６が順
に形成されている。
【００２８】また、チャネル層４の表層部のうち、第２
ゲート領域６の上に位置する部位には、ｎ+型ソース領
域７が形成されている。そして、チャネル層４の表面の
うち少なくとも第２ゲート領域６の上に位置する部位に
は第３ゲート領域８が形成されている。
ゲート領域６の上に位置する部位には、ｎ+型ソース領
域７が形成されている。そして、チャネル層４の表面の
うち少なくとも第２ゲート領域６の上に位置する部位に
は第３ゲート領域８が形成されている。
【００２９】また、チャネル層４には、第２ゲート領域
６まで達する凹部９が形成され、この凹部９の底面から
電界集中領域５より深く、第１ゲート領域３に達するコ
ンタクト領域１０が形成されている。このコンタクト領
域１０により、第１ゲート領域３及び第２ゲート領域６
が電気的に導通した構成とされている。
６まで達する凹部９が形成され、この凹部９の底面から
電界集中領域５より深く、第１ゲート領域３に達するコ
ンタクト領域１０が形成されている。このコンタクト領
域１０により、第１ゲート領域３及び第２ゲート領域６
が電気的に導通した構成とされている。
【００３０】さらに、ｎ+型ソース領域７及びコンタク
ト領域１０の上には、ｎ+型ソース領域７に電気的に接
続されると共に、コンタクト領域１０を介して第１ゲー
ト領域３及び第２ゲート領域６に電気的に接続されたソ
ース電極１１が形成されている。また、第３ゲート領域
８の上に、第３ゲート領域８と電気的に接続されるゲー
ト電極１２が形成されている。これらソース電極１１と
ゲート電極１２とは層間絶縁膜１３によって絶縁分離さ
れている。そして、ｎ+型基板１の裏面側に、ｎ+型基板
１と電気的に接続されたドレイン電極１４が形成され、
本実施形態における炭化珪素半導体装置が構成されてい
る。
ト領域１０の上には、ｎ+型ソース領域７に電気的に接
続されると共に、コンタクト領域１０を介して第１ゲー
ト領域３及び第２ゲート領域６に電気的に接続されたソ
ース電極１１が形成されている。また、第３ゲート領域
８の上に、第３ゲート領域８と電気的に接続されるゲー
ト電極１２が形成されている。これらソース電極１１と
ゲート電極１２とは層間絶縁膜１３によって絶縁分離さ
れている。そして、ｎ+型基板１の裏面側に、ｎ+型基板
１と電気的に接続されたドレイン電極１４が形成され、
本実施形態における炭化珪素半導体装置が構成されてい
る。
【００３１】このような炭化珪素半導体装置は、ｎ+型
ソース領域７及びｎ+型基板１をソース−ドレイン、紙
面左右の第１ゲート領域３をゲートとしたＪ−ＦＥＴ
（以下、第１のＪ−ＦＥＴという）と、ｎ+型ソース領
域７及びｎ+型基板１をソース−ドレイン、第２ゲート
領域６及び第３ゲート領域８をゲートとするＪ−ＦＥＴ
（以下、第２のＪ−ＦＥＴという）とが備えられた構成
となる。そして、本実施形態では、これら第１、第２の
Ｊ−ＦＥＴのうち第１のＪ−ＦＥＴがノーマリオン型で
動作し、第２のＪ−ＦＥＴがノーマリオフ型で動作する
ような設定としている。具体的には、第１のＪ−ＦＥＴ
がノーマリオン型となるように、紙面左右の第１ゲート
領域３の間隔や各部の不純物濃度を設定し、第２のＪ−
ＦＥＴがノーマリオフ型で動作するように、第２、第３
ゲート領域６、８の間隔や各部の不純物濃度を設定して
いる。
ソース領域７及びｎ+型基板１をソース−ドレイン、紙
面左右の第１ゲート領域３をゲートとしたＪ−ＦＥＴ
（以下、第１のＪ−ＦＥＴという）と、ｎ+型ソース領
域７及びｎ+型基板１をソース−ドレイン、第２ゲート
領域６及び第３ゲート領域８をゲートとするＪ−ＦＥＴ
（以下、第２のＪ−ＦＥＴという）とが備えられた構成
となる。そして、本実施形態では、これら第１、第２の
Ｊ−ＦＥＴのうち第１のＪ−ＦＥＴがノーマリオン型で
動作し、第２のＪ−ＦＥＴがノーマリオフ型で動作する
ような設定としている。具体的には、第１のＪ−ＦＥＴ
がノーマリオン型となるように、紙面左右の第１ゲート
領域３の間隔や各部の不純物濃度を設定し、第２のＪ−
ＦＥＴがノーマリオフ型で動作するように、第２、第３
ゲート領域６、８の間隔や各部の不純物濃度を設定して
いる。
【００３２】以上のように構成された炭化珪素半導体装
置の動作について、炭化珪素半導体装置のオフ時とオン
時それぞれ説明する。
置の動作について、炭化珪素半導体装置のオフ時とオン
時それぞれ説明する。
【００３３】まず、オフ時、つまりゲート電極１２に電
圧が印加されていない際には、第２、第３ゲート領域
６、８から伸びる空乏層によってチャネル層４がピンチ
オフされ、第１のＪ−ＦＥＴはオフ状態とされている。
また、第１のゲート領域３からも空乏層が伸びた状態と
なるが、紙面左右における第１のゲート領域３の間隔が
空乏層の伸び量よりも広くされているため、ｎ-型エピ
層２はピンチオフされず、第２のＪ−ＦＥＴはオン状態
とされている。
圧が印加されていない際には、第２、第３ゲート領域
６、８から伸びる空乏層によってチャネル層４がピンチ
オフされ、第１のＪ−ＦＥＴはオフ状態とされている。
また、第１のゲート領域３からも空乏層が伸びた状態と
なるが、紙面左右における第１のゲート領域３の間隔が
空乏層の伸び量よりも広くされているため、ｎ-型エピ
層２はピンチオフされず、第２のＪ−ＦＥＴはオン状態
とされている。
【００３４】このとき、逆バイアスがかかってドレイン
電極１４に正の電圧が印加されると、ドレイン電極１４
にかかる電圧が低い場合には、第１のＪ−ＦＥＴのチャ
ネルはノーマリオンの設計により空乏化されていない状
態となっているが、第２のＪ−ＦＥＴのチャネルはノー
マリオフの設計により空乏化された状態となっているた
め、ドレイン電極１４に印加される電圧がブロックされ
る。
電極１４に正の電圧が印加されると、ドレイン電極１４
にかかる電圧が低い場合には、第１のＪ−ＦＥＴのチャ
ネルはノーマリオンの設計により空乏化されていない状
態となっているが、第２のＪ−ＦＥＴのチャネルはノー
マリオフの設計により空乏化された状態となっているた
め、ドレイン電極１４に印加される電圧がブロックされ
る。
【００３５】続いて、ドレイン電極１４にかかる電圧が
徐々に高くなると、第２ゲート領域６の周囲のポテンシ
ャルが上昇する。また、第２ゲート領域６の下方に電界
集中領域５を備えた構成となっているため、この電界集
中領域５のポテンシャルも上昇する。そして、第１ゲー
ト領域３及び第２ゲート領域６がソース電極１１に接続
され、接地状態（ポテンシャル０）となっていることか
ら、電界集中領域５と第１、第２ゲート領域３、６との
間に逆バイアスがかかることになる。このため、第１ゲ
ート領域３の空乏層が伸びて第１のＪ−ＦＥＴのチャネ
ルがピンチオフされ、一旦ピンチオフされると第１ゲー
ト領域３の上方ではポテンシャルが上昇することができ
なくなる。従って、ドレイン電極１４にかかる電圧がさ
らに高くなっても、その電圧が第１ゲート領域３によっ
てブロックされる。
徐々に高くなると、第２ゲート領域６の周囲のポテンシ
ャルが上昇する。また、第２ゲート領域６の下方に電界
集中領域５を備えた構成となっているため、この電界集
中領域５のポテンシャルも上昇する。そして、第１ゲー
ト領域３及び第２ゲート領域６がソース電極１１に接続
され、接地状態（ポテンシャル０）となっていることか
ら、電界集中領域５と第１、第２ゲート領域３、６との
間に逆バイアスがかかることになる。このため、第１ゲ
ート領域３の空乏層が伸びて第１のＪ−ＦＥＴのチャネ
ルがピンチオフされ、一旦ピンチオフされると第１ゲー
ト領域３の上方ではポテンシャルが上昇することができ
なくなる。従って、ドレイン電極１４にかかる電圧がさ
らに高くなっても、その電圧が第１ゲート領域３によっ
てブロックされる。
【００３６】一方、オン状態、つまりゲート電極１２に
電圧が印加された際には、第３ゲート領域８からの空乏
層の伸び量が小さくなり、第２のＪ−ＦＥＴがオン状態
とされる。また、第１のＪ−ＦＥＴに関してはノーマリ
オン状態とされていることから、オン状態となる。この
ため、第１、第２のＪ−ＦＥＴが共にオン状態となり、
ソース電極１１→ｎ+型ソース領域９→チャネル層４→
ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１４の順で
電流が流れる。
電圧が印加された際には、第３ゲート領域８からの空乏
層の伸び量が小さくなり、第２のＪ−ＦＥＴがオン状態
とされる。また、第１のＪ−ＦＥＴに関してはノーマリ
オン状態とされていることから、オン状態となる。この
ため、第１、第２のＪ−ＦＥＴが共にオン状態となり、
ソース電極１１→ｎ+型ソース領域９→チャネル層４→
ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１４の順で
電流が流れる。
【００３７】以上のように、本実施形態の構成とするこ
とで、ノーマリオフ型のトランジスタとして動作し、か
つ、逆バイアスに対する耐圧を備えた炭化珪素半導体装
置とすることができる。
とで、ノーマリオフ型のトランジスタとして動作し、か
つ、逆バイアスに対する耐圧を備えた炭化珪素半導体装
置とすることができる。
【００３８】このような炭化珪素半導体装置では、炭化
珪素という１種類の半導体材料を基本として素子を形成
している。このため、炭化珪素半導体装置を１チップで
構成することができ、パッケージが大きくなることを防
止できると共に、配線伝導による損失を低減することが
できる。さらに、シリコンを用いずに炭化珪素を基本と
して素子を形成していることから、高温域（例えば２０
０℃以上）でも炭化珪素半導体装置を的確に動作させる
ことが可能となる。
珪素という１種類の半導体材料を基本として素子を形成
している。このため、炭化珪素半導体装置を１チップで
構成することができ、パッケージが大きくなることを防
止できると共に、配線伝導による損失を低減することが
できる。さらに、シリコンを用いずに炭化珪素を基本と
して素子を形成していることから、高温域（例えば２０
０℃以上）でも炭化珪素半導体装置を的確に動作させる
ことが可能となる。
【００３９】次に、図１に示す炭化珪素半導体装置の製
造工程を図２〜図８に示し、これらの図を用いて炭化珪
素半導体装置の製造方法について説明する。
造工程を図２〜図８に示し、これらの図を用いて炭化珪
素半導体装置の製造方法について説明する。
【００４０】〔図２（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+
型基板１を用意する。例えば、ｎ+型基板１として、厚
さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、
（１１２−０）ａ面のものを用意する。そして、この基
板１の主表面に厚さ５μｍのｎ-型エピ層２をエピタキ
シャル成長させる。この場合、ｎ-型エピ層２は下地の
基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又
は１５Ｒ−ＳｉＣ層となる。
Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+
型基板１を用意する。例えば、ｎ+型基板１として、厚
さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、
（１１２−０）ａ面のものを用意する。そして、この基
板１の主表面に厚さ５μｍのｎ-型エピ層２をエピタキ
シャル成長させる。この場合、ｎ-型エピ層２は下地の
基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又
は１５Ｒ−ＳｉＣ層となる。
【００４１】〔図２（ｂ）に示す工程〕ｎ-型エピ層２
の上の所定領域にＬＴＯ（Low Temperature Oxide）膜
２０を配置したのち、フォトリソグラフィによってＬＴ
Ｏ膜２０をパターニングして所定領域を開口させる。そ
して、ＬＴＯ膜２０をマスクとしてイオン注入を行う。
具体的には、第１ゲート領域３を形成する予定位置にｐ
型不純物としてＢ又はＡｌをイオン注入する。
の上の所定領域にＬＴＯ（Low Temperature Oxide）膜
２０を配置したのち、フォトリソグラフィによってＬＴ
Ｏ膜２０をパターニングして所定領域を開口させる。そ
して、ＬＴＯ膜２０をマスクとしてイオン注入を行う。
具体的には、第１ゲート領域３を形成する予定位置にｐ
型不純物としてＢ又はＡｌをイオン注入する。
【００４２】〔図３（ａ）に示す工程〕ＬＴＯ膜２０を
除去したのち、加熱炉もしくはＲＴＡ（短時間アニー
ル）によるアニール処理を施すことで注入されたイオン
を活性化させ、第１ゲート領域３を形成する。なお、こ
の第１ゲート領域３の形成に際し、あまりｐ型不純物を
熱拡散させたくない場合には、図２（ｂ）の工程におい
て熱拡散し難いＡｌを用いるか、もしくはボロンに対し
て炭素を一定割合（好ましくはボロン：炭素＝１：１
０）注入することで熱拡散し難くするとよい。
除去したのち、加熱炉もしくはＲＴＡ（短時間アニー
ル）によるアニール処理を施すことで注入されたイオン
を活性化させ、第１ゲート領域３を形成する。なお、こ
の第１ゲート領域３の形成に際し、あまりｐ型不純物を
熱拡散させたくない場合には、図２（ｂ）の工程におい
て熱拡散し難いＡｌを用いるか、もしくはボロンに対し
て炭素を一定割合（好ましくはボロン：炭素＝１：１
０）注入することで熱拡散し難くするとよい。
【００４３】〔図３（ｂ）に示す工程〕第１ゲート領域
３上を含み、ｎ-型エピ層２の上にエピタキシャル成長
によって、ｎ-型層からなるチャネル層４を形成する。
このとき、第２のＪ−ＦＥＴがよりノーマリオフ型とな
り易いように、チャネル層４の不純物濃度をｎ-型エピ
層２よりも低濃度とすると良い。
３上を含み、ｎ-型エピ層２の上にエピタキシャル成長
によって、ｎ-型層からなるチャネル層４を形成する。
このとき、第２のＪ−ＦＥＴがよりノーマリオフ型とな
り易いように、チャネル層４の不純物濃度をｎ-型エピ
層２よりも低濃度とすると良い。
【００４４】〔図４（ａ）に示す工程〕チャネル層４の
上の所定領域にＬＴＯ膜２１を配置したのち、フォトリ
ソグラフィによってＬＴＯ膜２１をパターニングして所
定領域を開口させる。そして、ＬＴＯ膜２１をマスクと
してイオン注入を行う。具体的には、第２ゲート領域６
を形成する予定位置にｐ型不純物としてＢ又はＡｌをイ
オン注入する。
上の所定領域にＬＴＯ膜２１を配置したのち、フォトリ
ソグラフィによってＬＴＯ膜２１をパターニングして所
定領域を開口させる。そして、ＬＴＯ膜２１をマスクと
してイオン注入を行う。具体的には、第２ゲート領域６
を形成する予定位置にｐ型不純物としてＢ又はＡｌをイ
オン注入する。
【００４５】〔図４（ｂ）に示す工程〕ＬＴＯ膜２１を
残したままの状態で酸化膜２１ａを形成したのち、形成
された酸化膜２１ａをエッチングすることで、ＬＴＯ膜
２１の開口端を狭くする。
残したままの状態で酸化膜２１ａを形成したのち、形成
された酸化膜２１ａをエッチングすることで、ＬＴＯ膜
２１の開口端を狭くする。
【００４６】〔図５（ａ）に示す工程〕酸化膜２１ａ及
びＬＴＯ膜２１をマスクとしてイオン注入を行なう。具
体的には、電界集中領域５を形成する予定位置にｎ型不
純物としてＰ又はＮをイオン注入する。
びＬＴＯ膜２１をマスクとしてイオン注入を行なう。具
体的には、電界集中領域５を形成する予定位置にｎ型不
純物としてＰ又はＮをイオン注入する。
【００４７】〔図５（ｂ）に示す工程〕ＬＴＯ膜２１及
び酸化膜２１ａを除去したのち、加熱炉もしくはＲＴＡ
（短時間アニール）によるアニール処理を施すことで注
入されたイオンを活性化させ、電界集中領域５及び第２
ゲート領域６を形成する。なお、第２ゲート領域６の形
成に際し、あまりｐ型不純物を熱拡散させたくない場合
には、図４（ａ）の工程において熱拡散し難いＡｌを用
いるか、もしくはボロンに対して炭素を一定割合（好ま
しくはボロン：炭素＝１：１０）注入することで熱拡散
し難くするとよい。
び酸化膜２１ａを除去したのち、加熱炉もしくはＲＴＡ
（短時間アニール）によるアニール処理を施すことで注
入されたイオンを活性化させ、電界集中領域５及び第２
ゲート領域６を形成する。なお、第２ゲート領域６の形
成に際し、あまりｐ型不純物を熱拡散させたくない場合
には、図４（ａ）の工程において熱拡散し難いＡｌを用
いるか、もしくはボロンに対して炭素を一定割合（好ま
しくはボロン：炭素＝１：１０）注入することで熱拡散
し難くするとよい。
【００４８】〔図６（ａ）に示す工程〕チャネル層４の
表面にｐ型不純物が高濃度にドーピングされるようにエ
ピタキシャル成長させることで、ｐ+型層からなる第３
ゲート領域８を形成する。
表面にｐ型不純物が高濃度にドーピングされるようにエ
ピタキシャル成長させることで、ｐ+型層からなる第３
ゲート領域８を形成する。
【００４９】〔図６（ｂ）に示す工程〕第３ゲート領域
８の上にＬＴＯ膜２２を配置したのち、フォトリソグラ
フィによってＬＴＯ膜２２をパターニングして所定領域
を開口させる。そして、ＬＴＯ膜２２をマスクとしたエ
ッチングを行なうことで凹部９を形成する。なお、この
ときには、例えば凹部９の深さをチャネル層４の表面に
達する程度とする。
８の上にＬＴＯ膜２２を配置したのち、フォトリソグラ
フィによってＬＴＯ膜２２をパターニングして所定領域
を開口させる。そして、ＬＴＯ膜２２をマスクとしたエ
ッチングを行なうことで凹部９を形成する。なお、この
ときには、例えば凹部９の深さをチャネル層４の表面に
達する程度とする。
【００５０】〔図７（ａ）に示す工程〕ＬＴＯ膜２２を
マスクとしてイオン注入を行う。具体的には、ｎ+型ソ
ース領域７を形成する予定位置にｎ型不純物としてＰ又
はＮをイオン注入する。
マスクとしてイオン注入を行う。具体的には、ｎ+型ソ
ース領域７を形成する予定位置にｎ型不純物としてＰ又
はＮをイオン注入する。
【００５１】〔図７（ｂ）に示す工程〕第３ゲート領域
８及びｎ+型ソース領域７の上にＬＴＯ膜２３を配置し
たのち、フォトリソグラフィによってＬＴＯ膜２３をパ
ターニングして所定領域を開口させる。そして、ＬＴＯ
膜２３をマスクとしたエッチングを行なうことで、凹部
９の深さを第２ゲート領域６が形成された位置程度まで
とする。
８及びｎ+型ソース領域７の上にＬＴＯ膜２３を配置し
たのち、フォトリソグラフィによってＬＴＯ膜２３をパ
ターニングして所定領域を開口させる。そして、ＬＴＯ
膜２３をマスクとしたエッチングを行なうことで、凹部
９の深さを第２ゲート領域６が形成された位置程度まで
とする。
【００５２】〔図８（ａ）に示す工程〕ＬＴＯ膜２３を
マスクとしてイオン注入を行なう。具体的には、コンタ
クト領域１０を形成する予定位置にｐ型不純物としてＡ
ｌ又はＮをイオン注入する。
マスクとしてイオン注入を行なう。具体的には、コンタ
クト領域１０を形成する予定位置にｐ型不純物としてＡ
ｌ又はＮをイオン注入する。
【００５３】〔図８（ｂ）に示す工程〕ＬＴＯ膜２３を
除去したのち、加熱炉もしくはＲＴＡ（短時間アニー
ル）によるアニール処理を施すことで注入されたイオン
を活性化させ、コンタクト領域１０を形成する。なお、
コンタクト領域１０の形成に際し、あまりｐ型不純物を
熱拡散させたくない場合には、図８（ａ）の工程におい
て熱拡散し難いＡｌを用いるか、もしくはボロンに対し
て炭素を一定割合（好ましくはボロン：炭素＝１：１
０）注入することで熱拡散し難くするとよい。
除去したのち、加熱炉もしくはＲＴＡ（短時間アニー
ル）によるアニール処理を施すことで注入されたイオン
を活性化させ、コンタクト領域１０を形成する。なお、
コンタクト領域１０の形成に際し、あまりｐ型不純物を
熱拡散させたくない場合には、図８（ａ）の工程におい
て熱拡散し難いＡｌを用いるか、もしくはボロンに対し
て炭素を一定割合（好ましくはボロン：炭素＝１：１
０）注入することで熱拡散し難くするとよい。
【００５４】なお、ここまで示した工程においては、不
純物の活性化を逐次行なうようにしているが、この図８
（ｂ）に示す工程において、すべての不純物の活性化を
一括して行なっても良い。これにより、製造工程の簡略
化を図ることができる。また、この工程ですべての不純
物の活性化を行なわなくても、２つ以上の活性化工程を
兼用して行なうようにすれば、製造工程の簡略化を図る
ことが可能である。
純物の活性化を逐次行なうようにしているが、この図８
（ｂ）に示す工程において、すべての不純物の活性化を
一括して行なっても良い。これにより、製造工程の簡略
化を図ることができる。また、この工程ですべての不純
物の活性化を行なわなくても、２つ以上の活性化工程を
兼用して行なうようにすれば、製造工程の簡略化を図る
ことが可能である。
【００５５】この後の工程については図示しないが、ま
ず、基板表面側に層間絶縁膜１３を形成したのち、層間
絶縁膜１３をパターニングすることで第３ゲート領域８
やｎ +型ソース領域７と連通するコンタクトホールを形
成する。その後、層間絶縁膜１３上に電極層を成膜した
のち、電極層をパターニングすることでソース電極１１
およびゲート電極１２を形成し、さらに、基板裏面側に
ドレイン電極１４を形成することで図１に示すＪ−ＦＥ
Ｔが完成する。
ず、基板表面側に層間絶縁膜１３を形成したのち、層間
絶縁膜１３をパターニングすることで第３ゲート領域８
やｎ +型ソース領域７と連通するコンタクトホールを形
成する。その後、層間絶縁膜１３上に電極層を成膜した
のち、電極層をパターニングすることでソース電極１１
およびゲート電極１２を形成し、さらに、基板裏面側に
ドレイン電極１４を形成することで図１に示すＪ−ＦＥ
Ｔが完成する。
【００５６】（第２実施形態）図９に、本発明の第２実
施形態における炭化珪素半導体装置の断面構成を示す。
第１実施形態では、第３ゲート領域８をエピタキシャル
成長によって形成したが、図９に示すように、チャネル
層４へのｐ型不純物のイオン注入を行なうことで第３ゲ
ート領域８を形成しても良い。また、第１実施形態で
は、凹部９を形成し、凹部９の底部からコンタクト領域
１０が延設されるように構成しているが、図９に示すよ
うに、チャネル層４の表面から直接コンタクト領域１０
を形成してもよい。このような構成の炭化珪素半導体装
置においても、第１実施形態と同様の動作を行ない、第
１実施形態と同様の効果を得ることが可能である。
施形態における炭化珪素半導体装置の断面構成を示す。
第１実施形態では、第３ゲート領域８をエピタキシャル
成長によって形成したが、図９に示すように、チャネル
層４へのｐ型不純物のイオン注入を行なうことで第３ゲ
ート領域８を形成しても良い。また、第１実施形態で
は、凹部９を形成し、凹部９の底部からコンタクト領域
１０が延設されるように構成しているが、図９に示すよ
うに、チャネル層４の表面から直接コンタクト領域１０
を形成してもよい。このような構成の炭化珪素半導体装
置においても、第１実施形態と同様の動作を行ない、第
１実施形態と同様の効果を得ることが可能である。
【００５７】なお、このような構成の炭化珪素半導体装
置は、図４（ａ）に示す工程において、第３ゲート領域
８が形成される予定位置にｐ型不純物をイオン注入する
と共に、コンタクト領域１０が形成される予定位置にｐ
型不純物をイオン注入すれば製造される。
置は、図４（ａ）に示す工程において、第３ゲート領域
８が形成される予定位置にｐ型不純物をイオン注入する
と共に、コンタクト領域１０が形成される予定位置にｐ
型不純物をイオン注入すれば製造される。
【００５８】（第３実施形態）図１０に、本発明の第３
実施形態における炭化珪素半導体装置の断面構成を示
す。第１実施形態では、紙面左右に配置された電界集中
領域５が互いに離間するような構成となっているが、図
１０に示すように、電界集中領域５が接続された構成、
すなわち、Ｊ−ＦＥＴ抵抗成分となる位置にも電界集中
領域５が延設された構成とすることも可能である。
実施形態における炭化珪素半導体装置の断面構成を示
す。第１実施形態では、紙面左右に配置された電界集中
領域５が互いに離間するような構成となっているが、図
１０に示すように、電界集中領域５が接続された構成、
すなわち、Ｊ−ＦＥＴ抵抗成分となる位置にも電界集中
領域５が延設された構成とすることも可能である。
【００５９】このようにすれば、Ｊ−ＦＥＴ抵抗を低減
することが可能であり、より炭化珪素半導体装置のオン
抵抗の低減を図ることが可能である。
することが可能であり、より炭化珪素半導体装置のオン
抵抗の低減を図ることが可能である。
【００６０】（第４実施形態）図１１に、本発明の第４
実施形態における炭化珪素半導体装置の断面構成を示
す。第３実施形態では、電界集中領域５が紙面左右に配
置されたコンタクト領域１０の近傍に備えられて構成さ
れているが、図１１に示すように、電界集中領域５がコ
ンタクト領域５から離間するような構成としても良い。
このようにしても、第３実施形態と同様の効果を得るこ
とができる。ただし、電界集中領域５が第１、第２ゲー
ト領域３、６の間に位置していることは必要とされる。
実施形態における炭化珪素半導体装置の断面構成を示
す。第３実施形態では、電界集中領域５が紙面左右に配
置されたコンタクト領域１０の近傍に備えられて構成さ
れているが、図１１に示すように、電界集中領域５がコ
ンタクト領域５から離間するような構成としても良い。
このようにしても、第３実施形態と同様の効果を得るこ
とができる。ただし、電界集中領域５が第１、第２ゲー
ト領域３、６の間に位置していることは必要とされる。
【００６１】（第５実施形態）図１２に、本発明の第５
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１２に示すように、第１実施形態
で備えていた電界集中領域５をなくし、チャネル層４の
うち第１ゲート領域３と第２ゲート領域６との間に位置
する部分が他の部分（例えば、第２のＪ−ＦＥＴのチャ
ネルとなる部分）よりも高濃度で構成されるようにした
ものである。
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１２に示すように、第１実施形態
で備えていた電界集中領域５をなくし、チャネル層４の
うち第１ゲート領域３と第２ゲート領域６との間に位置
する部分が他の部分（例えば、第２のＪ−ＦＥＴのチャ
ネルとなる部分）よりも高濃度で構成されるようにした
ものである。
【００６２】このように構成しても、チャネル層４のう
ち高濃度とされた第１ゲート領域３と第２ゲート領域６
との間に位置する部分が電界集中領域５と同様の働きを
担い、第１実施形態と同様の効果を奏することができ
る。
ち高濃度とされた第１ゲート領域３と第２ゲート領域６
との間に位置する部分が電界集中領域５と同様の働きを
担い、第１実施形態と同様の効果を奏することができ
る。
【００６３】（第６実施形態）図１３に、本発明の第６
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１３に示すように、コンタクト領
域１０を熱処理によって拡散させた低濃度コンタクト領
域１０ａを備え、この低濃度コンタクト領域１０ａを介
して第２ゲート領域６がソース電極１１に電気的に接続
された構成としていることが第１実施形態と異なる。
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１３に示すように、コンタクト領
域１０を熱処理によって拡散させた低濃度コンタクト領
域１０ａを備え、この低濃度コンタクト領域１０ａを介
して第２ゲート領域６がソース電極１１に電気的に接続
された構成としていることが第１実施形態と異なる。
【００６４】このように、コンタクト領域１０を拡散さ
せて低濃度コンタクト領域１０ａを形成するようにして
も、第１実施形態と同様の効果を有する炭化珪素半導体
装置とすることができる。
せて低濃度コンタクト領域１０ａを形成するようにして
も、第１実施形態と同様の効果を有する炭化珪素半導体
装置とすることができる。
【００６５】一方、低濃度コンタクト領域１０ａと電界
集中領域５とが接触する場合があるが、このような場合
であってもｐ+型で構成されるコンタクト領域１０とｎ+
型で構成される電界集中領域５とによるＰＮジャンクシ
ョンの間に低濃度コンタクト領域１０ａが配置された構
成とされることから、ＰＮジャンクションの耐圧は確保
される。
集中領域５とが接触する場合があるが、このような場合
であってもｐ+型で構成されるコンタクト領域１０とｎ+
型で構成される電界集中領域５とによるＰＮジャンクシ
ョンの間に低濃度コンタクト領域１０ａが配置された構
成とされることから、ＰＮジャンクションの耐圧は確保
される。
【００６６】また、本実施形態における炭化珪素半導体
装置の製造方法に関しては、第１実施形態に対してコン
タクト領域１０を形成するためのイオン注入後に熱拡散
工程を追加すればよく、他の工程に関しては第１実施形
態と同様でよい。
装置の製造方法に関しては、第１実施形態に対してコン
タクト領域１０を形成するためのイオン注入後に熱拡散
工程を追加すればよく、他の工程に関しては第１実施形
態と同様でよい。
【００６７】なお、この製造工程に関し、上記第１実施
形態では、第２ゲート領域６はコンタクト領域１０に接
触し、電界集中領域５は接触しない構成とするために、
第２ゲート領域６と電界集中領域５とを形成するマスク
を変え、電界集中領域５の方が第２ゲート領域６よりも
コンタクト領域１０から離間するようにしている。しか
しながら、本実施形態のような構成であれば、電界集中
領域５の方が第２ゲート領域６よりもコンタクト領域１
０から離間した構成とする必要がないため、第２ゲート
領域６と電界集中領域５とを形成するためのマスクを兼
用することが可能である。
形態では、第２ゲート領域６はコンタクト領域１０に接
触し、電界集中領域５は接触しない構成とするために、
第２ゲート領域６と電界集中領域５とを形成するマスク
を変え、電界集中領域５の方が第２ゲート領域６よりも
コンタクト領域１０から離間するようにしている。しか
しながら、本実施形態のような構成であれば、電界集中
領域５の方が第２ゲート領域６よりもコンタクト領域１
０から離間した構成とする必要がないため、第２ゲート
領域６と電界集中領域５とを形成するためのマスクを兼
用することが可能である。
【００６８】（第７実施形態）図１４に、本発明の第７
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１４に示すように、第２ゲート領
域６をコンタクト領域１０から切り離し、第２ゲート領
域６をフローティング状態としたことが第１実施形態と
異なる。このように第２ゲート領域６をフローティング
状態とすることにより、第２ゲート領域６側からも空乏
層を伸ばすことができ、耐圧を向上させることが可能と
なる。
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１４に示すように、第２ゲート領
域６をコンタクト領域１０から切り離し、第２ゲート領
域６をフローティング状態としたことが第１実施形態と
異なる。このように第２ゲート領域６をフローティング
状態とすることにより、第２ゲート領域６側からも空乏
層を伸ばすことができ、耐圧を向上させることが可能と
なる。
【００６９】また、ここでは第２ゲート領域６をフロー
ティング状態としたが、第２ゲート領域６を第３ゲート
領域８と同電位にすることも可能である。例えば、セル
の外部まで第２ゲート領域６を引き出すことで、第３ゲ
ート領域８と接合させれば良い。このようにすれば、第
３ゲート領域８を駆動する際に第２ゲート領域６も駆動
でき、これらの領域６、８から伸びる空乏層を同時に縮
めることができるため、オン抵抗の低減を図ることが可
能である。
ティング状態としたが、第２ゲート領域６を第３ゲート
領域８と同電位にすることも可能である。例えば、セル
の外部まで第２ゲート領域６を引き出すことで、第３ゲ
ート領域８と接合させれば良い。このようにすれば、第
３ゲート領域８を駆動する際に第２ゲート領域６も駆動
でき、これらの領域６、８から伸びる空乏層を同時に縮
めることができるため、オン抵抗の低減を図ることが可
能である。
【００７０】なお、上記したように第２ゲート領域をフ
ローティング状態としても第３ゲート領域８と同電位と
しても、いずれの場合であっても第１実施形態と同様の
製造方法と同様にして炭化珪素半導体装置を製造するこ
とができる。ただし、本実施形態の場合には、第２ゲー
ト領域６とコンタクト領域１０を接触させる必要がない
ため、第２ゲート領域６と電界集中領域５とを形成する
ためのマスクを兼用することができる。
ローティング状態としても第３ゲート領域８と同電位と
しても、いずれの場合であっても第１実施形態と同様の
製造方法と同様にして炭化珪素半導体装置を製造するこ
とができる。ただし、本実施形態の場合には、第２ゲー
ト領域６とコンタクト領域１０を接触させる必要がない
ため、第２ゲート領域６と電界集中領域５とを形成する
ためのマスクを兼用することができる。
【００７１】（第８実施形態）図１５に、本発明の第８
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１５に示すように、隣り合う第２
ゲート領域６の間に電界集中領域５を配置したことが第
１実施形態と異なる。このようにしても、第１実施形態
と同様の効果を得ることが可能であると共に、第２ゲー
ト領域６の間におけるＪ−ＦＥＴ抵抗を低減することが
でき、オン抵抗の低減を図ることが可能となる。
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１５に示すように、隣り合う第２
ゲート領域６の間に電界集中領域５を配置したことが第
１実施形態と異なる。このようにしても、第１実施形態
と同様の効果を得ることが可能であると共に、第２ゲー
ト領域６の間におけるＪ−ＦＥＴ抵抗を低減することが
でき、オン抵抗の低減を図ることが可能となる。
【００７２】なお、本実施形態における炭化珪素半導体
装置の製造方法に関しては、第１実施形態で用いた電界
集中領域５を形成するためのマスクのパターンを変更
し、イオン注入条件を変更するのみで良く、その他は第
１実施形態と同様である。
装置の製造方法に関しては、第１実施形態で用いた電界
集中領域５を形成するためのマスクのパターンを変更
し、イオン注入条件を変更するのみで良く、その他は第
１実施形態と同様である。
【００７３】（第９実施形態）図１６に、本発明の第９
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１６に示すように、セル部におい
ては全面に電界集中領域５を形成しており、図１に示し
たコンタクト領域１０ではなく、セル部の外側において
第１ゲート領域３をソース電極１１と電気的に接続させ
ていることが第１実施形態と異なる。このような構成と
しても第１実施形態と同様の効果を得ることが可能であ
る。
実施形態における炭化珪素半導体装置の断面構成を示
す。本実施形態は、図１６に示すように、セル部におい
ては全面に電界集中領域５を形成しており、図１に示し
たコンタクト領域１０ではなく、セル部の外側において
第１ゲート領域３をソース電極１１と電気的に接続させ
ていることが第１実施形態と異なる。このような構成と
しても第１実施形態と同様の効果を得ることが可能であ
る。
【００７４】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第１実施形態に対してコンタクト
領域１０の構成工程を無くせば良く、その他は第１実施
形態と同様である。ただし、第１実施形態と同様に電界
集中領域５をイオン注入によって形成しても良いが、エ
ピタキシャル成長によって形成することも可能である。
製造方法に関しては、第１実施形態に対してコンタクト
領域１０の構成工程を無くせば良く、その他は第１実施
形態と同様である。ただし、第１実施形態と同様に電界
集中領域５をイオン注入によって形成しても良いが、エ
ピタキシャル成長によって形成することも可能である。
【００７５】（第１０実施形態）図１７に、本発明の第
１０実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、図１７に示すように、第９実施形
態に対して第１ゲート領域３の形成位置を変えたもので
ある。具体的には、第２のＪ−ＦＥＴのＪ−ＦＥＴ領域
の下方を塞ぐように第１ゲート領域３が配置され、第２
ゲート領域６とソース電極１１とのコンタクト位置の下
方において第１ゲート領域３が終端し、その部分が第１
のＪ−ＦＥＴのチャネルとなるように構成されている。
１０実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、図１７に示すように、第９実施形
態に対して第１ゲート領域３の形成位置を変えたもので
ある。具体的には、第２のＪ−ＦＥＴのＪ−ＦＥＴ領域
の下方を塞ぐように第１ゲート領域３が配置され、第２
ゲート領域６とソース電極１１とのコンタクト位置の下
方において第１ゲート領域３が終端し、その部分が第１
のＪ−ＦＥＴのチャネルとなるように構成されている。
【００７６】このような構成とすれば、ｎ-型エピ層２
側からのポテンシャルが第１ゲート領域３と第２ゲート
領域６との間に形成される通路を通じて第２のＪ−ＦＥ
Ｔのチャネル領域側に上げって行くことになる。このた
め、ポテンシャルが第２のＪ−ＦＥＴのチャネル領域に
達するまでの距離を稼ぐことができ、ポテンシャルが第
２のＪ−ＦＥＴのチャネル領域に直接ぶつかることを防
止することができる。これにより、耐圧を向上させるこ
とが可能となる。
側からのポテンシャルが第１ゲート領域３と第２ゲート
領域６との間に形成される通路を通じて第２のＪ−ＦＥ
Ｔのチャネル領域側に上げって行くことになる。このた
め、ポテンシャルが第２のＪ−ＦＥＴのチャネル領域に
達するまでの距離を稼ぐことができ、ポテンシャルが第
２のＪ−ＦＥＴのチャネル領域に直接ぶつかることを防
止することができる。これにより、耐圧を向上させるこ
とが可能となる。
【００７７】一方、本実施形態の構造の場合、ソース−
ドレイン間の電流経路に関しても距離が長くなることに
なるが、第９実施形態と比べて距離が長くなる領域に高
濃度な電界集中領域５が形成された構成となっているた
め、オン抵抗に対する影響はほとんど無い。
ドレイン間の電流経路に関しても距離が長くなることに
なるが、第９実施形態と比べて距離が長くなる領域に高
濃度な電界集中領域５が形成された構成となっているた
め、オン抵抗に対する影響はほとんど無い。
【００７８】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第９実施形態に対して第１ゲート
領域３を形成するためのマスクのパターンを変更するの
みでよく、その他は第９実施形態と同様である。
製造方法に関しては、第９実施形態に対して第１ゲート
領域３を形成するためのマスクのパターンを変更するの
みでよく、その他は第９実施形態と同様である。
【００７９】（第１１実施形態）図１８に、本発明の第
１０実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、トレンチ型のシングルゲート駆動
のＪ−ＦＥＴを備えた炭化珪素半導体装置に本発明の一
実施形態を適用したものである。
１０実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、トレンチ型のシングルゲート駆動
のＪ−ＦＥＴを備えた炭化珪素半導体装置に本発明の一
実施形態を適用したものである。
【００８０】図１８に示すように、ｎ+型ソース領域７
を貫通し、隣り合う第２ゲート領域６の間まで達するト
レンチ３０が形成されている。このトレンチ３０の内壁
に第３ゲート領域８が備えられ、トレンチ３０内の第３
ゲート領域８の表面にゲート電極１２が備えられた構成
となっている。そして、チャネル層４のうちトレンチ３
０の下方に位置する箇所に電界集中領域５が形成された
構成となっている。その他の構成に関しては第１実施形
態と同様である。
を貫通し、隣り合う第２ゲート領域６の間まで達するト
レンチ３０が形成されている。このトレンチ３０の内壁
に第３ゲート領域８が備えられ、トレンチ３０内の第３
ゲート領域８の表面にゲート電極１２が備えられた構成
となっている。そして、チャネル層４のうちトレンチ３
０の下方に位置する箇所に電界集中領域５が形成された
構成となっている。その他の構成に関しては第１実施形
態と同様である。
【００８１】このようなトレンチ型のＪ−ＦＥＴを備え
た炭化珪素半導体装置に関しても、第１実施形態と同様
の動作を行ない、同様の効果を得ることができる。
た炭化珪素半導体装置に関しても、第１実施形態と同様
の動作を行ない、同様の効果を得ることができる。
【００８２】図１８に示す炭化珪素半導体装置の製造工
程を図１９〜図２４に示し、これらの図を用いて炭化珪
素半導体装置の製造方法について説明する。ただし、第
１実施形態と同様の部分に関しては図２〜図８を参照
し、説明を省略する。
程を図１９〜図２４に示し、これらの図を用いて炭化珪
素半導体装置の製造方法について説明する。ただし、第
１実施形態と同様の部分に関しては図２〜図８を参照
し、説明を省略する。
【００８３】まず、図１９（ａ）〜図２１（ａ）に示す
工程では、第１実施形態における図２（ａ）〜図４
（ａ）と同様の工程を行ない、ｎ+型基板１の上にｎ-型
エピ層２を形成したのち、ｎ-型エピ層２の表層部に第
１ゲート領域３を形成すると共に、ｎ-型エピ層２の表
面にチャネル層４を形成し、さらにチャネル層４の中層
部に第２ゲート領域６を形成する。続いて、図２１
（ｂ）以降の工程を行なう。
工程では、第１実施形態における図２（ａ）〜図４
（ａ）と同様の工程を行ない、ｎ+型基板１の上にｎ-型
エピ層２を形成したのち、ｎ-型エピ層２の表層部に第
１ゲート領域３を形成すると共に、ｎ-型エピ層２の表
面にチャネル層４を形成し、さらにチャネル層４の中層
部に第２ゲート領域６を形成する。続いて、図２１
（ｂ）以降の工程を行なう。
【００８４】〔図２１（ｂ）に示す工程〕チャネル層４
の上にＬＴＯ膜２４を配置したのち、フォトリソグラフ
ィによってＬＴＯ膜２４をパターニングして所定領域を
開口させる。そして、ＬＴＯ膜２４をマスクとしてイオ
ン注入を行なう。具体的には、ｎ+型ソース領域７を形
成する予定位置にｎ型不純物としてＰ又はＰ及びＮをイ
オン注入する。
の上にＬＴＯ膜２４を配置したのち、フォトリソグラフ
ィによってＬＴＯ膜２４をパターニングして所定領域を
開口させる。そして、ＬＴＯ膜２４をマスクとしてイオ
ン注入を行なう。具体的には、ｎ+型ソース領域７を形
成する予定位置にｎ型不純物としてＰ又はＰ及びＮをイ
オン注入する。
【００８５】その後、ＬＴＯ膜２４を除去したのち、加
熱炉もしくはＲＴＡによるアニール処理を施すことで注
入されたイオンを活性化させ、ｎ+型ソース領域７を形
成する。
熱炉もしくはＲＴＡによるアニール処理を施すことで注
入されたイオンを活性化させ、ｎ+型ソース領域７を形
成する。
【００８６】〔図２２（ａ）に示す工程〕ｎ+型ソース
領域７を含むチャネル層４の上にＬＴＯ膜２５を配置し
たのち、フォトリソグラフィによってＬＴＯ膜２５をパ
ターニングにして所定領域を開口させる。そして、ＬＴ
Ｏ膜２５をマスクとしてエッチングを施す。これによ
り、ｎ+型ソース領域７を貫通し、第２ゲート領域６が
形成された深さに達し、隣り合う第２ゲート領域６の間
に配置されるようにトレンチ３０が形成される。
領域７を含むチャネル層４の上にＬＴＯ膜２５を配置し
たのち、フォトリソグラフィによってＬＴＯ膜２５をパ
ターニングにして所定領域を開口させる。そして、ＬＴ
Ｏ膜２５をマスクとしてエッチングを施す。これによ
り、ｎ+型ソース領域７を貫通し、第２ゲート領域６が
形成された深さに達し、隣り合う第２ゲート領域６の間
に配置されるようにトレンチ３０が形成される。
【００８７】〔図２２（ｂ）に示す工程〕続いて、ＬＴ
Ｏ膜２５を再びマスクとして用いたイオン注入を行な
い、チャネル層４のうちトレンチ３０の下方に位置する
箇所にｎ型不純物であるＰ又はＰ及びＮを注入する。そ
の後、ＬＴＯ膜２５を除去したのち、加熱炉もしくはＲ
ＴＡによるアニール処理を施すことで注入されたイオン
を活性化させ、電界集中領域５を形成する。
Ｏ膜２５を再びマスクとして用いたイオン注入を行な
い、チャネル層４のうちトレンチ３０の下方に位置する
箇所にｎ型不純物であるＰ又はＰ及びＮを注入する。そ
の後、ＬＴＯ膜２５を除去したのち、加熱炉もしくはＲ
ＴＡによるアニール処理を施すことで注入されたイオン
を活性化させ、電界集中領域５を形成する。
【００８８】〔図２３（ａ）に示す工程〕トレンチ３０
内およびチャネル層４の上にｐ＋型層をエピタキシャル
成長させた後、ＣＭＰ（Chemical mechanical polish
ing）による平坦化工程を行ない、トレンチ３０内に第
３ゲート領域８を残す。なお、ここでは第３ゲート８領
域８をエピタキシャル成長させたが、イオン注入によっ
て形成することも可能である。
内およびチャネル層４の上にｐ＋型層をエピタキシャル
成長させた後、ＣＭＰ（Chemical mechanical polish
ing）による平坦化工程を行ない、トレンチ３０内に第
３ゲート領域８を残す。なお、ここでは第３ゲート８領
域８をエピタキシャル成長させたが、イオン注入によっ
て形成することも可能である。
【００８９】〔図２３（ｂ）に示す工程〕第３ゲート領
域８およびチャネル層４の上にＬＴＯ膜２６を配置した
のち、フォトリソグラフィによってＬＴＯ膜２６をパタ
ーニングして所定領域を開口させる。そして、ＬＴＯ膜
２６をマスクとしたエッチングを行い、第２ゲート領域
６に連通する凹部９を形成する。
域８およびチャネル層４の上にＬＴＯ膜２６を配置した
のち、フォトリソグラフィによってＬＴＯ膜２６をパタ
ーニングして所定領域を開口させる。そして、ＬＴＯ膜
２６をマスクとしたエッチングを行い、第２ゲート領域
６に連通する凹部９を形成する。
【００９０】〔図２４（ａ）に示す工程〕続いて、再び
ＬＴＯ膜２５をマスクてして用いたイオン注入を行な
い、チャネル層４のうち凹部９の底面から第１ゲート領
域３に接するようにｐ型不純物であるＢまたはＡｌを注
入する。その後、ＬＴＯ膜２６を除去したのち、加熱炉
もしくはＲＴＡによるアニール処理を施すことで注入さ
れたイオンを活性化させ、コンタクト領域１０を形成す
る。
ＬＴＯ膜２５をマスクてして用いたイオン注入を行な
い、チャネル層４のうち凹部９の底面から第１ゲート領
域３に接するようにｐ型不純物であるＢまたはＡｌを注
入する。その後、ＬＴＯ膜２６を除去したのち、加熱炉
もしくはＲＴＡによるアニール処理を施すことで注入さ
れたイオンを活性化させ、コンタクト領域１０を形成す
る。
【００９１】なお、このコンタクト領域１０の形成に際
し、あまりｐ型不純物を熱拡散させたくない場合には、
本工程において熱拡散し難いＡｌを用いるか、もしくは
ボロンに対して炭素を一定割合（好ましくはボロン：炭
素＝１：１０）注入することで熱拡散し難くするとよ
い。
し、あまりｐ型不純物を熱拡散させたくない場合には、
本工程において熱拡散し難いＡｌを用いるか、もしくは
ボロンに対して炭素を一定割合（好ましくはボロン：炭
素＝１：１０）注入することで熱拡散し難くするとよ
い。
【００９２】この後の工程については図示しないが、ま
ず、基板表面側に層間絶縁膜１３を形成したのち、層間
絶縁膜１３をパターニングすることで第３ゲート領域８
やｎ +型ソース領域７と連通するコンタクトホールを形
成する。その後、層間絶縁膜１３上に電極層を成膜した
のち、電極層をパターニングすることでソース電極１１
およびゲート電極１２を形成し、さらに、基板裏面側に
ドレイン電極１４を形成することで図１に示すＪ−ＦＥ
Ｔが完成する。
ず、基板表面側に層間絶縁膜１３を形成したのち、層間
絶縁膜１３をパターニングすることで第３ゲート領域８
やｎ +型ソース領域７と連通するコンタクトホールを形
成する。その後、層間絶縁膜１３上に電極層を成膜した
のち、電極層をパターニングすることでソース電極１１
およびゲート電極１２を形成し、さらに、基板裏面側に
ドレイン電極１４を形成することで図１に示すＪ−ＦＥ
Ｔが完成する。
【００９３】（第１２実施形態）図２５に、本発明の第
１２実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１１実施形態に示したトレンチ
型のＪ−ＦＥＴに対して第９実施形態に示した電界集中
領域５の構成を組み合わせたものである。このような構
成としても第１１実施形態と同様の効果を得ることが可
能である。
１２実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１１実施形態に示したトレンチ
型のＪ−ＦＥＴに対して第９実施形態に示した電界集中
領域５の構成を組み合わせたものである。このような構
成としても第１１実施形態と同様の効果を得ることが可
能である。
【００９４】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第１１実施形態に対してコンタク
ト領域１０の構成工程を無くせば良く、その他は第１１
実施形態と同様である。ただし、第１１実施形態と同様
に電界集中領域５をイオン注入によって形成しても良い
が、エピタキシャル成長によって形成することも可能で
ある。
製造方法に関しては、第１１実施形態に対してコンタク
ト領域１０の構成工程を無くせば良く、その他は第１１
実施形態と同様である。ただし、第１１実施形態と同様
に電界集中領域５をイオン注入によって形成しても良い
が、エピタキシャル成長によって形成することも可能で
ある。
【００９５】（第１３実施形態）図２６に、本発明の第
１３実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１１実施形態に示したトレンチ
型のＪ−ＦＥＴに対して第１０実施形態に示した第１ゲ
ート領域３の配置を組み合わせたものである。このよう
な構成とすれば、第１１実施形態に示すトレンチ型のＪ
−ＦＥＴについて第１０実施形態と同様の効果を得るこ
とができる。
１３実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１１実施形態に示したトレンチ
型のＪ−ＦＥＴに対して第１０実施形態に示した第１ゲ
ート領域３の配置を組み合わせたものである。このよう
な構成とすれば、第１１実施形態に示すトレンチ型のＪ
−ＦＥＴについて第１０実施形態と同様の効果を得るこ
とができる。
【００９６】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第１１実施形態に対して第１ゲー
ト領域３を形成するためのマスクのパターンを変更する
のみでよく、その他は第１１実施形態と同様である。
製造方法に関しては、第１１実施形態に対して第１ゲー
ト領域３を形成するためのマスクのパターンを変更する
のみでよく、その他は第１１実施形態と同様である。
【００９７】（第１４実施形態）図２７に、本発明の第
１４実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１２実施形態に示したトレンチ
型のＪ−ＦＥＴの第２ゲート領域６をエピタキシャル成
長によって形成したものである。この炭化珪素半導体装
置では、トレンチ内にｎ-型層３１を形成し、このｎ-型
層３１の上に第３ゲート領域８を形成した構成としてい
る。
１４実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１２実施形態に示したトレンチ
型のＪ−ＦＥＴの第２ゲート領域６をエピタキシャル成
長によって形成したものである。この炭化珪素半導体装
置では、トレンチ内にｎ-型層３１を形成し、このｎ-型
層３１の上に第３ゲート領域８を形成した構成としてい
る。
【００９８】このような構成によれば、第２、第３ゲー
ト領域６、８の間に位置するｎ-型層３１をチャネル領
域として第２のＪ−ＦＥＴが動作し、第１１実施形態と
同様の効果を得ることができる。
ト領域６、８の間に位置するｎ-型層３１をチャネル領
域として第２のＪ−ＦＥＴが動作し、第１１実施形態と
同様の効果を得ることができる。
【００９９】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、ほぼ第１２実施形態と同様である
が、第２ゲート領域６をエピタキシャル成長によって形
成したら、その後、第２ゲート領域６を貫通するように
トレンチ３０を形成し、このトレンチ３０内にｎ-型層
３１を形成した後に第３ゲート領域８を形成することに
なる。
製造方法に関しては、ほぼ第１２実施形態と同様である
が、第２ゲート領域６をエピタキシャル成長によって形
成したら、その後、第２ゲート領域６を貫通するように
トレンチ３０を形成し、このトレンチ３０内にｎ-型層
３１を形成した後に第３ゲート領域８を形成することに
なる。
【０１００】（第１５実施形態）図２８に、本発明の第
１５実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１４実施形態に示したトレンチ
型のＪ−ＦＥＴに対して第１０実施形態に示した第１ゲ
ート領域３の配置を組み合わせたものである。
１５実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１４実施形態に示したトレンチ
型のＪ−ＦＥＴに対して第１０実施形態に示した第１ゲ
ート領域３の配置を組み合わせたものである。
【０１０１】このような構成とすれば、第１４実施形態
に示すトレンチ型のＪ−ＦＥＴについて第１０実施形態
と同様の効果を得ることができる。
に示すトレンチ型のＪ−ＦＥＴについて第１０実施形態
と同様の効果を得ることができる。
【０１０２】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第１４実施形態に対して第１ゲー
ト領域３を形成するためのマスクのパターンを変更する
のみでよく、その他は第１４実施形態と同様である。
製造方法に関しては、第１４実施形態に対して第１ゲー
ト領域３を形成するためのマスクのパターンを変更する
のみでよく、その他は第１４実施形態と同様である。
【０１０３】（第１６実施形態）図２９に、本発明の第
１６実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１１実施形態に示したトレンチ
型のＪ−ＦＥＴに対して第５実施形態に示した構成、す
なわち電界集中領域５をなくし、チャネル層４のうち第
１、第２ゲート領域３、６の間に挟まれる部分が他の部
分より高濃度で構成されるようにしたものである。
１６実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１１実施形態に示したトレンチ
型のＪ−ＦＥＴに対して第５実施形態に示した構成、す
なわち電界集中領域５をなくし、チャネル層４のうち第
１、第２ゲート領域３、６の間に挟まれる部分が他の部
分より高濃度で構成されるようにしたものである。
【０１０４】このように構成しても第１１実施形態と同
様の効果を得ることが可能である。このような構成の炭
化珪素半導体装置の製造方法に関しては、ほぼ第１１実
施形態と同様であるが、第１１実施形態で必要とされた
電界集中領域５を形成するための工程を無くすことがで
きる。
様の効果を得ることが可能である。このような構成の炭
化珪素半導体装置の製造方法に関しては、ほぼ第１１実
施形態と同様であるが、第１１実施形態で必要とされた
電界集中領域５を形成するための工程を無くすことがで
きる。
【０１０５】なお、ここではチャネル層４のうち第１、
第２ゲート領域３、６の間に挟まれる部分が他の部分よ
り高濃度で構成されるようにしているが、この部分の濃
度は隣り合う第１ゲート領域３の間の距離によって決定
されるものであり、その距離を調整することにより、チ
ャネル層４全域を同等の濃度としても上記効果を得るこ
とができる。
第２ゲート領域３、６の間に挟まれる部分が他の部分よ
り高濃度で構成されるようにしているが、この部分の濃
度は隣り合う第１ゲート領域３の間の距離によって決定
されるものであり、その距離を調整することにより、チ
ャネル層４全域を同等の濃度としても上記効果を得るこ
とができる。
【０１０６】（第１７実施形態）図３０に、本発明の第
１７実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、プレーナ型のダブルゲート駆動の
Ｊ−ＦＥＴに本発明の一実施形態を適用したものであ
る。
１７実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、プレーナ型のダブルゲート駆動の
Ｊ−ＦＥＴに本発明の一実施形態を適用したものであ
る。
【０１０７】図３０に示すように、凹部９が段付き形状
とされ、凹部９が第２ゲート領域６を貫通した構成とな
っており、その凹部９の底面からコンタクト領域１０が
形成された構成となっている。すなわち、コンタクト領
域１０から第２ゲート領域６が分離され、コンタクト領
域１０には第１ゲート領域３のみが接続された構成とな
っている。そして、第１、第２、第３ゲート領域３、
６、８のそれぞれに別々に接続された第１、第２、第３
ゲート電極４１、４２、４３が備えられ、第１ゲート電
極４１がソース電極１１と接続されて接地状態とされ、
第２ゲート電極４２と第３ゲート電極４３とが互いに接
続されて第２、第３ゲート領域６、８の電位を制御でき
るようになっている。その他の構成に関しては第１実施
形態と同様である。
とされ、凹部９が第２ゲート領域６を貫通した構成とな
っており、その凹部９の底面からコンタクト領域１０が
形成された構成となっている。すなわち、コンタクト領
域１０から第２ゲート領域６が分離され、コンタクト領
域１０には第１ゲート領域３のみが接続された構成とな
っている。そして、第１、第２、第３ゲート領域３、
６、８のそれぞれに別々に接続された第１、第２、第３
ゲート電極４１、４２、４３が備えられ、第１ゲート電
極４１がソース電極１１と接続されて接地状態とされ、
第２ゲート電極４２と第３ゲート電極４３とが互いに接
続されて第２、第３ゲート領域６、８の電位を制御でき
るようになっている。その他の構成に関しては第１実施
形態と同様である。
【０１０８】このような構成によれば、第２、第３ゲー
ト領域６、８への電圧印加により、第２、第３ゲート領
域６、８の双方からの空乏層の伸び量を制御するダブル
ゲート駆動が成される。このようなダブルゲート駆動の
Ｊ−ＦＥＴを備えた炭化珪素半導体装置においても第１
実施形態と同様の効果を得ることができる。
ト領域６、８への電圧印加により、第２、第３ゲート領
域６、８の双方からの空乏層の伸び量を制御するダブル
ゲート駆動が成される。このようなダブルゲート駆動の
Ｊ−ＦＥＴを備えた炭化珪素半導体装置においても第１
実施形態と同様の効果を得ることができる。
【０１０９】なお、本実施形態における炭化珪素半導体
装置の製造方法は、ほぼ第１実施形態と同様であるが、
第１実施形態で示した凹部９の形成工程を終えた後、も
う一度、所定パターンのマスクを成膜し、そのマスクを
用いたエッチングを施すことで凹部９が第２ゲート領域
６を貫通するような構成としたのち、コンタクト領域１
０を形成することになる。
装置の製造方法は、ほぼ第１実施形態と同様であるが、
第１実施形態で示した凹部９の形成工程を終えた後、も
う一度、所定パターンのマスクを成膜し、そのマスクを
用いたエッチングを施すことで凹部９が第２ゲート領域
６を貫通するような構成としたのち、コンタクト領域１
０を形成することになる。
【０１１０】（第１８実施形態）図３１に、本発明の第
１８実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して凹部９を
更に深くすることで図３０に示したコンタクト領域１０
が無くても第１ゲート電極４１が第１ゲート領域３に直
接接続されるようにしたものである。このような構成と
しても第１７実施形態と同様の効果を得ることができ
る。
１８実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して凹部９を
更に深くすることで図３０に示したコンタクト領域１０
が無くても第１ゲート電極４１が第１ゲート領域３に直
接接続されるようにしたものである。このような構成と
しても第１７実施形態と同様の効果を得ることができ
る。
【０１１１】なお、このような炭化珪素半導体装置の製
造方法は、ほぼ第１７実施形態と同様であるが、凹部９
を形成する際のエッチング時に、凹部９が第１ゲート領
域３まで達するようにし、上述したコンタクト領域１０
を形成する工程を無くすことになる。
造方法は、ほぼ第１７実施形態と同様であるが、凹部９
を形成する際のエッチング時に、凹部９が第１ゲート領
域３まで達するようにし、上述したコンタクト領域１０
を形成する工程を無くすことになる。
【０１１２】（第１９実施形態）図３２に、本発明の第
１９実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第３実施
形態のように電界集中領域５がＪ−ＦＥＴ抵抗成分とな
る位置まで設けられたものを組み合わせたものである。
このような構成とすることで、第１７実施形態に示した
Ｊ−ＦＥＴに対しても第３実施形態と同様の効果を得る
ことができる。
１９実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第３実施
形態のように電界集中領域５がＪ−ＦＥＴ抵抗成分とな
る位置まで設けられたものを組み合わせたものである。
このような構成とすることで、第１７実施形態に示した
Ｊ−ＦＥＴに対しても第３実施形態と同様の効果を得る
ことができる。
【０１１３】なお、このような炭化珪素半導体装置の製
造方法は、第１７実施形態に対して電界集中領域５を形
成するためのマスクパターンを変更するのみで良く、そ
の他は第１７実施形態と同様である。
造方法は、第１７実施形態に対して電界集中領域５を形
成するためのマスクパターンを変更するのみで良く、そ
の他は第１７実施形態と同様である。
【０１１４】（第２０実施形態）図３３に、本発明の第
２０実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第４実施
形態のように電界集中領域５をＪ−ＦＥＴ抵抗成分とな
る位置だけ設けたものを組み合わせたものである。この
ような構成とすることで、第１７実施形態で示したＪ−
ＦＥＴに対しても第４実施形態と同様の効果を得ること
ができる。
２０実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第４実施
形態のように電界集中領域５をＪ−ＦＥＴ抵抗成分とな
る位置だけ設けたものを組み合わせたものである。この
ような構成とすることで、第１７実施形態で示したＪ−
ＦＥＴに対しても第４実施形態と同様の効果を得ること
ができる。
【０１１５】なお、このような炭化珪素半導体装置の製
造方法は、第１７実施形態に対して電界集中領域５を形
成するためのマスクパターンを変更するのみで良く、そ
の他は第１７実施形態と同様である。
造方法は、第１７実施形態に対して電界集中領域５を形
成するためのマスクパターンを変更するのみで良く、そ
の他は第１７実施形態と同様である。
【０１１６】（第２１実施形態）図３４に、本発明の第
２１実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第５実施
形態に示した構成、すなわち電界集中領域５を無くし、
チャネル層４のうち第１、第２ゲート領域３、６の間に
挟まれる部分が他の部分より高濃度で構成されるように
したものである。
２１実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第５実施
形態に示した構成、すなわち電界集中領域５を無くし、
チャネル層４のうち第１、第２ゲート領域３、６の間に
挟まれる部分が他の部分より高濃度で構成されるように
したものである。
【０１１７】このような構成としても第１７実施形態と
同様の効果を得ることが可能である。なお、この場合に
おいても炭化珪素半導体装置の製造方法に関しては、ほ
ぼ第１７実施形態と同様であるが、第１７実施形態で必
要とされた電界集中領域５を形成するための工程を無く
すことができる。
同様の効果を得ることが可能である。なお、この場合に
おいても炭化珪素半導体装置の製造方法に関しては、ほ
ぼ第１７実施形態と同様であるが、第１７実施形態で必
要とされた電界集中領域５を形成するための工程を無く
すことができる。
【０１１８】（第２２実施形態）図３５に、本発明の第
２２実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第８実施
形態に示した隣り合う第２ゲート領域６の間に電界集中
領域５を配置する構成を組み合わせたものである。この
ようにしても、第１７実施形態と同様の効果を得ること
が可能であると共に、第２ゲート領域６の間におけるＪ
−ＦＥＴ抵抗を低減することができ、オン抵抗の低減を
図ることが可能となる。
２２実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第８実施
形態に示した隣り合う第２ゲート領域６の間に電界集中
領域５を配置する構成を組み合わせたものである。この
ようにしても、第１７実施形態と同様の効果を得ること
が可能であると共に、第２ゲート領域６の間におけるＪ
−ＦＥＴ抵抗を低減することができ、オン抵抗の低減を
図ることが可能となる。
【０１１９】なお、本実施形態における炭化珪素半導体
装置の製造方法に関しては、第１７実施形態で用いた電
界集中領域５を形成するためのマスクのパターンを変更
し、イオン注入条件を変更するのみで良く、その他は第
１７実施形態と同様である。
装置の製造方法に関しては、第１７実施形態で用いた電
界集中領域５を形成するためのマスクのパターンを変更
し、イオン注入条件を変更するのみで良く、その他は第
１７実施形態と同様である。
【０１２０】（第２３実施形態）図３６に、本発明の第
２３実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第９実施
形態に示した構成、すなわちセル部においては全面に電
界集中領域５を形成し、セル部の外側において第１ゲー
ト領域３をソース電極１１と電気的に接続させた構成を
組み合わせたものである。このような構成としても第１
７実施形態と同様の効果を得ることが可能である。な
お、この場合には、第１ゲート領域３と接する第１ゲー
ト電極がセル部の外側に配置された構成となり、セル外
部において第１ゲート電極とソース電極１１とが接続さ
れた構成となる。
２３実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して第９実施
形態に示した構成、すなわちセル部においては全面に電
界集中領域５を形成し、セル部の外側において第１ゲー
ト領域３をソース電極１１と電気的に接続させた構成を
組み合わせたものである。このような構成としても第１
７実施形態と同様の効果を得ることが可能である。な
お、この場合には、第１ゲート領域３と接する第１ゲー
ト電極がセル部の外側に配置された構成となり、セル外
部において第１ゲート電極とソース電極１１とが接続さ
れた構成となる。
【０１２１】また、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第１７実施形態に対してコンタク
ト領域１０の構成工程を無くせば良く、その他は第１７
実施形態と同様である。ただし、第１７実施形態と同様
に電界集中領域５をイオン注入によって形成しても良い
が、エピタキシャル成長によって形成することも可能で
ある。
製造方法に関しては、第１７実施形態に対してコンタク
ト領域１０の構成工程を無くせば良く、その他は第１７
実施形態と同様である。ただし、第１７実施形態と同様
に電界集中領域５をイオン注入によって形成しても良い
が、エピタキシャル成長によって形成することも可能で
ある。
【０１２２】（第２４実施形態）図３７に、本発明の第
２４実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して、第１０
実施形態に示した第１ゲート領域３の配置を組み合わせ
たものである。このような構成とすれば、第１７実施形
態に示すＪ−ＦＥＴについて第１０実施形態と同様の効
果を得ることができる。
２４実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１７実施形態に対して、第１０
実施形態に示した第１ゲート領域３の配置を組み合わせ
たものである。このような構成とすれば、第１７実施形
態に示すＪ−ＦＥＴについて第１０実施形態と同様の効
果を得ることができる。
【０１２３】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第１７実施形態に対して第１ゲー
ト領域３を形成するためのマスクのパターンを変更する
のみでよく、その他は第１７実施形態と同様である。
製造方法に関しては、第１７実施形態に対して第１ゲー
ト領域３を形成するためのマスクのパターンを変更する
のみでよく、その他は第１７実施形態と同様である。
【０１２４】（第２５実施形態）図３８に、本発明の第
２５実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、トレンチ型のダブルゲート駆動の
Ｊ−ＦＥＴを備えた炭化珪素半導体装置に本発明の一実
施形態を適用したものであり、第１１実施形態に示した
トレンチ型のシングルゲート駆動のＪ−ＦＥＴを第１８
実施形態に示したダブルゲート駆動構造としたものに相
当する。
２５実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、トレンチ型のダブルゲート駆動の
Ｊ−ＦＥＴを備えた炭化珪素半導体装置に本発明の一実
施形態を適用したものであり、第１１実施形態に示した
トレンチ型のシングルゲート駆動のＪ−ＦＥＴを第１８
実施形態に示したダブルゲート駆動構造としたものに相
当する。
【０１２５】つまり、第１１実施形態に対して、凹部９
が第１ゲート領域３まで達するように構成されているこ
と、第１、第２、第３ゲート領域３、６、８のそれぞれ
に別々に接続された第１、第２、第３ゲート電極４１、
４２、４３が備えられていること、第１ゲート電極４１
がソース電極１１と接続されて接地状態とされ、第２ゲ
ート電極４２と第３ゲート電極４３とが互いに接続され
て第２、第３ゲート領域６、８の電位を制御できるよう
になっていることが異なる。その他の構成に関しては第
１１実施形態と同様である。
が第１ゲート領域３まで達するように構成されているこ
と、第１、第２、第３ゲート領域３、６、８のそれぞれ
に別々に接続された第１、第２、第３ゲート電極４１、
４２、４３が備えられていること、第１ゲート電極４１
がソース電極１１と接続されて接地状態とされ、第２ゲ
ート電極４２と第３ゲート電極４３とが互いに接続され
て第２、第３ゲート領域６、８の電位を制御できるよう
になっていることが異なる。その他の構成に関しては第
１１実施形態と同様である。
【０１２６】このような構成のダブルゲート駆動のＪ−
ＦＥＴを備えた炭化珪素半導体装置についても第１実施
形態と同様の効果を得ることができる。
ＦＥＴを備えた炭化珪素半導体装置についても第１実施
形態と同様の効果を得ることができる。
【０１２７】なお、本実施形態における炭化珪素半導体
装置の製造方法は、ほぼ第１１実施形態と同様である
が、第１１実施形態で示した凹部９の形成工程（図２３
（ｂ）参照）を終えた後、もう一度、所定パターンのマ
スクを成膜し、そのマスクを用いたエッチングを施すこ
とで凹部９が第２ゲート領域６を貫通するような構成と
することになる。
装置の製造方法は、ほぼ第１１実施形態と同様である
が、第１１実施形態で示した凹部９の形成工程（図２３
（ｂ）参照）を終えた後、もう一度、所定パターンのマ
スクを成膜し、そのマスクを用いたエッチングを施すこ
とで凹部９が第２ゲート領域６を貫通するような構成と
することになる。
【０１２８】（第２６実施形態）図３９に、本発明の第
２６実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第２５実施形態に対して電界集中
領域５の形成範囲を広くしたものである。このようにし
ても第２５実施形態と同様の効果を得ることができる。
２６実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第２５実施形態に対して電界集中
領域５の形成範囲を広くしたものである。このようにし
ても第２５実施形態と同様の効果を得ることができる。
【０１２９】なお、本実施形態における炭化珪素半導体
装置の製造方法は、ほぼ第２５実施形態と同様である
が、チャネル層４を形成した後に所定のマスクを用いた
イオン注入により電界集中領域５を形成することにな
る。
装置の製造方法は、ほぼ第２５実施形態と同様である
が、チャネル層４を形成した後に所定のマスクを用いた
イオン注入により電界集中領域５を形成することにな
る。
【０１３０】（第２７実施形態）図４０に、本発明の第
２７実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１２実施形態に対して第２５実
施形態に示したようなダブルゲート構造を採用したもの
である。このように、第１２実施形態の構成をダブルゲ
ート構造とすることができ、第１２実施形態と同様の効
果を得ることができる。なお、この場合には、第１ゲー
ト領域３と接する第１ゲート電極がセル部の外側に配置
された構成となり、セル外部において第１ゲート電極と
ソース電極１１とが接続された構成となる。
２７実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１２実施形態に対して第２５実
施形態に示したようなダブルゲート構造を採用したもの
である。このように、第１２実施形態の構成をダブルゲ
ート構造とすることができ、第１２実施形態と同様の効
果を得ることができる。なお、この場合には、第１ゲー
ト領域３と接する第１ゲート電極がセル部の外側に配置
された構成となり、セル外部において第１ゲート電極と
ソース電極１１とが接続された構成となる。
【０１３１】（第２８実施形態）図４１に、本発明の第
２８実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１３実施形態に対して第２５実
施形態に示したようなダブルゲート構造を採用したもの
である。このように、第１３実施形態の構成をダブルゲ
ート構造とすることができ、第１３実施形態と同様の効
果を得ることができる。なお、この場合にも第１ゲート
領域３と接する第１ゲート電極がセル部の外側に配置さ
れた構成となり、セル外部において第１ゲート電極とソ
ース電極１１とが接続された構成となる。
２８実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１３実施形態に対して第２５実
施形態に示したようなダブルゲート構造を採用したもの
である。このように、第１３実施形態の構成をダブルゲ
ート構造とすることができ、第１３実施形態と同様の効
果を得ることができる。なお、この場合にも第１ゲート
領域３と接する第１ゲート電極がセル部の外側に配置さ
れた構成となり、セル外部において第１ゲート電極とソ
ース電極１１とが接続された構成となる。
【０１３２】（第２９実施形態）図４２に、本発明の第
２９実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１４実施形態に対して第２５実
施形態に示したようなダブルゲート構造を採用したもの
である。このように、第１４実施形態の構成をダブルゲ
ート構造とすることができ、第１４実施形態と同様の効
果を得ることができる。なお、この場合にも第１ゲート
領域３と接する第１ゲート電極がセル部の外側に配置さ
れた構成となり、セル外部において第１ゲート電極とソ
ース電極１１とが接続された構成となる。
２９実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１４実施形態に対して第２５実
施形態に示したようなダブルゲート構造を採用したもの
である。このように、第１４実施形態の構成をダブルゲ
ート構造とすることができ、第１４実施形態と同様の効
果を得ることができる。なお、この場合にも第１ゲート
領域３と接する第１ゲート電極がセル部の外側に配置さ
れた構成となり、セル外部において第１ゲート電極とソ
ース電極１１とが接続された構成となる。
【０１３３】（第３０実施形態）図４３に、本発明の第
３０実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１５実施形態に対して第２５実
施形態に示したようなダブルゲート構造を採用したもの
である。このように、第１５実施形態の構成をダブルゲ
ート構造とすることができ、第１５実施形態と同様の効
果を得ることができる。なお、この場合にも第１ゲート
領域３と接する第１ゲート電極がセル部の外側に配置さ
れた構成となり、セル外部において第１ゲート電極とソ
ース電極１１とが接続された構成となる。
３０実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第１５実施形態に対して第２５実
施形態に示したようなダブルゲート構造を採用したもの
である。このように、第１５実施形態の構成をダブルゲ
ート構造とすることができ、第１５実施形態と同様の効
果を得ることができる。なお、この場合にも第１ゲート
領域３と接する第１ゲート電極がセル部の外側に配置さ
れた構成となり、セル外部において第１ゲート電極とソ
ース電極１１とが接続された構成となる。
【０１３４】（第３１実施形態）図４４に、本発明の第
３１実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、シングルゲート構造のＪ−ＦＥＴ
を備えた炭化珪素半導体装置に本発明の一実施形態を適
用したものである。この炭化珪素半導体装置について図
３０に示す炭化珪素半導体装置と比較して説明する。
３１実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、シングルゲート構造のＪ−ＦＥＴ
を備えた炭化珪素半導体装置に本発明の一実施形態を適
用したものである。この炭化珪素半導体装置について図
３０に示す炭化珪素半導体装置と比較して説明する。
【０１３５】図４４に示すように、本実施形態では隣り
合う第２ゲート領域６の間隔が図３０と比べて狭められ
ている。また、本実施形態ではｎ+型ソース領域７が図
３０における第３ゲート領域８の位置に形成され、第３
ゲート領域８が無くなった構成となっている。そして、
第１ゲート領域３が第１ゲート電極４１を介してソース
電極１１に接続されて接地状態とされ、第２ゲート領域
６が第２ゲート電極４２を介して駆動されるようになっ
ている。
合う第２ゲート領域６の間隔が図３０と比べて狭められ
ている。また、本実施形態ではｎ+型ソース領域７が図
３０における第３ゲート領域８の位置に形成され、第３
ゲート領域８が無くなった構成となっている。そして、
第１ゲート領域３が第１ゲート電極４１を介してソース
電極１１に接続されて接地状態とされ、第２ゲート領域
６が第２ゲート電極４２を介して駆動されるようになっ
ている。
【０１３６】このような構造においては、第２ゲート領
域６からの空乏層の伸び量に基づき、隣り合う第２ゲー
ト領域６の間に形成されるチャネルの制御を行なう縦型
Ｊ−ＦＥＴが構成される。この縦型Ｊ−ＦＥＴが上記各
実施形態の第２のＪ−ＦＥＴに相当するものとなる。
域６からの空乏層の伸び量に基づき、隣り合う第２ゲー
ト領域６の間に形成されるチャネルの制御を行なう縦型
Ｊ−ＦＥＴが構成される。この縦型Ｊ−ＦＥＴが上記各
実施形態の第２のＪ−ＦＥＴに相当するものとなる。
【０１３７】このように、第１、第２のＪ−ＦＥＴが両
方とも縦型Ｊ−ＦＥＴとなるようなダブルゲート構造の
炭化珪素半導体装置においても第１実施形態と同様の効
果を得ることができる。
方とも縦型Ｊ−ＦＥＴとなるようなダブルゲート構造の
炭化珪素半導体装置においても第１実施形態と同様の効
果を得ることができる。
【０１３８】なお、このような炭化珪素半導体装置の製
造方法は、第１７実施形態とほぼ同様であり、チャネル
層４に第２ゲート領域６や電界集中領域５を形成した後
に、チャネル層４の表面にｎ+型層を成膜することでｎ+
型ソース領域７を形成すれば良い。
造方法は、第１７実施形態とほぼ同様であり、チャネル
層４に第２ゲート領域６や電界集中領域５を形成した後
に、チャネル層４の表面にｎ+型層を成膜することでｎ+
型ソース領域７を形成すれば良い。
【０１３９】（第３２実施形態）図４５に、本発明の第
３２実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して電界集中
領域５の形成範囲を広くしたものである。このようにし
ても第３１実施形態と同様の効果を得ることができる。
３２実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して電界集中
領域５の形成範囲を広くしたものである。このようにし
ても第３１実施形態と同様の効果を得ることができる。
【０１４０】なお、本実施形態における炭化珪素半導体
装置の製造方法は、ほぼ第３１実施形態と同様であり、
電界集中領域５を形成するためのマスクのパターンを変
更するのみで良い。
装置の製造方法は、ほぼ第３１実施形態と同様であり、
電界集中領域５を形成するためのマスクのパターンを変
更するのみで良い。
【０１４１】（第３３実施形態）図４６に、本発明の第
３３実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して第９実施
形態に示した構成、すなわちセル部においては全面に電
界集中領域５を形成し、セル部の外側において第１ゲー
ト領域３をソース電極１１と電気的に接続させた構成を
組み合わせたものである。このような構成としても第３
１実施形態と同様の効果を得ることが可能である。
３３実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して第９実施
形態に示した構成、すなわちセル部においては全面に電
界集中領域５を形成し、セル部の外側において第１ゲー
ト領域３をソース電極１１と電気的に接続させた構成を
組み合わせたものである。このような構成としても第３
１実施形態と同様の効果を得ることが可能である。
【０１４２】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第３１実施形態に対してコンタク
ト領域１０の構成工程を無くせば良く、その他は第３１
実施形態と同様である。ただし、第３１実施形態と同様
に電界集中領域５をイオン注入によって形成しても良い
が、エピタキシャル成長によって形成することも可能で
ある。
製造方法に関しては、第３１実施形態に対してコンタク
ト領域１０の構成工程を無くせば良く、その他は第３１
実施形態と同様である。ただし、第３１実施形態と同様
に電界集中領域５をイオン注入によって形成しても良い
が、エピタキシャル成長によって形成することも可能で
ある。
【０１４３】（第３４実施形態）図４７に、本発明の第
３４実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して、第１０
実施形態に示した第１ゲート領域３の配置を組み合わせ
たものである。このような構成とすれば、第３１実施形
態に示すＪ−ＦＥＴについて第１０実施形態と同様の効
果を得ることができる。
３４実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して、第１０
実施形態に示した第１ゲート領域３の配置を組み合わせ
たものである。このような構成とすれば、第３１実施形
態に示すＪ−ＦＥＴについて第１０実施形態と同様の効
果を得ることができる。
【０１４４】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第３１実施形態に対して第１ゲー
ト領域３を形成するためのマスクのパターンを変更する
のみでよく、その他は第３１実施形態と同様である。
製造方法に関しては、第３１実施形態に対して第１ゲー
ト領域３を形成するためのマスクのパターンを変更する
のみでよく、その他は第３１実施形態と同様である。
【０１４５】（第３５実施形態）図４８に、本発明の第
３５実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して、第４実
施形態のように電界集中領域５をＪ−ＦＥＴ抵抗成分と
なる位置だけ設けたものを組み合わせたものである。こ
のような構成とすることで、第３１実施形態に示すＪ−
ＦＥＴについて第４実施形態と同様の効果を得ることが
できる。
３５実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して、第４実
施形態のように電界集中領域５をＪ−ＦＥＴ抵抗成分と
なる位置だけ設けたものを組み合わせたものである。こ
のような構成とすることで、第３１実施形態に示すＪ−
ＦＥＴについて第４実施形態と同様の効果を得ることが
できる。
【０１４６】なお、本実施形態の炭化珪素半導体装置の
製造方法に関しては、第３１実施形態に対して電界集中
領域５を形成するためのマスクのパターンを変更するの
みでよく、その他は第３１実施形態と同様である。
製造方法に関しては、第３１実施形態に対して電界集中
領域５を形成するためのマスクのパターンを変更するの
みでよく、その他は第３１実施形態と同様である。
【０１４７】（第３６実施形態）図４９に、本発明の第
３６実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して、第５実
施形態に示した構成、すなわち電界集中領域５をなく
し、チャネル層４のうち第１、第２ゲート領域３、６の
間に挟まれる部分が他の部分より高濃度で構成されるよ
うにしたものである。このような構成とすれば、第３１
実施形態に示すＪ−ＦＥＴについて第５実施形態と同様
の効果を得ることができる。
３６実施形態における炭化珪素半導体装置の断面構成を
示す。本実施形態は、第３１実施形態に対して、第５実
施形態に示した構成、すなわち電界集中領域５をなく
し、チャネル層４のうち第１、第２ゲート領域３、６の
間に挟まれる部分が他の部分より高濃度で構成されるよ
うにしたものである。このような構成とすれば、第３１
実施形態に示すＪ−ＦＥＴについて第５実施形態と同様
の効果を得ることができる。
【０１４８】なお、この場合においても炭化珪素半導体
装置の製造方法に関しては、ほぼ第３１実施形態と同様
であるが、第３１実施形態で必要とされた電界集中領域
５を形成するための工程をなくすことができる。
装置の製造方法に関しては、ほぼ第３１実施形態と同様
であるが、第３１実施形態で必要とされた電界集中領域
５を形成するための工程をなくすことができる。
【０１４９】（他の実施形態）上記各実施形態では、第
１、第２ゲート領域３、６における電位をｎ+型ソース
領域７と同等にするシングルゲート構造の炭化珪素半導
体装置について説明したが、第１、第２ゲート領域３、
６の電位をｎ+型ソース領域７とは別に制御できるダブ
ルゲート構成の炭化珪素半導体装置としてもよい。
１、第２ゲート領域３、６における電位をｎ+型ソース
領域７と同等にするシングルゲート構造の炭化珪素半導
体装置について説明したが、第１、第２ゲート領域３、
６の電位をｎ+型ソース領域７とは別に制御できるダブ
ルゲート構成の炭化珪素半導体装置としてもよい。
【０１５０】また、ドリフト領域２の濃度とチャネル層
４の濃度とを独立に制御するようにすることも可能であ
る。このようにすれば、ノーマリオンとノーマリオフの
ＦＥＴの設計を容易に行なうことができる。
４の濃度とを独立に制御するようにすることも可能であ
る。このようにすれば、ノーマリオンとノーマリオフの
ＦＥＴの設計を容易に行なうことができる。
【０１５１】なお、上記実施形態では、ｎチャネル型の
炭化珪素半導体装置に関して説明したが、勿論、各構成
要素の導電型を逆にした炭化珪素半導体装置にも本発明
を適用することが可能である。
炭化珪素半導体装置に関して説明したが、勿論、各構成
要素の導電型を逆にした炭化珪素半導体装置にも本発明
を適用することが可能である。
【図１】本発明の第１実施形態における炭化珪素半導体
装置の断面構成を示す図である。
装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図４】図３に続く炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図５】図４に続く炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図６】図５に続く炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図７】図６に続く炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図８】図７に続く炭化珪素半導体装置の製造工程を示
す図である。
す図である。
【図９】本発明の第２実施形態における炭化珪素半導体
装置の断面構成を示す図である。
装置の断面構成を示す図である。
【図１０】本発明の第３実施形態における炭化珪素半導
体装置の断面構成を示す図である。
体装置の断面構成を示す図である。
【図１１】本発明の第４実施形態における炭化珪素半導
体装置の断面構成を示す図である。
体装置の断面構成を示す図である。
【図１２】本発明の第５実施形態における炭化珪素半導
体装置の断面構成を示す図である。
体装置の断面構成を示す図である。
【図１３】本発明の第６実施形態における炭化珪素半導
体装置の断面構成を示す図である。
体装置の断面構成を示す図である。
【図１４】本発明の第７実施形態における炭化珪素半導
体装置の断面構成を示す図である。
体装置の断面構成を示す図である。
【図１５】本発明の第８実施形態における炭化珪素半導
体装置の断面構成を示す図である。
体装置の断面構成を示す図である。
【図１６】本発明の第９実施形態における炭化珪素半導
体装置の断面構成を示す図である。
体装置の断面構成を示す図である。
【図１７】本発明の第１０実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図１８】本発明の第１１実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図１９】図１８に示す炭化珪素半導体装置の製造工程
を示す図である。
を示す図である。
【図２０】図１９に続く炭化珪素半導体装置の製造工程
を示す図である。
を示す図である。
【図２１】図２０に続く炭化珪素半導体装置の製造工程
を示す図である。
を示す図である。
【図２２】図２１に続く炭化珪素半導体装置の製造工程
を示す図である。
を示す図である。
【図２３】図２２に続く炭化珪素半導体装置の製造工程
を示す図である。
を示す図である。
【図２４】図２３に続く炭化珪素半導体装置の製造工程
を示す図である。
を示す図である。
【図２５】本発明の第１２実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図２６】本発明の第１３実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図２７】本発明の第１４実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図２８】本発明の第１５実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図２９】本発明の第１６実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３０】本発明の第１７実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３１】本発明の第１８実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３２】本発明の第１９実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３３】本発明の第２０実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３４】本発明の第２１実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３５】本発明の第２２実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３６】本発明の第２３実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３７】本発明の第２４実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３８】本発明の第２５実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図３９】本発明の第２６実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４０】本発明の第２７実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４１】本発明の第２８実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４２】本発明の第２９実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４３】本発明の第３０実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４４】本発明の第３１実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４５】本発明の第３２実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４６】本発明の第３３実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４７】本発明の第３４実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４８】本発明の第３５実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
【図４９】本発明の第３６実施形態における炭化珪素半
導体装置の断面構成を示す図である。
導体装置の断面構成を示す図である。
１…ｎ+型基板、２…ｎ-型エピ層、３…第１ゲート領
域、４…チャネル層、５…電界集中領域、６…第２ゲー
ト領域、７…ｎ+型ソース領域、８…第３ゲート領域、
９…凹部、１０…コンタクト領域、１１…ソース電極、
１２…ゲート電極、１４…ドレイン電極、３０…トレン
チ、３１…ｎ-型層、４１〜４３…第１〜第３ゲート電
極。
域、４…チャネル層、５…電界集中領域、６…第２ゲー
ト領域、７…ｎ+型ソース領域、８…第３ゲート領域、
９…凹部、１０…コンタクト領域、１１…ソース電極、
１２…ゲート電極、１４…ドレイン電極、３０…トレン
チ、３１…ｎ-型層、４１〜４３…第１〜第３ゲート電
極。
Claims (52)
- 【請求項１】 炭化珪素からなる第１導電型の半導体基
板（１）と、 前記半導体基板の主表面上に形成され、該半導体基板よ
りも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域をチャネルとすると、
前記半導体層の表層部において前記チャネルの両側に配
置されるように形成された第２導電型の第１ゲート領域
（３）と、 前記半導体層及び前記第１ゲート領域の上に形成された
第１導電型のチャネル層（４）と、 前記チャネル層内において、前記第１ゲート領域から離
間するように形成された第２導電型の第２ゲート領域
（６）と、 前記チャネル層に形成された第１導電型の高濃度領域
（５）と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
る部位に形成された第１導電型のソース領域（７）と、 前記チャネル層の上又は前記チャネル層の表層部におい
て、前記第２ゲート領域と対向する部位を含むように形
成された第２導電型の第３ゲート領域（８）と、 前記ソース領域および前記第１のゲート領域に電気的に
接続されたソース電極（１１）と、 前記第３ゲート領域に電気的に接続されたゲート電極
（１２）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
４）とを有してなることを特徴とする炭化珪素半導体装
置。 - 【請求項２】 前記第２ゲート領域は、前記ソース電極
に接続された構成となっていることを特徴とする請求項
１に記載の炭化珪素半導体装置。 - 【請求項３】 前記第１、第２ゲート領域とを電気的に
接続するように形成された第２導電型のコンタクト領域
（１０）を有し、前記コンタクト領域を介して前記第
１、第２ゲート領域が前記ソース電極に接続された構成
となっていることを特徴とする請求項１又は２に記載の
炭化珪素半導体装置。 - 【請求項４】 前記高濃度領域は、前記コンタクト領域
から離れるように形成されていることを特徴とする請求
項３に記載の炭化珪素半導体装置。 - 【請求項５】 前記チャネル層の表面から前記第２ゲー
ト領域に達する凹部（９）を有し、前記コンタクト領域
は前記凹部の底部から前記第１ゲート領域に向かって延
設された構成となっていることを特徴とする請求項３又
は４に記載の炭化珪素半導体装置。 - 【請求項６】 前記コンタクト領域が拡散されて形成さ
れた低濃度領域（１０ａ）が備えられており、該低濃度
領域を介して前記第２ゲート領域が前記コンタクト領域
と電気的に接続された構成となっていることを特徴とす
る請求項３乃至５のいずれか１つに記載の炭化珪素半導
体装置。 - 【請求項７】 前記低濃度領域に接するように前記高濃
度領域が形成されていることを特徴とする請求項６に記
載の炭化珪素半導体装置。 - 【請求項８】 前記第２ゲート領域はフローティング状
態とされていることを特徴とする請求項１に記載の炭化
珪素半導体装置。 - 【請求項９】 前記チャネル層には、前記第２ゲート領
域が形成された深さに達するトレンチ（３０）が形成さ
れており、 前記第３ゲート領域が前記トレンチ内において前記第２
ゲート領域から離間するように配置されていると共に、
該第３ゲート領域の表面上に前記ゲート電極が形成され
た構成となっていることを特徴とする請求項１乃至８の
いずれか１つに記載の炭化珪素半導体装置。 - 【請求項１０】 前記高濃度領域は、前記チャネル層の
うち前記トレンチの底部に位置する部位に形成されてい
ることを特徴とする請求項９に記載の炭化珪素半導体装
置。 - 【請求項１１】 炭化珪素からなる第１導電型の半導体
基板（１）と、 前記半導体基板の主表面上に形成され、該半導体基板よ
りも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域をチャネルとすると、
前記半導体層の表層部において前記チャネルの両側に配
置されるように形成された第２導電型の第１ゲート領域
（３）と、 前記半導体層及び前記第１ゲート領域の上に形成された
第１導電型のチャネル層（４）と、 前記チャネル層のうち、前記チャネルの両側における前
記第１ゲート領域の上に位置する部位に形成された第２
導電型の第２ゲート領域（６）と、 前記チャネル層に形成された第１導電型の高濃度領域
（５）と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
る部位に形成された第１導電型のソース領域（７）と、 前記チャネル層の上又は前記チャネル層の表層部におい
て、前記第２ゲート領域と対向する部位を含むように形
成された第２導電型の第３ゲート領域（８）と、 前記ソース領域に電気的に接続されたソース電極（１
１）と、 前記第１ゲート領域に電気的に接続された第１の電極
（４１）と、 第２ゲート領域に電気的に接続された第２の電極（４
２）と、 前記第３ゲート領域に電気的に接続された第３の電極
（４３）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
４）とを有してなることを特徴とする炭化珪素半導体装
置。 - 【請求項１２】 前記第１の電極は、前記ソース電極に
接続された構成となっていることを特徴とする請求項１
１に記載の炭化珪素半導体装置。 - 【請求項１３】 前記第２の電極と前記第３の電極とが
電気的に接続されており、前記第２ゲート領域の電位が
前記第３ゲート領域の電位と共に制御されるように構成
されていることを特徴とする請求項１１又は１２に記載
の炭化珪素半導体装置。 - 【請求項１４】 前記チャネル層の表面から前記第１ゲ
ート領域に向かって形成された凹部（９）を有し、前記
凹部を通じて前記第１ゲート領域と前記ソース電極とが
電気的に接続された構成となっていることを特徴とする
請求項１１乃至１３のいずれか１つに記載の炭化珪素半
導体装置。 - 【請求項１５】 前記凹部の底面から形成され、前記第
１ゲート領域に接するコンタクト領域（１０）を有し、
前記コンタクト領域を介して前記第１ゲート領域が前記
ソース領域と接続されるように構成されていることを特
徴とする請求項１４に記載の炭化珪素半導体装置。 - 【請求項１６】 前記チャネル層には、前記第２ゲート
領域が形成された深さに達するトレンチ（３０）が形成
されており、 前記第３ゲート領域が前記トレンチ内において前記第２
ゲート領域から離間するように配置されていると共に、
該第３ゲート領域の表面上に前記第３の電極が形成され
た構成となっていることを特徴とする請求項１１乃至１
５のいずれか１つに記載の炭化珪素半導体装置。 - 【請求項１７】 前記高濃度領域は、前記チャネル層の
うち前記トレンチの底部に位置する部位に形成されてい
ることを特徴とする請求項１６に記載の炭化珪素半導体
装置。 - 【請求項１８】 炭化珪素からなる第１導電型の半導体
基板（１）と、 前記半導体基板の主表面上に形成され、該半導体基板よ
りも高抵抗な炭化珪素よりなる第１導電型の半導体層
（２）と、 前記半導体層の表層部の所定領域を第１のチャネルとす
ると、前記半導体層の表層部において前記第１のチャネ
ルの両側に配置されるように形成された第２導電型の第
１ゲート領域（３）と、 前記半導体層及び前記第１ゲート領域の上に形成された
第１導電型のチャネル層（４）と、 前記チャネル層内の所定領域を第２のチャネルとする
と、前記チャネル層内において前記第２のチャネルの両
側に配置され、前記第１ゲート領域から離間するように
形成された第２導電型の第２ゲート領域（６）と、 前記チャネル層に形成された第１導電型の高濃度領域
（５）と、 前記チャネル層の上又は前記チャネル層の表層部におい
て、前記第１ゲート領域の上に位置する部位に形成され
た第１導電型のソース領域（７）と、 前記ソース領域に電気的に接続されたソース電極（１
１）と、 前記第１ゲート領域に電気的に接続されると共に、前記
ソース電極と電気的に接続された第１の電極（４１）
と、 前記第２ゲート領域に電気的に接続された第２の電極
（４２）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
４）とを有してなることを特徴とする炭化珪素半導体装
置。 - 【請求項１９】 前記チャネル層の表面から前記第１ゲ
ート領域に向かって形成された凹部（９）を有し、前記
凹部を通じて前記第１ゲート領域と前記ソース電極とが
電気的に接続された構成となっていることを特徴とする
請求項１８に記載の炭化珪素半導体装置。 - 【請求項２０】 前記凹部の底面から形成され、前記第
１ゲート領域に接するコンタクト領域（１０）を有し、
前記コンタクト領域を介して前記第１ゲート領域が前記
ソース領域と接続されるように構成されていることを特
徴とする請求項１９に記載の炭化珪素半導体装置。 - 【請求項２１】 前記高濃度領域は、前記チャネル層の
うち、前記第１ゲート領域と前記第２ゲート領域との間
に形成されていることを特徴とする請求項１乃至２０の
いずれか１つに記載の炭化珪素半導体装置。 - 【請求項２２】 前記高濃度領域は、前記半導体層のチ
ャネルとなる部位の上に形成されていることを特徴とす
る請求項請求項１乃至２１のいずれか１つに記載の炭化
珪素半導体装置。 - 【請求項２３】 前記高濃度領域は、前記チャネル層の
うち前記第１ゲート領域と前記第２ゲート領域との間に
位置する部位を、前記チャネル層のうち前記第２ゲート
領域と前記第３ゲート領域との間に位置する部位よりも
高濃度に構成することで形成されていることを特徴とす
る請求項１乃至２０のいずれか１つに記載の炭化珪素半
導体装置。 - 【請求項２４】 前記高濃度領域は、前記チャネル層の
うち前記第２ゲート領域に挟まれた部位に形成されてい
ることを特徴とする請求項１乃至２２のいずれか１つに
記載の炭化珪素半導体装置。 - 【請求項２５】 前記高濃度領域はセル部全面に形成さ
れており、前記第１ゲート領域は前記セル部の外側にお
いて前記ソース電極と電気的に接続されていることを特
徴とする請求項１乃至３、１１乃至１４、１８、１９の
いずれか１つに記載の炭化珪素半導体装置。 - 【請求項２６】 前記第２ゲート領域は、前記チャネル
層のうち、前記チャネルの両側における前記第１ゲート
領域の上に位置する部位に形成されていることを特徴と
する請求項１乃至２５のいずれか１つに記載の炭化珪素
半導体装置。 - 【請求項２７】 前記第２ゲート領域は、前記第１ゲー
ト領域によって形成されるチャネルの上を含むように形
成されていることを特徴とする請求項１乃至２５のいず
れか１つに記載の炭化珪素半導体装置。 - 【請求項２８】 前記半導体層の濃度と前記チャネル層
の濃度とが独立して制御されていることを特徴とする請
求項１乃至２７のいずれか１つに記載の炭化珪素半導体
装置。 - 【請求項２９】 炭化珪素からなる第１導電型の半導体
基板（１）の主表面上に、この半導体基板よりも高抵抗
な炭化珪素よりなる第１導電型の半導体層（２）を形成
する工程と、 前記半導体層の表層部の所定領域をチャネルとすると、
前記半導体層の表層部において前記チャネルの両側に配
置されるように第２導電型の第１ゲート領域（３）を形
成する工程と、 前記半導体層及び前記第１ゲート領域の上に第１導電型
のチャネル層（４）を形成する工程と、 前記チャネル層内において、前記第１ゲート領域から離
間するように第２導電型の第２ゲート領域（６）を形成
する工程と、 前記チャネル層に第１導電型の高濃度領域（５）を形成
する工程と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
る部位に、第１導電型のソース領域（７）を形成する工
程と、 前記チャネル層の上又は前記チャネル層の表層部におい
て、前記第２ゲート領域と対向する部位を含むように、
第２導電型の第３ゲート領域（８）を形成する工程と、 前記ソース領域に電気的に接続されるソース電極（１
１）、前記第３ゲート領域に電気的に接続されるゲート
電極（１２）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１４）を形成
する工程とを有してなることを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項３０】 前記第１、第２ゲート領域とを電気的
に接続するように第２導電型のコンタクト領域（１０）
を形成する工程を有し、 前記コンタクト領域を介して前記第１、第２ゲート領域
を前記ソース電極に接続させることを特徴とする請求項
２９に記載の炭化珪素半導体装置の製造方法。 - 【請求項３１】 前記高濃度領域を形成する工程では、
前記コンタクト領域から離れるように前記高濃度領域を
形成することを特徴とする請求項３０に記載の炭化珪素
半導体装置の製造方法。 - 【請求項３２】 前記チャネル層の表面から前記第２ゲ
ート領域に達する凹部（９）を形成する工程を有し、 前記コンタクト領域を形成する工程では、前記凹部の底
部から前記第１ゲート領域に向かって前記コンタクト領
域を延設することを特徴とする請求項３１に記載の炭化
珪素半導体装置の製造方法。 - 【請求項３３】 前記コンタクト領域を形成する工程
は、前記コンタクト領域を拡散させることにより該コン
タクト領域の周囲に低濃度領域（１０ａ）を形成する工
程を有し、 前記低濃度領域が前記第２ゲート領域と接することで、
前記コンタクト領域と前記第２ゲート領域とが電気的に
接続されるようにすることを特徴とする請求項２９乃至
３１のいずれか１つに記載の炭化珪素半導体装置の製造
方法。 - 【請求項３４】 前記低濃度領域を形成する工程では、
前記低濃度領域が前記高濃度領域と接するようにするこ
とを特徴とする請求項３３に記載の炭化珪素半導体装置
の製造方法。 - 【請求項３５】 前記第２ゲート領域を形成する工程
と、前記高濃度領域を形成する工程は、同一マスク（２
１）を用いて行なうことを特徴とする請求項３３又は３
４に記載の炭化珪素半導体装置の製造方法。 - 【請求項３６】 前記チャネル層に対して前記第２ゲー
ト領域が形成された深さに達するトレンチ（３０）を形
成する工程を有し、 前記第３ゲート領域を形成する工程では、前記トレンチ
内に前記第３ゲート領域を形成することを特徴とする請
求項２９乃至３５のいずれか１つに記載の炭化珪素半導
体装置の製造方法。 - 【請求項３７】 前記高濃度領域を形成する工程では、
前記トレンチを形成したのち、前記トレンチの底部に位
置する部位に第１導電型不純物のイオン注入を行なうこ
とで前記高濃度領域を形成することを特徴とする請求項
３６に記載の炭化珪素半導体装置の製造方法。 - 【請求項３８】 炭化珪素からなる第１導電型の半導体
基板（１）の主表面上に、この半導体基板よりも高抵抗
な炭化珪素よりなる第１導電型の半導体層（２）を形成
する工程と、 前記半導体層の表層部の所定領域をチャネルとすると、
前記半導体層の表層部において前記チャネルの両側に配
置されるように第２導電型の第１ゲート領域（３）を形
成する工程と、 前記半導体層及び前記第１ゲート領域の上に第１導電型
のチャネル層（４）を形成する工程と、 前記チャネル層において、前記第１ゲート領域から離間
するように第２導電型の第２ゲート領域（６）を形成す
る工程と、 前記チャネル層に第１導電型の高濃度領域（５）を形成
する工程と、 前記チャネル層のうち前記第１ゲート領域の上に位置す
る部位に、第１導電型のソース領域（７）を形成する工
程と、 前記チャネル層の上又は前記チャネル層の表層部におい
て、前記第２ゲート領域と対向する部位を含むように、
第２導電型の第３ゲート領域（８）を形成する工程と、 前記ソース領域に電気的に接続されるソース電極（１
１）、前記第１ゲート領域に電気的に接続される第１の
電極（４１）、前記第２ゲート領域に電気的に接続され
る第２の電極（４２）、前記第３のゲート領域に電気的
に接続される第３の電極（４３）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１４）を形成
する工程とを有してなることを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項３９】 前記第２の電極と前記第３の電極とを
電気的に接続し、前記第１の電極と前記ソース電極とを
電気的に接続することを特徴とする請求項３８に記載の
炭化珪素半導体装置の製造方法。 - 【請求項４０】 前記チャネル層の表面から前記第１ゲ
ート領域に向けて凹部（９）を形成する工程を有し、 前記凹部を通じて前記第１の電極を前記第１ゲート領域
に電気的に接続することを特徴とする請求項３８又は３
９に記載の炭化珪素半導体装置の製造方法。 - 【請求項４１】 前記凹部の底面から前記第１ゲート領
域に達するコンタクト領域（１０）を形成する工程を有
し、 前記コンタクト領域を介して前記第１電極を前記第１ゲ
ート領域に電気的に接続することを特徴とする請求項４
０に記載の炭化珪素半導体装置の製造方法。 - 【請求項４２】 前記チャネル層に対して前記第２ゲー
ト領域が形成された深さに達するトレンチ（３０）を形
成する工程を有し、 前記第３ゲート領域を形成する工程では、前記トレンチ
内に前記第３ゲート領域を形成することを特徴とする請
求項３８乃至４１のいずれか１つに記載の炭化珪素半導
体装置の製造方法。 - 【請求項４３】 前記高濃度領域を形成する工程では、
前記トレンチを形成したのち、前記トレンチの底部に位
置する部位に第１導電型不純物のイオン注入を行なうこ
とで前記高濃度領域を形成することを特徴とする請求項
４２に記載の炭化珪素半導体装置の製造方法。 - 【請求項４４】 炭化珪素からなる第１導電型の半導体
基板（１）の主表面上に、この半導体基板よりも高抵抗
な炭化珪素よりなる第１導電型の半導体層（２）を形成
する工程と、 前記半導体層の表層部の所定領域を第１のチャネルとす
ると、前記半導体層の表層部において前記第１のチャネ
ルの両側に配置されるように第２導電型の第１ゲート領
域（３）を形成する工程と、 前記半導体層及び前記第１ゲート領域の上に第１導電型
のチャネル層（４）を形成する工程と、 前記チャネル層内の所定領域を第２のチャネルとする
と、前記チャネル層内において前記第２のチャネルの両
側に、前記第１ゲート領域から離間するように第２導電
型の第２ゲート領域（６）を形成する工程と、 前記チャネル層に第１導電型の高濃度領域（５）を形成
する工程と、 前記チャネル層の上又は前記チャネル層の表層部におい
て、前記第１ゲート領域の上に位置する部位に第１導電
型のソース領域（７）を形成する工程と、 前記ソース領域に電気的に接続されるソース電極（１
１）、前記第１ゲート領域に電気的に接続されると共
に、前記ソース電極と電気的に接続される第１の電極
（４１）、前記第２ゲート領域に電気的に接続される第
２の電極（４２）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１４）を形成
する工程とを有してなることを特徴とする炭化珪素半導
体装置の製造方法。 - 【請求項４５】 前記チャネル層の表面から前記第１ゲ
ート領域に向けて凹部（９）を形成する工程を有し、 前記凹部を通じて前記第１の電極を前記第１ゲート領域
に電気的に接続することを特徴とする請求項４４に記載
の炭化珪素半導体装置の製造方法。 - 【請求項４６】 前記凹部の底面から前記第１ゲート領
域に達するコンタクト領域（１０）を形成する工程を有
し、 前記コンタクト領域を介して前記第１の電極を前記第１
のゲート領域に電気的に接続することを特徴とする請求
項４５に記載の炭化珪素半導体装置の製造方法。 - 【請求項４７】 前記高濃度領域を形成する工程では、
前記チャネル層のうち、前記第１ゲート領域と前記第２
ゲート領域との間に前記高濃度領域を形成することを特
徴とする請求項２９乃至４６のいずれか１つに記載の炭
化珪素半導体装置の製造方法。 - 【請求項４８】 前記高濃度領域を形成する工程では、
前記半導体層のチャネルとなる部位の上に前記高濃度領
域を形成することを特徴とする請求項２８乃至４７のい
ずれか１つに記載の炭化珪素半導体装置の製造方法。 - 【請求項４９】 前記高濃度領域を形成する工程では、
前記チャネル層のうち前記第１ゲート領域と前記第２ゲ
ート領域との間に位置する部位を、前記チャネル層のう
ち前記第２ゲート領域と前記第３ゲート領域との間に位
置する部位よりも高濃度に構成することで前記高濃度領
域を形成することを特徴とする請求項２９乃至４６のい
ずれか１つに記載の炭化珪素半導体装置の製造方法。 - 【請求項５０】 前記高濃度領域を形成する工程では、
前記チャネル層のうち前記第２ゲート領域に挟まれた部
位に前記高濃度領域を形成することを特徴とする請求項
２９乃至４８のいずれか１つに記載の炭化珪素半導体装
置。 - 【請求項５１】 前記第２ゲート領域を形成する工程で
は、前記チャネル層のうち、前記チャネルの両側におけ
る前記第１ゲート領域の上に位置する部位に前記第２ゲ
ート領域を形成することを特徴とする請求項２９乃至５
０のいずれか１つに記載の炭化珪素半導体装置の製造方
法。 - 【請求項５２】 前記第２ゲート領域を形成する工程で
は、前記第１ゲート領域によって形成されるチャネルの
上を含むように前記第２ゲート領域を形成することを特
徴とする請求項２９乃至５０のいずれか１つに記載の炭
化珪素半導体装置の製造方法。
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