DE102004006537B4 - Durch ein Siliziumkarbidsubstrat gebildete Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Halbleitervorrichtung, die aufweist: einen ersten d ein Gate (G1) enthält und in einem Siliziumkarbidsubstrat (10) angeordnet ist, und einen zweiten Feldeffekttransistor (21), der einen Drain (D2) und ein Gate (G2) enthält und im Siliziumkarbidsubstrat (10) angeordnet ist, wobei der Drain (D2) des zweiten Feldeffekttransistors (21) mit der Source (S1) des ersten Feldeffekttransistors (20) verbunden ist, wobei das Gate (G2) des zweiten Feldeffekttransistors (21) mit dem Gate (G1) des ersten Feldeffekttransistors (20) verbunden ist, wobei das Siliziumkarbidsubstrat (10) enthält: eine erste Schicht (1) aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotie, die leicht mit der ersten Verunreinigung dotiert ist, und eine dritte Schicht (3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiert ist, wobei die zweite Schicht (2) auf der ersten Schicht (1) angeordnet...

Description

  • Die vorliegende Erfindung betrifft eine durch ein Siliziumkarbidsubstrat gebildete Halbleitervorrichtung und ein Verfahren zur Herstellung derselben.
  • Es ist ein Metalloxid-Halbleiterfeldeffekttransistor (d. h. MOSFET), der durch ein Siliziumkarbidsubstrat (d. h. SiC-Substrat) gebildet wird, bekannt. Es ist notwendig, daß der MOSFET in einem Normal-Aus-Betrieb arbeitet. Hier bedeutet der Normal-Aus-Betrieb, daß kein Strom im MOSFET fließt, wenn die Gatespannung Null beträgt. Der aus dem SiC-Substrat (z. B. 4H-SiC) ausgebildete MOSFET besitzt eine geringere Beweglichkeit und eine geringere Zuverlässigkeit, so daß der MOSFET eine schlechte Leistungsfähigkeit besitzt.
  • Andererseits ist zum Beispiel in der US-Patentschrift US 5 396 085 A ein durch ein SiC-Substrat gebildeter Sperrschicht-Feldeffekttransistor (d. h. JFET) beschrieben. Dieser JFET wird durch das SiC-Substrat ausgebildet und arbeitet in einem Normal-Ein-Betrieb. Hier bedeutet der Normal-Ein-Betrieb, daß ein vorbestimmter Strom im JFET fließt, wenn die Gatespannung Null beträgt. Der JFET besitzt eine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstand. Außerdem ist in der obigen Patentschrift eine Halbleitervorrichtung beschrieben, die aus dem JFET und einem MOSFET zusammengesetzt ist. Der JFET ist ein Transistor vom Typ Normal-Ein-Betrieb und aus einem SiC-Substrat ausgebildet, und der MOSFET besitzt eine niedrige Spannungsfestigkeit und ist aus einem Siliziumsubstrat (d. h. Si) ausgebildet, so daß die Vorrichtung insgesamt in einem Normal-Aus-Betrieb arbeitet. Im Speziellen besitzt der MOSFET (d. h. Si-MOSFET) bei einer vergleichsweise niedrigen Drainspannung (d. h. eine niedrige Sperrspannung) eine hohe Spannungsfestigkeit. Der JFET (SiC-JFET) besitzt bei einer vergleichsweise hohen Drainspannung (d. h. eine hohe Sperrspannung) durch Ausdehnung einer Verarmungsschicht im SiC-JFET eine hohe Spannungsfestigkeit.
  • Die obige Vorrichtung besteht jedoch aus zwei Transistoren, wobei einer aus einem Si-Substrat und der andere aus einem SiC-Substrat ausgebildet ist. Dementsprechend benötigt die Vorrichtung zwei Chips, d. h. einen Si-Chip und einen SiC-Chip. Daher werden ein Gehäuse, die die Vorrichtung unterbringt, die Leitungsverluste einer Verdrahtung in der Vorrichtung groß. Da außerdem die Vorrichtung den Si-MOSFET enthält, funktioniert die Vorrichtung nicht bei hohen Temperaturen wie zum Beispiel bei einer Temperatur von mehr als 220°C.
  • In der japanischen ungeprüften Patentoffenlegungsschrift JP 2003-31591 A (d. h. US-Patentschrift US 6 576 929 B2 ) ist eine andere Vorrichtung beschrieben. Diese Vorrichtung besteht aus zwei vertikalen JFETs, die in demselben Substrat aus SiC kombiniert und integriert sind. Ein JFET arbeitet in einem Normal-Ein-Betrieb und der andere JFET in einem Normal-Aus-Betrieb, so daß die Vorrichtung insgesamt in einem Normal-Aus-Betrieb arbeitet. Die Vorrichtung besitzt jedoch einen komplizierten Aufbau, so daß die Herstellungskosten der Vorrichtung groß sind. Außerdem ist die Herstellungstoleranz der Vorrichtung groß.
  • Die WO 2002/097888 A1 offenbart eine Halbleitervorrichtung, die aufweist: einen ersten Feldeffekttransistor, der eine Source und ein Gate enthält und in einem Siliziumkarbidsubstrat angeordnet ist, und einen zweiten Feldeffekttransistor der einen Drain und ein Gate enthält und im Siliziumkarbidsubstrat angeordnet ist, wobei der Drain des zweiten Feldeffekttransistors mit der Source des ersten Feldeffekttransistors verbunden ist. Das Gate des ersten Feldeffekttransistors und das Gate des zweiten Feldeffekttransistors werden abwechselnd eingeschaltet, wobei dieses über ein einziges Steuersignal bei einem C-MOS erfolgen kann.
  • Die US 2002/0167011 A1 beschreibt eine Siliziumkarbidhalbleitervorrichtung, die aufweist: einen ersten Feldeffekttransistor, der eine Source und ein Gate enthält und in einem Siliziumkarbidsubstrat angeordnet ist, und einen zweiten Feldeffekttransistor, der einen Drain und eine Source enthält und in dem Siliziumkarbidsubstrat angeordnet ist, wobei der Drain des zweiten Feldeffekttransistors mit der Source des ersten Feldeffekttransistors verbunden ist und wobei die Source des zweiten Feldeffekttransistors mit dem Gate des ersten Feldeffekttransistors verbunden ist.
  • Die JP 2002-076020 A beschreibt eine Siliziumkarbidhalbleitervorrichtung, bei der ein erster JFET, der in einem Normal-Aus-Betrieb arbeitet, und ein zweiter JFET, der in einem Normal-Ein-Betrieb arbeitet, kombiniert sind. Die Sourceelektrode des ersten JFET ist mit der Gateelektrode des zweiten JFET verbunden, und die Drainelektrode des ersten JFET ist mit der Sourceelektrode des zweiten JFET verbunden.
  • Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung, die ein SiC-Substrat aufweist, und ein Verfahren zur Herstellung derselben anzugeben, wobei die Vorrichtung ein hohe Leistungsfähigkeit besitzt und mit geringen Kosten hergestellt wird.
  • Diese Aufgabe wird mit den Merkmalen gemäß der unabhängigen Ansprüche gelöst. Abhängige Ansprüche sind auf bevorzugte Ausführungsformen gerichtet.
  • Eine Halbleitervorrichtung enthält einen ersten Feldeffekttransistor, der eine Source und ein Gate enthält und in einem Siliziumkarbidsubstrat angeordnet ist, und einen zweiten Feldeffekttransistor, der einen Drain und ein Gate enthält und im Substrat angeordnet ist. Der Drain des zweiten Feldeffekttransistors ist mit der Source des ersten Feldeffekttransistors verbunden. Das Gate des zweiten Feldeffekttransistors ist mit dem Gate des ersten Feldeffekttransistors verbunden.
  • Die obige Vorrichtung wird durch einen einzigen Chip ausgebildet, d. h. demselben Siliziumkarbidsubstrat. Dementsprechend kann ein Gehäuse zur Unterbringung der Vorrichtung verkleinert und die Leitungsverluste der Verdrahtung in der Vorrichtung verringert werden. Da außerdem die Vorrichtung durch das Siliziumkarbidsubstrat ausgebildet ist, kann die Vorrichtung bei hohen Temperaturen zufriedenstellend arbeiten.
  • Da die Vorrichtung außerdem aus dem lateralen Feldeffekttransistor und dem Sperrschicht-Feldeffekttransistor zusammengesetzt ist, besitzt sie einen einfachen Aufbau. Daher sind die Herstellungskosten der Vorrichtung vergleichsweise gering. Außerdem ist die Herstellungstoleranz der Vorrichtung gering und die Vorrichtung zeigt eine hohe Leistungsfähigkeit.
  • Außerdem steuert der bei einer niedrigen Spannung arbeitende laterale Feldeffekttransistor den Sperrschicht-Feldeffekttransistor, der eine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstand besitzt. Somit besitzt die Vorrichtung insgesamt eine hohe Spannungsfestigkeit und kann leicht gesteuert werden, so daß die Vorrichtung eine hohe Leistungsfähigkeit besitzt.
  • Das Siliziumkarbidsubstrat enthält eine erste Schicht aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotiert ist, eine zweite Schicht aus Siliziumkarbid, die leicht mit der ersten Verunreinigung dotiert ist, und eine dritte Schicht aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiert ist. Die zweite Schicht ist auf der ersten Schicht angeordnet, und die dritte Schicht ist auf der zweiten Schicht angeordnet. Das Siliziumkarbidsubstrat enthält weiterhin: einen ersten Verunreinigungsdiffusionsbereich, der stark mit der ersten Verunreinigung dotiert ist, und einen zweiten Verunreinigungsdiffusionsbereich, der stark mit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiert ist. Der zweite Verunreinigungsdiffusionsbereich ist in der zweiten Schicht in der Nähe einer Grenze zwischen der zweiten Schicht und der dritten Schicht angeordnet und deckt einen vorbestimmten Bereich der Grenze ab. Die dritte Schicht besitzt erste, zweite und dritte Oberflächenabschnitte, und der erste Verunreinigungsdiffusionsbereich ist in jedem der ersten, zweiten und dritten Oberflächenabschnitte der dritten Schicht angeordnet. Der erste Feldeffekttransistor ist ein vertikaler Sperrschicht-Feldeffekttransistor mit der Source, dem Gate, einem Drain und einem Kanal. Die Source des ersten Feldeffekttransistors ist der im ersten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, der Drain des ersten Feldeffekttransistors ist die erste Schicht, das Gate des ersten Feldeffekttransistors ist der zweite Verunreinigungsdiffusionsbereich und der Kanal des ersten Feldeffekttransistors ist ein Teil der zweiten Schicht in der Nähe der Grenze zwischen der zweiten Schicht und der dritten Schicht, wobei der Teil der zweiten Schicht nicht von dem zweiten Verunreinigungsdiffusionsbereich bedeckt ist. Der zweite Feldeffekttransistor ist ein lateraler Sperrschicht-Feldeffekttransistor mit einer Source, dem Gate, dem Drain und einem Kanal. Die Source des zweiten Feldeffekttransistors ist der in dem zweiten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, der Drain des zweiten Feldeffekttransistors ist der in dem dritten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, das Gate des zweiten Feldeffekttransistors ist der zweite Verunreinigungsdiffusionsbereich und der Kanal des zweiten Feldeffekttransistors ist die dritte Schicht. Der zweite Oberflächenabschnitt ist vom dritten Oberflächenabschnitt getrennt.
  • Vorzugsweise enthält die Vorrichtung außerdem eine in der dritten Schicht angeordnete Abtrennung, die den zweiten Verunreinigungsdiffusionsbereich erreicht. Die Abtrennung trennt die dritte Schicht in einen ersten Teil und einen zweiten Teil. Die Source des ersten Feldeffekttransistors ist in dem ersten Teil angeordnet, und der zweite Feldeffekttransistor ist in dem zweiten Teil angeordnet. In diesem Fall verhindert die Abtrennung eine gegenseitige Beeinflussung zwischen dem Sperrschicht-Feldeffekttransistor und dem lateralen Feldeffekttransistor.
  • Weiter vorzugsweise bedeckt der zweite Verunreinigungsdiffusionsbereich den Bereich der Grenze zwischen der zweiten Schicht und der dritten Schicht mit der Ausnahme des Kanals des ersten Feldeffekttransistors. Der zweite Verunreinigungsdiffusionsbereich trennt den zweiten Teil und die zweite Schicht. In diesem Fall wird ein in dem Sperrschicht-Feldeffekttransistor erzeugtes Rauschen daran gehindert, in den zweiten Teil einzudringen, so daß der im zweiten Teil angeordnete laterale Feldeffekttransistor vor diesem Rauschen geschützt ist.
  • Außerdem enthält eine Halbleitervorrichtung einen ersten Feldeffekttransistor, der eine Source und ein Gate enthält und in einem Siliziumkarbidsubstrat angeordnet ist, und einen zweiten Feldeffekttransistor, der einen Drain und eine Source enthält und im Substrat angeordnet ist. Der Drain des zweiten Feldeffekttransistors ist mit der Source des ersten Feldeffekttransistors verbunden. Die Source des zweiten Feldeffekttransistors ist mit dem Gate des ersten Feldeffekttransistors verbunden.
  • In der obigen Vorrichtung können ein Gehäuse zur Unterbringung der Vorrichtung verkleinert und die Leitungsverluste einer Verdrahtung in der Vorrichtung verringert werden. Die Vorrichtung kann bei hohen Temperaturen zufriedenstellend arbeiten. Außerdem besitzt die Vorrichtung einen einfachen Aufbau, so daß die Herstellungskosten der Vorrichtung vergleichsweise gering sind. Außerdem ist die Herstellungstoleranz der Vorrichtung klein, und die Vorrichtung besitzt eine hohe Leistungsfähigkeit. Außerdem besitzt die Vorrichtung eine hohe Spannungsfestigkeit und kann leicht gesteuert werden, so daß die Vorrichtung eine hohe Leistungsfähigkeit besitzt.
  • Das Siliziumkarbidsubstrat enthält eine erste Schicht aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotiert ist, eine zweite Schicht aus Siliziumkarbid, die leicht mit der ersten Verunreinigung dotiert ist, und eine dritte Schicht aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiert ist. Die zweite Schicht ist auf der ersten Schicht angeordnet, und die dritte Schicht ist auf der zweiten Schicht angeordnet. Das Siliziumkarbidsubstrat enthält außerdem einen ersten Verunreinigungsdiffusionsbereich, der stark mit der ersten Verunreinigung dotiert ist, und einen zweiten Verunreinigungsdiffusionsbereich, der stark mit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiert ist. Der zweite Verunreinigungsbereich ist in der zweiten Schicht in der Nähe einer Grenze zwischen der zweiten Schicht und der dritten Schicht angeordnet und bedeckt einen vorbestimmten Bereich der Grenze. Die dritte Schicht besitzt erste, zweite und dritte Oberflächenabschnitte, und der erste Verunreinigungsdiffusionsbereich ist in jedem der ersten, zweiten und dritten Oberflächenabschnitte der dritten Schicht angeordnet. Der erste Feldeffekttransistor ist ein vertikaler Sperrschicht-Feldeffekttransistor mit der Source, dem Gate, einem Drain und einem Kanal. Die Source des ersten Feldeffekttransistors ist der in dem ersten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, der Drain des ersten Feldeffekttransistors ist die erste Schicht, das Gate des ersten Feldeffekttransistors ist der zweite Verunreinigungsdiffusionsbereich und der Kanal des ersten Feldeffekttransistors ist ein Teil der zweiten Schicht in der Nähe der Grenze zwischen der zweiten Schicht und der dritten Schicht, wobei der Teil der zweiten Schicht nicht vom zweiten Verunreinigungsdiffusionsbereich bedeckt ist. Der zweite Feldeffekttransistor ist ein lateraler Anreicherungs-Feldeffekttransistor mit der Source, einem Gate, dem Drain und einem Kanal. Die Source des zweiten Feldeffekttransistors ist der in dem zweiten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, der Drain des zweiten Feldeffekttransistors ist der im dritten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, das Gate des zweiten Feldeffekttransistors ist durch eine Elektrode ausgebildet, die auf der dritten Schicht durch einen Isolierfilm und zwischen den zweiten und dritten Oberflächenabschnitten angeordnet ist, und der Kanal des zweiten Feldeffekttransistors ist die dritte Schicht. Der zweite Oberflächenabschnitt ist vom dritten Oberflächenabschnitt getrennt.
  • Gemäß einer anderen Ausführungsform enthält das Siliziumkarbidsubstrat eine erste Schicht aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotiert ist, eine zweite Schicht aus Siliziumkarbid, die leicht mit der ersten Verunreinigung dotiert ist, und eine dritte Schicht, die mäßig mit der ersten Verunreinigung dotiert ist. Die zweite Schicht ist auf der ersten Schicht angeordnet, und die dritte Schicht ist auf der zweiten Schicht angeordnet. Das Substrat enthält weiterhin einen ersten Verunreinigungsdiffusionsbereich, der stark mit der ersten Verunreinigung des ersten Leitungstyps dotiert ist, einen zweiten Verunreinigungsdiffusionsbereich, der stark mit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiert ist, und einen dritten Verunreinigungsdiffusionsbereich, der mäßig mit der zweiten Verunreinigung dotiert ist. Der zweite Verunreinigungsdiffusionsbereich ist in der zweiten Schicht in der Nähe einer Grenze zwischen der zweiten Schicht und der dritten Schicht angeordnet und bedeckt einen vorbestimmten Bereich der Grenze. Die dritte Schicht besitzt erste, zweite und dritte Oberflächenabschnitte, und der dritte Verunreinigungsdiffusionsbereich ist in einem vierten Oberflächenabschnitt der dritten Schicht angeordnet. Der erste Verunreinigungsdiffusionsbereich ist in jedem der ersten, zweiten, und dritten Oberflächenabschnitte der dritten Schicht angeordnet. Der erste Feldeffekttransistor ist ein vertikaler Sperrschicht-Feldeffekttransistor mit der Source, dem Gate, einem Drain und einem Kanal. Die Source des ersten Feldeffekttransistors ist der in dem ersten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, der Drain des ersten Feldeffekttransistors ist die erste Schicht, das Gate des ersten Feldeffekttransistors ist der zweite Verunreinigungsdiffusionsbereich und der Kanal des ersten Feldeffekttransistors ist ein Teil der zweiten Schicht in der Nähe der Grenze zwischen der zweiten Schicht und der dritten Schicht, wobei der Teil der zweiten Schicht nicht vom zweiten Verunreinigungsdiffusionsbereich bedeckt ist. Der zweite Feldeffekttransistor ist ein lateraler Feldeffekttransistor für einen Betrieb im Inversionsmodus mit der Source, einem Gate, dem Drain und einem Kanal. Die Source des zweiten Feldeffekttransistors ist der im zweiten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, der Drain des zweiten Feldeffekttransistors ist der im dritten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich, das Gate des zweiten Feldeffekttransistors ist durch eine Elektrode ausgebildet, die auf dem dritten Verunreinigungsdiffusionsbereich durch einen Isolierfilm und zwischen dem zweiten und dritten Oberflächenabschnitt angeordnet ist, und der Kanal des zweiten Feldeffekttransistors ist der dritte Verunreinigungsdiffusionsbereich. Der zweite Oberflächenabschnitt ist vom dritten Oberflächenabschnitt getrennt, und der zweite und dritte Oberflächenabschnitt kontaktiert den dritten Verunreinigungsdiffusionsbereich.
  • Außerdem wird ein Verfahren zur Herstellung einer Halbleitervorrichtung angegeben. Die Halbleitervorrichtung enthält einen lateralen Feldeffekttransistor und einen vertikalen Sperrschicht-Feldeffekttransistor, die in einem Siliziumkarbidsubstrat integriert sind. Das Verfahren enthält die Schritte: Vorbereiten einer ersten Schicht aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotiert ist, wobei die erste Schicht einen Drain des Sperrschicht-Feldeffekttransistors bildet, Ausbilden einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht aus Siliziumkarbid besteht, leicht mit der ersten Verunreinigung dotiert ist und einen Kanal des Sperrschicht-Feldeffekttransistors bildet, Ausbilden eines zweite Verunreinigungsdiffusionsbereiches, der stark mit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiert ist, in einem vorbestimmten Oberflächenabschnitt der zweiten Schicht angeordnet ist und ein Gate des Sperrschicht-Feldeffekttransistors bildet, Ausbilden einer dritten Schicht aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiert und auf der zweiten Schicht und dem zweiten Verunreinigungsdiffusionsbereich angeordnet ist, und Ausbilden eines ersten Verunreinigungsdiffusionsbereiches, der stark mit der ersten Verunreinigung dotiert ist, jeweils in den ersten, zweiten und dritten Oberflächenabschnitten der dritten Schicht angeordnet ist und jeweils eine Source des Sperrschicht-Feldeffekttransistors und eine Source und einen Drain des lateralen Feldeffekttransistors bildet.
  • In der obigen Halbleitervorrichtung können ein Gehäuse zur Unterbringung der Halbleitervorrichtung verkleinert und die Leitungsverluste einer Verdrahtung in der Halbleitervorrichtung verringert werden. Die Halbleitervorrichtung kann bei hohen Temperaturen zufriedenstellend arbeiten. Außerdem besitzt die Halbleitervorrichtung einen einfachen Aufbau, so daß die Herstellungskosten der Halbleitervorrichtung vergleichsweise gering sind. Außerdem ist die Herstellungstoleranz der Halbleitervorrichtung gering, und die Halbleitervorrichtung besitzt eine hohe Leistungsfähigkeit. Außerdem besitzt die Halbleitervorrichtung eine hohe Spannungsfestigkeit und kann leicht gesteuert werden, so daß die Vorrichtung eine hohe Leistungsfähigkeit besitzt.
  • Die obige und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung mit Bezug auf die zugehörigen Zeichnungen deutlich. Es zeigen:
  • 1A einen Querschnitt einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung,
  • 2 ein Ersatzschaltbild der Vorrichtung gemäß der ersten Ausführungsform,
  • 3A und 3B Graphen, die eine jeweilige Beziehung zwischen dem Strom und der Spannung der Vorrichtung in einem Durchlasszustand (on-state) und einem Sperrzustand (off-state) zeigen, gemäß der ersten Ausführungsform,
  • 4 einen Querschnitt zur Erläuterung einer Verarmungsschicht in der Vorrichtung gemäß der ersten Ausführungsform,
  • 5 einen Graphen, der eine Beziehung zwischen einer Drainspannung VD und einer Gesamtdrainspannung VDD zeigt,
  • 6 ein Ersatzschaltbild der Vorrichtung mit einem Si-MOSFET gemäß der ersten Ausführungsform,
  • 7A bis 7C Querschnitte zur Erläuterung eines Herstellungsverfahrens der Vorrichtung gemäß der ersten Ausführungsform,
  • 8A und 8B Querschnitte zur Erläuterung des Herstellungsverfahrens der Vorrichtung gemäß der ersten Ausführungsform,
  • 9A und 9B Querschnitte zur Erläuterung des Herstellungsverfahrens der Vorrichtung gemäß der ersten Ausführungsform,
  • 10 einen Querschnitt einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung,
  • 11 ein Ersatzschaltbild der Vorrichtung gemäß der zweiten Ausführungsform,
  • 12 ein Querschnitt einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung, und
  • 13 ein Ersatzschaltbild der Vorrichtung gemäß der dritten Ausführungsform.
  • (Erste Ausführungsform)
  • In den 1 und 2 ist eine Halbleitervorrichtung 100 gemäß einer ersten Ausführungsform der vorliegenden Erfindung gezeigt. 2 stellt ein der Vorrichtung 100 entsprechendes Ersatzschaltbild dar. Die Vorrichtung 100 enthält einen vertikalen Sperrschicht-Feldeffekttransistor (d. h. V-JFET) 20 und einen lateralen Sperrschicht-Feldeffekttransistor (d. h. L-JFET) 21, die in einem Halbleitersubstrat 10 aus Siliziumkarbid (d. h. SiC) ausgebildet sind (d. h. integriert). In 1 ist die Hälfte des V-JFET 20 gezeigt, wobei der ganze V-JFET 20 an einer Symmetrieachse der Linie A-A der 1 geteilt wurde. Jede Einheit wird durch Verdopplung eines als LA in 1 gezeigten Bereichs vorgesehen. Insbesondere wird der Bereich LA verdoppelt, um die andere Seite der Symmetrieachse A-A zur Ausbildung der Einheit auszubilden. Daher besitzt die Einheit eine Länge des zweifachen Bereichs LA (d. h. 2 × LA). Im Gegensatz dazu wird die Einheit an der Symmetrieachse A-A gefaltet, so daß der Bereich LA wie in 1 gezeigt bereitgestellt wird. Somit besitzt die Einheit eine Liniensymmetrie. Die Vorrichtung 100 wird durch Wiederholung der Einheit vorgesehen.
  • Das Halbleitersubstrat 10 enthält die erste Schicht 1 einer Leitfähigkeit vom N+-Typ, die zweite Schicht 2 einer Leitfähigkeit vom N–-Typ und die dritte Schicht 3 einer Leitfähigkeit vom N-Typ. Die zweite Schicht vom N–-Typ ist auf der ersten Schicht vom N+ Typ 1 angeordnet und die dritte Schicht vom N-Typ 3 ist auf der zweiten Schicht 2 angeordnet. Diese erste, zweite und dritte Schicht bestehen aus SiC. Ein Verunreinigungsdiffusionsbereich vom P+-Typ 4 mit einer Leitfähigkeit vom P+-Typ ist in der zweiten Schicht 2 in der Nähe einer Grenze zwischen der zweiten Schicht 2 und der dritten Schicht 3 angeordnet. Der Diffusionsbereich 4 bedeckt einen vorbestimmten Teil der Grenze, d. h. er bedeckt einen vorbestimmten Oberflächenabschnitt der zweiten Schicht 2. Ein Verunreinigungsdiffusionsbereich vom N+-Typ 5 mit einer Leitfähigkeit vom N+-Typ ist in der dritten Schicht 3 angeordnet, insbesondere in einem vorbestimmten Oberflächenabschnitt der dritten Schicht 3.
  • In dem V-JFET 20 dient der Verunreinigungsdiffusionsbereich vom N+-Typ 5 als eine Source 91, die erste Schicht vom N+-Typ 1 dient als ein Drain D1 und der Verunreinigungsdiffusionsbereich vom P+-Typ 4 dient als ein Gate D1. Außerdem dient ein Bereich C1, der an der Grenze zwischen der zweiten Schicht vom N–-Typ 2 und der dritten Schicht vom N-Typ 3 angeordnet und nicht mit dem Verunreinigungsdiffusionsbereich vom P+-Typ 4 bedeckt ist, als ein Kanal C1.
  • In dem L-JFET 21 sind zwei Verunreinigungsdiffusionsbereiche vom N+-Typ 5 separat in dem Oberflächenabschnitt der dritten Schicht 3 angeordnet und dienen als eine jeweilige Source S2 und ein jeweiliger Drain D2. Der Verunreinigungsdiffusionsbereich vom P+-Typ 4, der derselbe Teil wie der des V-JFET 20 ist, dient als ein Gate G2. Die dritte Schicht vom N-Typ 3 dient als ein Kanal C2.
  • In 1 ist eine Elektrode 1a auf der ersten Schicht 1 angeordnet, drei Elektroden 5a sind auf dem N+-Verunreinigungsdiffusionsbereich 5 angeordnet, und eine Elektrode 4a ist auf dem P+-Verunreinigungsdiffusionsbereich 4 angeordnet. Eine Isolierung 9 ist an einer Seitenwandoberfläche einer Abtrennung 90 angeordnet. Die Abtrennung 90 erreicht den P+-Verunreinigungsdiffusionsbereich 4. Die Isolierung 9 enthält ein Durchgangsloch zur Verbindung der Elektrode 4a mit dem P+-Diffusionsbereich 4.
  • In der Halbleitervorrichtung 100 ist der Drain D2 des L-JFET 21 mit der Source S1 des V-JFET 20 verbunden. Das Gate G1 des V-JFET 20 und das Gate G2 des L-JFET 21 sind gemeinsam auf dem P+-Verunreinigungsdiffusionsbereich 4 ausgebildet. Daher sind in 1 das Gate G1 des V-JFET 20 und das Gate G2 des L-JFET 21 als dieselbe Linie und miteinander verbunden dargestellt.
  • Somit ist die Vorrichtung 100 so beschaffen, daß der V-JFET 20 und der L-JFET 21 in demselben SiC-Substrat 10 kombiniert und integriert sind. Außerdem ist der Drain D2 des L-JFET 21 mit der Source S1 des V-JFET 20 verbunden, und das Gate G2 des L-JFET 21 ist mit dem Gate G1 des V-JFET 20 verbunden, so daß die Vorrichtung 100 als eine Vorrichtung mit drei Anschlüssen arbeitet. Außerdem wird die Vorrichtung 100 durch einen einzigen Chip ausgebildet, der aus einem SiC-Substrat 10 besteht. Dementsprechend können ein Gehäuse zur Unterbringung der Vorrichtung 100 verkleinert und die Leitungsverluste einer Verdrahtung in der Vorrichtung 100 verringert werden. Da außerdem die Vorrichtung 100 keine Si-basierte Vorrichtung wie z. B. einen Si-MOSFET enthält, kann die Vorrichtung bei hohen Temperaturen wie z. B. einer Temperatur von mehr als 200°C zufriedenstellend arbeiten.
  • Da außerdem die Vorrichtung 100 aus dem L-JFET 21 und dem V-JFET 20 zusammengesetzt ist, besitzt die Vorrichtung 100 im Vergleich zu einer Vorrichtung, die aus zwei V-JFETs besteht, einen einfachen Aufbau. Daher sind die Herstellungskosten der Vorrichtung 100 vergleichsweise gering. Außerdem ist die Herstellungstoleranz der Vorrichtung 100 niedrig, und die Vorrichtung 100 besitzt eine hohe Leistungsfähigkeit.
  • In der dritten Schicht 3 der Vorrichtung 100 ist die Abtrennung 90 ausgebildet, wobei die Isolierung 9 auf der Seitenwand der Abtrennung 90 angeordnet ist. Die Abtrennung 90 erreicht den P+-Verunreinigungsdiffusionsbereich 4. Die Abtrennung 90 teilt die dritte Schicht 3 der Vorrichtung 100 in zwei Bereiche. Davon ist einer der erste Bereich 31, der die Source S1 des V-JFET 20 enthält, und der andere ist der zweite Bereich 32, der den L-JFET 21 enthält. Daher verhindert die Abtrennung 90 eine gegenseitige Beeinflussung zwischen dem V-JFET 20 und dem L-JFET 21.
  • Der P+-Verunreinigungsdiffusionsbereich 4 bedeckt fast den gesamten Bereich der Grenze zwischen der zweiten Schicht 2 und der dritten Schicht 3 mit Ausnahme des Kanals C1 des V-JFET 20. Daher trennt der P+-Verunreinigungsdiffusionsbereich 4 den zweiten Bereich 32 von der zweiten Schicht 2. Dementsprechend wird ein im V-JFET 20 erzeugtes Rauschen daran gehindert, in den zweiten Bereich 32 einzudringen, so daß der im zweiten Bereich 32 angeordnete L-JFET 21 vor dem Rauschen geschützt ist.
  • Wie in 2 gezeigt ist, arbeitet der L-JFET 21 im Vergleich zum V-JFET 20 bei einer niedrigen Spannung. Insbesondere steuert der bei der niedrigen Spannung arbeitende L-JFET 21 den V-JFET 20, der eine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstand aufweist. Somit besitzt die Vorrichtung 100 insgesamt eine hohe Spannungsfestigkeit und kann leicht gesteuert werden. Außerdem besitzt die Vorrichtung 100 eine hohe Leistungsfähigkeit.
  • In den 3A und 3B sind durch Simulation erhaltene Graphen dargestellt, die eine jeweilige Beziehung zwischen einem Strom I und einer Spannung V der Vorrichtung 100 zeigen. 3A zeigt die Beziehung für einen Fall, in dem die Vorrichtung 100 in einem Durchlasszustand ist. Die jeweiligen Kurven der 3A wurden für eine Gatespannung VG von 1,0 V, 2,0 V und 2,5 V ermittelt. 3B zeigt die Beziehung für einen Fall, in dem die Vorrichtung 100 in einem Sperrzustand ist. Die in 3B gezeigte Kurve wurde für eine Gatespannung VG von –7,0 V ermittelt. Hier liegt die Spannung VG an den Gates G1, G2 an. Somit gelangt die Vorrichtung 100 in den Sperrzustand, wenn die Gatespannung VG negativ wird. Daher arbeitet die Vorrichtung 100 als eine Vorrichtung mit drei Anschlüssen vollständig in einem Normal-Aus-Betrieb.
  • 4 zeigt eine Verarmungsschicht in der Vorrichtung 100, die durch Simulation bestimmt wurde. Hier beträgt die Gatespannung VG –7,0 V, und die Drainspannung VD1 des Drain D1 des V-JFET 20 beträgt 10 V. In 4 zeigt eine an beiden Seiten einer P-N-Grenze (d. h. der Grenze zwischen der zweiten Schicht 2 und der dritten Schicht 3) angeordnete gepunktete Linie einen Bereich der Verarmungsschicht, der sich in den zweiten und dritten Schichten 2, 3 ausdehnt. Wie in 4 gezeigt ist, blockiert die Verarmungsschicht den Kanal C1 des V-JFET 20 vollständig, da sich die Verarmungsschicht weiter ausdehnt, wenn die Gatespannung VG –7,0 V beträgt, so daß die Vorrichtung 100 in den Sperrzustand übergeht.
  • Weiterhin wurden durch Simulation andere Ergebnisse für die Verarmungsschicht mit verschiedenen Werten für die Gatespannung VG und die Drainspannung VD1 erhalten. Diese zeigen, daß der Kanal C1 des V-JFET 20 in einem Fall vollständig blockiert ist, in dem die Gatespannung VG etwa –3,0 V beträgt. Wenn die Gatespannung VG –7,0 V beträgt, dehnt sich die Verarmungsschicht noch mehr aus, da die Drainspannung VD1 größer wird. Daher blockiert die Verarmungsschicht den Kanal C1 vollständig, wenn die Drainspannung VD1 größer wird.
  • 5 zeigt jeweilige Beziehungen zwischen Drainspannungen VD1, VD2 und einer Gesamtdrainspannung VDD. Die jeweilige Drainspannung VD1, VD2 wird an den Drain D1, D2 des V-JFET 20 oder des L-JFET 21 angelegt. Die Gesamtdrainspannung VDD wird durch Addieren der Drainspannungen VD1, VD2 erhalten. Wenn die Gesamtdrainspannung VDD größer wird, wird die Drainspannung VD1 viel größer, so daß am V-JFET 20 eine hohe Spannung anliegt. Am L-JFET 21 liegt jedoch eine vergleichsweise niedrige Spannung an. Dementsprechend kann der L-JFET 21 in der Vorrichtung 100 bei einer niedrigen Spannung betrieben werden.
  • Die Vorrichtung 100 kann mit einem anderen Chip, wie es in 6 gezeigt ist, gesteuert werden. Der andere Chip ist ein Si-MOSFET 40, der durch ein Siliziumsubstrat ausgebildet ist, und ist mit der Vorrichtung 100 zur Steuerung derselben verbunden. In 6 zeigt der von einer Strich-Punkt-Linie umgebene Teil die Vorrichtung 100. Ein Drain D3 des Si-MOSFET 40 ist mit der Source S2 des L-JFET 21 verbunden. Eine Source S3 des Si-MOSFET 40 ist mit dem Gate G1, G2 des V-JFET 20 und L-JFET 21 verbunden, so daß an das Gate G1, G2 eine Sperrspannung angelegt wird. Somit wird die Vorrichtung 100 durch den Si-MOSFET 40 gesteuert. Dementsprechend arbeitet die Vorrichtung 100 mit dem Si-MOSFET 40 als eine Vorrichtung mit drei Anschlüssen im Normal-Aus-Betrieb.
  • Da in 6 der Si-MOSFET 40 mit der Vorrichtung 100 verbunden ist, kann die Vorrichtung 100 bei einer viel niedrigeren Spannung im Vergleich zur Vorrichtung 100 ohne den Si-MOSFET 40 betrieben werden. Insbesondere besitzt die Vorrichtung 100 mit dem Si-MOSFET 40 eine höhere Spannungsfestigkeit. Vorzugsweise geht der Si-MOSFET 40 in den Durchlasszustand über, wenn eine Gatespannung VG eines Gate G3 im Si-MOSFET 40 in einem Bereich zwischen 5 V und 10 V liegt. In diesem Fall wird die Vorrichtung 100 bei einer bestimmten Spannung wie z. B. der Spannung, die in einer Logikschaltung durch den Si-MOSFET 40 verwendet wird, gesteuert. Somit kann die gesamte Schaltung in der Vorrichtung 100 minimiert werden. Da der Si-MOSFET 40 ein anderer Si-Chip ist, der sich vom SiC-Chip, der die Vorrichtung 100 bildet, unterscheidet, kann er mit vergleichsweise niedrigen Kosten hergestellt werden. Daher werden zusätzliche Herstellungskosten durch die Hinzufügung des Si-MOSFET 40 vermieden, da letzterer ein Chip mit niedrigen Kosten ist. Im Folgenden wird die Herstellung der Vorrichtung 100 beschrieben.
  • Zunächst wird, wie es in 7A gezeigt ist, ein Siliziumkarbidsubstrat (d. h. SiC) als erste N+-Schicht 1 vorbereitet. Das SiC-Substrat 1 enthält Verunreinigungen vom N-Typ mit hoher Konzentration (d. h. das SiC-Substrat 1 ist stark mit Verunreinigungen vom N-Typ dotiert).
  • Danach wird eine SiC-Schicht als zweite N–-Schicht 2 unter Verwendung der Epitaxie wie in 7B gezeigt abgeschieden. Die SiC-Schicht 2 enthält Verunreinigungen vom N-Typ in geringer Konzentration (d. h. die SiC-Schicht 2 ist leicht mit Verunreinigungen vom N-Typ dotiert).
  • Wie in 7C gezeigt ist, werden Verunreinigungen vom P-Typ stark in einem vorbestimmten Bereich einer Oberfläche der SiC-Schicht 2 unter Verwendung der Ionenimplantation eingebracht, so daß der P+-Verunreinigungsdiffusionsbereich 4 ausgebildet wird. Der P+-Verunreinigungsdiffusionsbereich 4 ist um einen vorbestimmten Bereich angeordnet, der die Grenze zwischen der zweiten Schicht 2 und der dritten Schicht 3 bilden wird. Hier kann der P+-Verunreinigungsdiffusionsbereich 4 so ausgebildet sein, daß die P-Verunreinigungen unter Verwendung einer Ionenimplantation hoher Energie tief implantiert werden, nachdem die dritte Schicht 3 wie oben beschrieben ausgebildet wurde.
  • Anschließend wird, wie es in 8A gezeigt ist, eine andere Siliziumkarbidschicht als die dritte Schicht vom N-Typ 3 unter Verwendung der Epitaxie abgeschieden. Die SiC-Schicht 3 enthält Verunreinigungen vom N-Typ in mäßiger Konzentration (d. h. die SiC-Schicht 3 ist mäßig mit Verunreinigungen vom N-Typ dotiert). Somit bilden das SiC-Substrat 1, die SiC-Schicht 2 und die SiC-Schicht 3 das Halbleitersubstrat 10.
  • Wie es in 8B gezeigt ist, werden Verunreinigungen vom N-Typ unter Verwendung der Ionenimplantation stark in einem vorbestimmten Bereich einer Oberfläche der Siliziumkarbidschicht 3 eingebracht, so daß der N+-Verunreinigungsdiffusionsbereich 5 ausgebildet wird. Der N+-Verunreinigungsdiffusionsbereich 5 ist in der Oberfläche der dritten Schicht 3 angeordnet.
  • Anschließend wird, wie es in 9A gezeigt ist, die SiC-Schicht 3 einem Mesa-Ätzverfahren unterzogen, um den P+-Verunreinigungsdiffusionsbereich 4 zu erreichen, so daß ein Graben 9t ausgebildet wird. Somit wird die dritte Schicht 3 in den ersten Bereich 31 und den zweiten Bereich 32 unterteilt. Danach wird, wie es in 9B gezeigt ist, die Isolierung 9 auf der Seitenwandfläche des Grabens 9t ausgebildet, so daß die Abtrennung 90 vollständig ist.
  • Danach wird das Durchgangsloch in der Isolierung 9 ausgebildet und dann jeweilige Elektroden 1a, 4a, 5a für das SiC-Substrat 1, den P+-Diffusionsbereich 4 und den N+-Verunreinigungsdiffusionsbereich 5 ausgebildet. In 9B sind die Elektrode 5a des Drain D2 des L-JFET 21 und die Elektrode 5a der Source 51 des V-JFET 20 miteinander verbunden.
  • Somit ist die Vorrichtung 100 vollständig. Das Herstellungsverfahren zur Herstellung der Vorrichtung 100, die aus dem L-JFET 21 und dem V-JFET 20 besteht, ist im Vergleich zu demjenigen einer Vorrichtung, die aus 2 V-JFETs besteht, einfach. Daher kann die Vorrichtung 100 mit geringen Kosten hergestellt werden.
  • (Zweite Ausführungsform)
  • Eine Halbleitervorrichtung 200 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung enthält den V-JFET und einen lateralen Anreicherungs-MOSFET (MOSFET im Anreicherungsmodus) (d. h. ACCUFET), die im Halbleitersubstrat aus Siliziumkarbid integriert sind. Die Vorrichtung 200 ist in den 10 und 11 gezeigt. Die Vorrichtung 200 besitzt fast denselben Aufbau wie die in 1 gezeigte Vorrichtung 100. Der V-JFET 20 der Vorrichtung 200 arbeitet fast genauso wie der V-JFET 20 der Vorrichtung 100. Hier ist die dem Gate G1 des V-JFET 20 entsprechende Gateelektrode 4a schematisch als auf der Seitenwand des Substrats 10 angeordnet dargestellt. Die tatsächliche Gateelektrode 4a ist jedoch in einem Durchgangsloch ausgebildet, das in der Isolierung 9 an einer vorbestimmten Position angeordnet ist, so daß die Gateelektrode 4a mit dem P+-Verunreinigungsdiffusionsbereich 4 verbunden ist.
  • In dem ACCUFET 221 sind zwei Verunreinigungsdiffusionsbereiche 5 vom N+-Typ getrennt in einem Oberflächenabschnitt der dritten Schicht 3 angeordnet, die entsprechend als eine Source S22 und einen Drain D22 dienen. Eine einem Gate G22 des ACCUFET 221 entsprechende Gateelektrode 7 ist auf der dritten Schicht 3 durch einen Isolierfilm 6 ausgebildet. Die Gateelektrode 7 ist zwischen den beiden N+-Verunreinigungsdiffusionsbereichen 5 angeordnet, d. h. der Source S22 und dem Drain D22. Ein Kanal C22 des ACCUFET 221 ist in dem Oberflächenabschnitt der dritten Schicht 3 angeordnet. Insbesondere ist der Kanal C22 zwischen der Source S22 und dem Drain D22 angeordnet.
  • Der Drain D22 des ACCUFET 221 ist mit der Source 51 des V-JFET 20 verbunden. Außerdem ist die Source S22 des ACCUFET 221 mit dem Gate G1 des V-JFET verbunden, so daß an das Gate G1 des V-JFET 20 eine Sperrspannung angelegt ist. Somit wird der V-JFET 20 durch den ACCUFET 221 gesteuert.
  • In der Vorrichtung 200 arbeitet der ACCUFET 221 im Normal-Aus-Betrieb, und der V-JFET 20 arbeitet im Normal-Ein-Betrieb. Daher arbeitet die durch eine Kombination des ACCUFET 221 und des V-JFET 20 ausgebildete Vorrichtung 200 insgesamt als eine Vorrichtung mit drei Anschlüssen im Normal-Aus-Betrieb. Die Vorrichtung 200 wird durch einen einzigen Chip gebildet, der aus einem Substrat 10 aus SiC besteht. Dementsprechend können ein Gehäuse zur Unterbringung der Vorrichtung 200 minimiert und die Leitungsverluste einer Verdrahtung in der Vorrichtung 200 verringert werden. Da außerdem die Vorrichtung 200 keine Si-basierte Vorrichtung wie z. B. einen Si-MOSFET enthält, kann die Vorrichtung 200 bei hohen Temperaturen wie z. B. einer Temperatur von mehr als 200°C zufriedenstellend arbeiten. Außerdem besitzt die Vorrichtung 200 im Vergleich zu einer Vorrichtung, die aus zwei V-JFETs besteht, einen einfachen Aufbau. Daher sind die Herstellungskosten der Vorrichtung 200 vergleichsweise gering. Außerdem ist die Herstellungstoleranz der Vorrichtung 200 gering, und die Vorrichtung 200 besitzt eine hohe Leistungsfähigkeit.
  • Das Verfahren zur Herstellung der Vorrichtung 200 ist fast dasselbe wie das der in den 7A bis 9B für die Vorrichtung 100 gezeigte. Zusätzlich werden die Gateelektrode 7 und der Isolierfilm 6 zur Bereitstellung des Gate G22 des ACCUFET 221 zusätzlich erhöht.
  • Die Abtrennung 90 ist in der dritten Schicht 3 angeordnet. Daher verhindert die Abtrennung 90 eine gegenseitige Beeinflussung zwischen dem V-JFET 20 und dem ACCUFET 221. Außerdem bedeckt der P+-Verunreinigungsdiffusionsbereich 4 fast den gesamten Bereich der Grenze zwischen der zweiten Schicht 2 und der dritten Schicht 3 mit Ausnahme des Kanals C1 des V-JFET 20. Daher trennt der P+-Verunreinigungsdiffusionsbereich 4 den zweiten Bereich 32 von der zweiten Schicht 2. Dementsprechend wird ein im V-JFET 20 erzeugtes Rauschen daran gehindert, in den zweiten Bereich 32 einzudringen, so daß der im zweiten Bereich 32 angeordnete ACCUFET 221 vor dem Rauschen geschützt ist.
  • Wie in 11 gezeigt ist, arbeitet der ACCUFET 221 bei einer im Vergleich zum V-JFET 20 niedrigen Spannung. Insbesondere steuert der bei der niedrigen Spannung arbeitende ACCUFET 221 den V-JFET 20, der eine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstand aufweist. Somit besitzt die Vorrichtung 200 als Ganzes eine hohe Spannungsfestigkeit und kann leicht gesteuert werden. Außerdem ist die Vorrichtung 200 eine Vorrichtung mit drei Anschlüssen, die eine hohe Leistungsfähigkeit besitzt und im Normal-Aus-Betrieb arbeitet.
  • (Dritte Ausführungsform)
  • Eine Halbleitervorrichtung 300 gemäß einer dritten Ausführungsform der vorliegenden Erfindung enthält den V-JFET und einen lateralen inversen MOSFET (MOSFET im inversen Modus) (d. h. INVFET), die im SiC-Substrat 10 integriert sind. Die Vorrichtung 300 ist in den 12 und 13 gezeigt. Die Vorrichtung 300 besitzt fast denselben Aufbau wie die in 1 gezeigte Vorrichtung 100. Der V-JFET 20 der Vorrichtung 300 arbeitet fast genauso wie der V-JFET 20 der Vorrichtung 100. Hier ist die dem Gate G1 des V-JFET 20 entsprechende Gateelektrode 4a schematisch als an der Seitenwand des Substrats 10 angeordnet dargestellt. Die tatsächliche Gateelektrode 4a ist jedoch an einem Durchgangsloch, das an einer vorbestimmten Position in der Isolierung 9 angeordnet ist, ausgebildet, so daß die Gateelektrode 4a mit dem P+-Verunreinigungsdiffusionsbereich 4 verbunden ist.
  • In der Vorrichtung 300 ist ein Verunreinigungsdiffusionsbereich 8 vom P-Typ, der Verunreinigungen vom P-Typ in mäßiger Konzentration enthält, im Oberflächenabschnitt der dritten Schicht vom N-Typ 3 angeordnet.
  • Im INVFET 321 sind zwei Verunreinigungsdiffusionsbereiche vom N+-Typ 5 separat in einem Oberflächenabschnitt der dritten Schicht 3 angeordnet, die jeweils als Source S32 und Drain D32 dienen. Die beiden Verunreinigungsdiffusionsbereiche vom N+-Typ 5 kontaktieren den Verunreinigungsdiffusionsbereich vom P-Typ 8. Die einem Gate G32 des INVFET 321 entsprechende Gateelektrode 7 ist auf dem Verunreinigungsdiffusionsbereich vom P-Typ 8 durch den Isolierfilm 6 ausgebildet. Die Gateelektrode 7 ist zwischen zwei N+-Diffusionsbereichen 5, d. h. der Source S32 und dem Drain D32 angeordnet. Ein Kanal C32 des INVFET 321 ist im Oberflächenabschnitt der dritten Schicht 3 angeordnet. Insbesondere ist der Kanal C32 zwischen der Source S32 und dem Drain D32 angeordnet.
  • Der Drain D32 des INVFET 321 ist mit der Source S1 des V-JFET 20 verbunden. Außerdem ist die Source S32 des INVFET 321 mit dem Gate G1 des V-JFET 20 verbunden. Somit wird der V-JFET 20 durch den INVFET 321 gesteuert.
  • In der Vorrichtung 300 arbeitet der INVFET 321 im Normal-Aus-Betrieb, und der V-JFET 20 arbeitet im Normal-Ein-Betrieb. Daher arbeitet die durch eine Kombination des INVFET 321 und des V-JFET 20 gebildete Vorrichtung 300 insgesamt als eine Vorrichtung mit drei Anschlüssen im Normal-Aus-Betrieb. Die Vorrichtung 300 wird durch einen einzigen Chip gebildet, der aus einem SiC-Substrat 10 besteht. Dementsprechend können ein Gehäuse zur Unterbringung der Vorrichtung 300 minimiert und die Leitungsverluste einer Verdrahtung in der Vorrichtung 300 verringert werden. Außerdem kann die Vorrichtung 300 bei hohen Temperaturen zufriedenstellend arbeiten. Weiterhin besitzt die Vorrichtung 300 einen einfachen Aufbau, so daß die Herstellungskosten der Vorrichtung 300 vergleichsweise gering sind. Außerdem ist die Herstellungstoleranz der Vorrichtung 300 gering, und die Vorrichtung 300 besitzt eine hohe Leistungsfähigkeit.
  • Das Verfahren zur Herstellung der Vorrichtung 300 ist fast dasselbe wie das in den 7A bis 9B für die Vorrichtung 100 gezeigte. In dem in 8B gezeigten Prozeß werden der Verunreinigungsdiffusionsbereich vom N+-Typ 5 und der Verunreinigungsdiffusionsbereich vom P-Typ 8 jedoch in der dritten Schicht 3 ausgebildet. Der Verunreinigungsbereich vom P-Typ 8 wird so ausgebildet, daß Verunreinigungen vom P-Typ mäßig in einen vorbestimmten Bereich einer Oberfläche der Siliziumkarbidschicht 3 unter Verwendung der Ionenimplantation eingebracht werden. Der Verunreinigungsdiffusionsbereich vom P-Typ wird in der Oberfläche der dritten Schicht 3 angeordnet. Außerdem werden die Gateelektrode 7 und der Isolierfilm 6 zur Ausbildung des Gate G32 des INVFET 321 hinzugefügt. Das Gate G32 entspricht dem Verunreinigungsdiffusionsbereich vom P-Typ 8.
  • Die Abtrennung 90 wird in der dritten Schicht 3 angeordnet. Daher verhindert die Abtrennung 90 eine gegenseitige Beeinflussung zwischen dem V-JFET 20 und dem INVFET 321. Außerdem bedeckt der P+-Verunreinigungsdiffusionsbereich 4 fast den gesamten Bereich der Grenze zwischen der zweiten Schicht 2 und der dritten Schicht 3 mit Ausnahme des Kanals C1 des V-JFET 20. Daher trennt der P+-Diffusionsbereich 4 den zweiten Bereich 32 von der zweiten Schicht 2. Dementsprechend wird ein im V-JFET 20 erzeugtes Rauschen daran gehindert, in den zweiten Bereich 32 einzudringen, so daß der im zweiten Bereich 32 angeordnete INVFET 321 vor dem Rauschen geschützt ist.
  • Wie es in 13 gezeigt ist, arbeitet der INVFET 321 bei einer im Vergleich zum V-JFET 20 niedrigen Spannung. Insbesondere steuert der bei der niedrigen Spannung arbeitende INVFET 321 den V-JFET 20, der eine hohe Spannungsfestigkeit und einen niedrigen Durchlasswiderstand aufweist. Somit besitzt die Vorrichtung 300 insgesamt eine hohe Spannungsfestigkeit und kann leicht gesteuert werden. Außerdem ist die Vorrichtung 300 eine Vorrichtung mit drei Anschlüssen, die eine hohe Leistungsfähigkeit besitzt und im Normal-Aus-Betrieb arbeitet.
  • (Modifikationen)
  • Obwohl die Vorrichtung 100, die das in 2 gezeigte Ersatzschaltbild aufweist, den L-JFET 21 enthält, kann die Vorrichtung 100 an Stelle des L-JFET 21 den in 10 gezeigten ACCUFET 221 aufweisen. In diesem Fall besitzt der ACCUFET 221 die in 2 gezeigten Verbindungen, die sich von der in 11 gezeigten Verbindungen unterscheidet. Somit besitzt die Vorrichtung 100 mit dem ACCUFET 221 eine hohe Leistungsfähigkeit und wird mit niedrigen Kosten hergestellt.
  • Außerdem kann, obwohl die Vorrichtung 100 mit dem L-JFET 21 mit dem in 6 gezeigten Si-MOSFET 40 gesteuert wird, die Vorrichtung 100, die den in 10 gezeigten ACCUFET 221 anstelle des L-JFET 21 aufweist, mit dem Si-MOSFET 40 gesteuert werden. In diesem Fall besitzt der ACCUFET 121 die in 6 gezeigte Verdrahtung, die sich von der in 11 gezeigten Verdrahtung unterscheidet. Somit wird die Gesamtschaltung in der Vorrichtung 100, die den ACCUFET 221 mit dem Si-MOSFET 40 enthält, minimiert.
  • Obwohl die Vorrichtung 200, die das Ersatzschaltbild der 11 aufweist, den ACCUFET 221 enthält, kann die Vorrichtung 200 anstelle des ACCUFET 221 den in 1 gezeigten L-JFET 21 aufweisen. In diesem Fall besitzt der L-JFET 21 die in 11 gezeigte Verdrahtung, die sich von der in 2 gezeigten Verdrahtung unterscheidet. Somit besitzt die Vorrichtung 200 mit dem L-JFET 21 eine hohe Leistungsfähigkeit und wird mit geringen Kosten hergestellt. In diesem Fall müssen das Gate G2 des L-JFET 21 und das Gate G1 des V-JFET 20 voneinander getrennt sein. Daher wird der Verunreinigungsdiffusionsbereich vom P+-Typ 4 nicht einstückig wie bei der Vorrichtung 100 der 1 ausgebildet, sondern es werden ein Teil des dem V-JFET 20 entsprechenden Verunreinigungsdiffusionsbereiches vom P+-Typ 4 und der andere Teil des dem L-JFET 21 entsprechenden Verunreinigungsdiffusionsbereiches vom P+-Typ 4 voneinander getrennt.
  • Obwohl die Vorrichtung 300, die das Ersatzschaltbild der 13 aufweist, den INVFET 321 enthält, kann die Vorrichtung 300 anstelle des INVFET 321 den in 1 gezeigten L-JFET aufweisen. In diesem Fall besitzt der L-JFET 21 die in 13 gezeigte Verdrahtung, die sich von der in 2 gezeigten Verdrahtung unterscheidet. Somit besitzt die Vorrichtung 300 mit dem L-JFET 21 eine hohe Leistungsfähigkeit und wird mit geringen Kosten hergestellt. In diesem Fall müssen das Gate G2 des L-JFET 21 und das Gate G2 des V-JFET 20 voneinander getrennt werden. Daher wird der Verunreinigungsdiffusionsbereich vom P+-Typ 4 nicht wie bei der Vorrichtung 100 der 1 einstückig ausgebildet, sondern es werden ein Teil des Verunreinigungsdiffusionsbereiches vom P+-Typ 4, der dem V-JFET 20 entspricht, und der andere Teil des Verunreinigungsdiffusionsbereiches vom P+-Typ 4, der dem L-JFET 21 entspricht, voneinander getrennt.
  • Obwohl die Abtrennung 90 in den Vorrichtungen 100, 200, 300 in der dritten Schicht ausgebildet ist, kann die Abtrennung 90 weggelassen werden, wenn sich der V-JFET 20 und der L-JFET 21, der ACCUFET 221 oder der INVFET 321 im wesentlichen nicht gegenseitig beeinflussen.
  • Obwohl der P+-Verunreinigungsdiffusionsbereich 4 in den Vorrichtungen 100, 200, 300 fast den gesamten Bereich der Grenze zwischen der zweiten Schicht 2 und der dritten Schicht 3 mit Ausnahme des Kanals C1 des V-JFET 20 bedeckt, kann der P+-Verunreinigungsdiffusionsbereich 4 teilweise ausgebildet sein (d. h. der Bereich 4 wird nicht benötigt, um den gesamten Bereich zu bedecken), wenn sich der V-JFET 20 und der L-JFET 21, der ACCUFET 221 oder der INVFET 321 im wesentlichen nicht beeinflussen.

Claims (17)

  1. Halbleitervorrichtung, die aufweist: einen ersten Feldeffekttransistor (20), der eine Source (S1) und ein Gate (G1) enthält und in einem Siliziumkarbidsubstrat (10) angeordnet ist, und einen zweiten Feldeffekttransistor (21), der einen Drain (D2) und ein Gate (G2) enthält und im Siliziumkarbidsubstrat (10) angeordnet ist, wobei der Drain (D2) des zweiten Feldeffekttransistors (21) mit der Source (S1) des ersten Feldeffekttransistors (20) verbunden ist, wobei das Gate (G2) des zweiten Feldeffekttransistors (21) mit dem Gate (G1) des ersten Feldeffekttransistors (20) verbunden ist, wobei das Siliziumkarbidsubstrat (10) enthält: eine erste Schicht (1) aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotiert ist, eine zweite Schicht (2) aus Siliziumkarbid, die leicht mit der ersten Verunreinigung dotiert ist, und eine dritte Schicht (3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiert ist, wobei die zweite Schicht (2) auf der ersten Schicht (1) angeordnet ist, und die dritte Schicht (3) auf der zweiten Schicht (2) angeordnet ist, wobei das Siliziumkarbidsubstrat (10) außerdem enthält: einen ersten Verunreinigungsdiffusionsbereich (5), der stark mit der ersten Verunreinigung dotiert ist, und einen zweiten Verunreinigungsdiffusionsbereich (4), der stark mit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiert ist, wobei der zweite Verunreinigungsdiffusionsbereich (4) in der zweiten Schicht (2) in der Nähe einer Grenze zwischen der zweiten Schicht (2) und der dritten Schicht (3) angeordnet ist und einen vorbestimmten Bereich der Grenze bedeckt, wobei die dritte Schicht (3) erste, zweite und dritte Oberflächenabschnitte enthält und der erste Verunreinigungsdiffusionsbereich (5) in jeder der ersten, zweiten und dritten Oberflächenabschnitte der dritten Schicht (3) angeordnet ist, wobei der erste Feldeffekttransistor (20) ein vertikaler Sperrschicht-Feldeffekttransistor ist, der die Source (S1), das Gate (G1), einen Drain (D1) und einen Kanal (C1) aufweist, wobei die Source (S1) des ersten Feldeffekttransistors (20) der im ersten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, der Drain (D1) des ersten Feldeffekttransistors (20) die erste Schicht (1) ist, das Gate (G1) des ersten Feldeffekttransistors (20) der zweite Verunreinigungsdiffusionsbereich (4) ist und der Kanal (C1) des ersten Feldeffekttransistors (20) ein Teil der zweiten Schicht (2) in der Nähe der Grenze zwischen der zweiten Schicht (2) und der dritten Schicht (3) ist, wobei der Teil der zweiten Schicht (2) nicht von dem zweiten Verunreinigungsdiffusionsbereich (4) bedeckt ist, wobei der zweite Feldeffekttransistor (21) ein lateraler Sperrschicht-Feldeffekttransistor ist, der eine Source (S2), das Gate (G2), den Drain (D2) und einen Kanal (C2) aufweist, wobei die Source (S2) des zweiten Feldeffektransistors (21) der im zweiten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, der Drain (D2) des zweiten Feldeffekttransistors (21) der in dem dritten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, das Gate (G2) des zweiten Feldeffekttransistors (21) der zweite Verunreinigungsdiffusionsbereich (4) ist und der Kanal (C2) des zweiten Feldeffekttransistors (21) die dritte Schicht (3) ist, und wobei der zweite Oberflächenabschnitt vom dritten Oberflächenabschnitt getrennt ist.
  2. Halbleitervorrichtung nach Anspruch 1, die außerdem aufweist: einen Metalloxid-Halbleiterfeldeffekttransistor (40), der einen Drain (D3) und eine Source (S3) enthält und in einem Siliziumsubstrat angeordnet ist, wobei der zweite Feldeffekttransistor (21) außerdem eine Source (S2) enthält, wobei der Drain (D3) des Metalloxid-Halbleiterfeldeffekttransistors (40) mit der Source (S2) des zweiten Feldeffekttransistors (21) verbunden ist, und wobei die Source (S3) des Metalloxid-Halbleiterfeldeffekttransistors mit dem Gate (G2) des zweiten Feldeffekttransistors (21) verbunden ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei der Metalloxid-Halbleiterfeldeffekttransistor (40) in einen Ein-Zustand übergeht, wenn an das Gate (G3) des Metalloxid-Halbleiterfeldeffekttransistors (40) eine Gatespannung in einem Bereich zwischen 5 Volt und 10 Volt angelegt wird.
  4. Halbleitervorrichtung, die aufweist: einen ersten Feldeffekttransistor (20), der eine Source (S1) und ein Gate (G1) enthält und in einem Siliziumkarbidsubstrat (10) angeordnet ist, und einen zweiten Feldeffekttransistor (221, 321), der einen Drain (D22, D32) und eine Source (S22, D32) enthält und in dem Siliziumkarbidsubstrat (10) angeordnet ist, wobei der Drain (D22, D32) des zweiten Feldeffekttransistors (221, 321) mit der Source (S1) des ersten Feldeffekttransistors (20) verbunden ist, wobei die Source (S22, S32) des zweiten Feldeffekttransistors (221, 321) mit dem Gate (G1) des ersten Feldeffekttransistors (20) verbunden ist, wobei das Siliziumkarbidsubstrat (10) enthält: eine erste Schicht (1) aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotiert ist, eine zweite Schicht (2) aus Siliziumkarbid, die leicht mit der ersten Verunreinigung dotiert ist, und eine dritte Schicht (3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiert ist, wobei die zweite Schicht (2) auf der ersten Schicht (1) angeordnet ist, und die dritte Schicht (3) auf der zweiten Schicht (2) angeordnet ist, wobei das Siliziumkarbidsubstrat (10) außerdem enthält: einen ersten Verunreinigungsdiffusionsbereich (5), der stark mit der ersten Verunreinigung dotiert ist, und einen zweiten Verunreinigungsdiffusionsbereich (4), der stark mit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiert ist, wobei der zweite Verunreinigungsdiffusionsbereich (4) in der zweiten Schicht (2) in der Nähe einer Grenze zwischen der zweiten Schicht (2) und der dritten Schicht (3) angeordnet ist und einen vorbestimmten Bereich der Grenze bedeckt, wobei die dritte Schicht (3) erste, zweite und dritte Oberflächenabschnitte aufweist, und der erste Verunreinigungsdiffusionsbereich (5) in jedem der ersten, zweiten und dritten Oberflächenabschnitte der dritten Schicht (3) angeordnet ist, wobei der erste Feldeffekttransistor (20) ein vertikaler Sperrschicht-Feldeffekttransistor ist, der die Source (S1), das Gate (G1), einen Drain (D1) und einen Kanal (C1) aufweist, wobei die Source (S1) des ersten Feldeffekttransistors (20) der im ersten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, der Drain (D1) des ersten Feldeffekttransistors (20) die erste Schicht (1) ist, das Gate (G1) des ersten Feldeffekttranssistors (20) der zweite Verunreinigungsdiffusionsbereich (4) ist und der Kanal (C1) des ersten Feldeffekttransistors (20) ein Teil der zweiten Schicht (2) in der Nähe der Grenze zwischen der zweiten Schicht (2) und der dritten Schicht (3) ist, wobei der Teil der zweiten Schicht (2) nicht vom zweiten Verunreinigungsdiffusionsbereich (4) bedeckt ist, wobei der zweite Feldeffekttransistor (221) ein lateraler Anreicherungs-Feldeffekttransistor ist, der die Source (S22), ein Gate (G22), den Drain (D22) und einen Kanal (C22) aufweist, wobei die Source (S22) des zweiten Feldeffekttransistors (221) der im zweiten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, der Drain (D22) des zweiten Feldeffekttransistors (221) der im dritten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, das Gate (G22) des zweiten Feldeffekttransistors (221) durch eine Elektrode (7) gebildet wird, die auf der dritten Schicht (3) durch einen Isolierfilm (6) und zwischen den zweiten und dritten Oberflächenabschnitten angeordnet ist, und der Kanal (C22) des zweiten Feldeffekttransistors (221) die dritte Schicht (3) ist, und wobei der zweite Oberflächenabschnitt vom dritten Oberflächenabschnitt getrennt ist.
  5. Halbleitervorrichtung, die aufweist: einen ersten Feldeffekttransistor (20), der eine Source (S1) und ein Gate (G1) enthält und in einem Siliziumkarbidsubstrat (10) angeordnet ist, und einen zweiten Feldeffekttransistor (221, 321), der einen Drain (D22, D32) und eine Source (S22, D32) enthält und in dem Siliziumkarbidsubstrat (10) angeordnet ist, wobei der Drain (D22, D32) des zweiten Feldeffekttransistors (221, 321) mit der Source (S1) des ersten Feldeffekttransistors (20) verbunden ist, wobei die Source (S22, S32) des zweiten Feldeffekttransistors (221, 321) mit dem Gate (G1) des ersten Feldeffekttransistors (20) verbunden ist, wobei das Siliziumkarbidsubstrat (10) enthält: eine erste Schicht (1) aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotiert ist, eine zweite Schicht (2) aus Siliziumkarbid, die leicht mit der ersten Verunreinigung dotiert ist, und eine dritte Schicht (3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiert ist, wobei die zweite Schicht (2) auf der ersten Schicht (1) angeordnet ist, und die dritte Schicht (3) auf der zweiten Schicht (2) angeordnet ist, wobei das Siliziumkarbidsubstrat (10) außerdem enthält: einen ersten Verunreinigungsdiffusionsbereich (5), der stark mit der ersten Verunreinigung des ersten Leitungstyps dotiert ist, einen zweiten Verunreinigungsdiffusionsbereich (4), der stark mit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiert ist, und einen dritten Verunreinigungsdiffusionsbereich (8), der mäßig mit der zweiten Verunreinigung dotiert ist, wobei der zweite Verunreinigungsdiffusionsbereich (4) in der zweiten Schicht (2) in der Nähe einer Grenze zwischen der zweiten Schicht (2) und der dritten Schicht (3) angeordnet ist und einen vorbestimmten Bereich der Grenze bedeckt, wobei die dritte Schicht (3) erste, zweite und dritte Oberflächenabschnitte aufweist und der dritte Verunreinigungsdiffusionsbereich (8) in einem vierten Oberflächenabschnitt der dritten Schicht (3) angeordnet ist, wobei der erste Verunreinigungsdiffusionsbereich (5) in jedem der ersten, zweiten und dritten Oberflächenabschnitte der dritten Schicht (3) angeordnet ist, wobei der erste Feldeffekttransistor (20) ein vertikaler Sperrschicht-Feldeffekttransistor ist, der die Source (S1), das Gate (G1), einen Drain (D1) und einen Kanal (C1) aufweist, wobei die Source (S1) des ersten Feldeffekttransistors (20) der im ersten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, der Drain (D1) des ersten Feldeffekttransistors (20) die erste Schicht (1) ist, das Gate (G1) des ersten Feldeffekttransistors (20) der zweite Verunreinigungsdiffusionsbereich (4) ist und der Kanal (C1) des ersten Feldeffekttransistors (20) ein Teil der zweiten Schicht (2) in der Nähe der Grenze zwischen der zweiten Schicht (2) und der dritten Schicht (3) ist, wobei der Teil der zweiten Schicht (2) nicht mit dem zweiten Verunreinigungsdiffusionsbereich (4) bedeckt ist, wobei der zweite Feldeffekttransistor (321) ein lateraler Feldeffekttransistor für einen Betrieb im Inversionsmodus ist, der die Source (S32), ein Gate (G32), den Drain (D32) und einen Kanal (C32) aufweist, wobei die Source (S32) des zweiten Feldeffekttransistors (321) der im zweiten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, der Drain (D32) des zweiten Feldeffekttransistors (321) der im dritten Oberflächenabschnitt angeordnete erste Verunreinigungsdiffusionsbereich (5) ist, das Gate (G32) des zweiten Feldeffekttransistors (321) durch eine Elektrode (7) gebildet wird, die auf dem dritten Verunreinigungsdiffusionsbereich (8) durch einen Isolierfilm (6) und zwischen den zweiten und dritten Oberflächenabschnitten angeordnet ist, und der Kanal (C32) des zweiten Feldeffekttransistors (321) der dritte Verunreinigungsdiffusionsbereich (8) ist, und wobei der zweite Oberflächenabschnitt vom dritten Oberflächenabschnitt getrennt ist und die zweiten und dritten Oberflächenabschnitte den dritten Verunreinigungsdiffusionsbereich (8) kontaktieren.
  6. Halbleitervorrichtung nach Anspruch 1, die außerdem aufweist: eine Abtrennung (90), die in der dritten Schicht (3) angeordnet ist und den zweiten Verunreinigungsdiffusionsbereich (4) erreicht, wobei die Abtrennung (90) die dritte Schicht (3) in einen ersten Teil (31) und einen zweiten Teil (32) unterteilt, und wobei die Source (S1) des ersten Feldeffekttransistors (20) im ersten Teil (31) angeordnet ist und der zweite Feldeffekttransistor (21) im zweiten Teil (32) angeordnet ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der zweite Verunreinigungsdiffusionsbereich (4) den Bereich der Grenze zwischen der zweiten Schicht (2) und der dritten Schicht (3) mit Ausnahme des Kanals (C1) des ersten Feldeffekttransistors (20) bedeckt, und wobei der zweite Verunreinigungsdiffusionsbereich (4) den zweiten Teil (32) und die zweite Schicht (2) trennt.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung (100, 200, 300), die einen lateralen Feldeffekttransistor (21, 221, 321) und einen vertikalen Sperrschicht-Feldeffekttransistor (20) enthält, die in einem Siliziumkarbidsubstrat (10) integriert sind, das die folgenden Schritte aufweist: Vorbereiten einer ersten Schicht (1) aus Siliziumkarbid, die stark mit einer ersten Verunreinigung eines ersten Leitungstyps dotiert wird, wobei die erste Schicht (1) als Drain (D1) des Sperrschicht-Feldeffekttransistors (20) ausgebildet wird, Ausbilden einer zweiten Schicht (2) auf der ersten Schicht (1), wobei die zweite Schicht (2) aus Siliziumkarbid erstellt wird und leicht mit der ersten Verunreinigung dotiert und als ein Kanal (C1) des Sperrschicht-Feldeffekttransistors (20) ausgebildet wird, Ausbilden eines zweiten Verunreinigungsdiffusionsbereichs (4), wobei der Verunreinigungsdiffusionsbereichs (4) stark mit einer zweiten Verunreinigung eines zweiten Leitungstyps dotiert wird, in einem vorbestimmten Oberflächenabschnitt der zweiten Schicht (2) angeordnet wird, und als ein Gate (G1) des Sperrschicht-Feldeffekttransistors (20) ausgebildet wird, Ausbilden einer dritten Schicht (3) aus Siliziumkarbid, die mäßig mit der ersten Verunreinigung dotiert und auf der zweiten Schicht (2) und dem zweiten Verunreinigungsdiffusionsbereich (4) angeordnet wird, und Ausbilden eines ersten Verunreinigungsdiffusionsbereichs (5), der stark mit der ersten Verunreinigung dotiert wird und jeweils als eine Source (S1) des Sperrschicht-Feldeffekttransistors (20) in einem ersten Oberflächenabschnitt der dritten Schicht (3), eine Source (S2, S22, S32) des lateralen Feldeffekttransistors (21, 221, 321) in einem zweiten Oberflächenabschnitt der dritten Schicht (3) und einen Drain (D2, D22, D32) des lateralen Feldeffekttransistors (21, 221, 321) in einem dritten Oberflächenabschnitt der dritten Schicht (3) ausgebildet wird.
  9. Verfahren nach Anspruch 8, das außerdem die Schritte aufweist: Ausbilden einer Abtrennung (90), die in der dritten Schicht (3) angeordnet wird und den zweiten Verunreinigungsdiffusionsbereich (4) erreicht, wobei die Abtrennung (90) die dritte Schicht (3) in einen ersten Teil (31) und einen zweiten Teil (32) unterteilt, und wobei die Source (S1) des Sperrschicht-Feldeffekttransistors (20) im ersten Teil (31) angeordnet und der laterale Feldeffekttransistor (21, 221, 321) im zweiten Teil (32) angeordnet wird.
  10. Verfahren nach Anspruch 9, wobei der Schritt des Ausbildens der Abtrennung (90) die Schritte enthält: Ausbilden eines Grabens (9t) in der dritten Schicht (3), der den zweiten Verunreinigungsdiffusionsbereich (4) erreicht, und Ausbilden eines Isolierfilms (9) auf einer Seitenwand des Grabens (9t).
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei der zweite Verunreinigungsdiffusionsbereich (4) den Bereich des vorbestimmten Oberflächenabschnitts der zweiten Schicht (2) mit Ausnahme des Kanals (C1) des Sperrschicht-Feldeffekttransistors (20) bedeckt.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei der laterale Feldeffekttransistor (21) ein lateraler Sperrschicht-Feldeffekttransistor ist, der ein Gate (G2) und einen Kanal (C2) aufweist, und wobei das Gate (G2) des lateralen Feldeffekttransistors (21) der zweite Verunreinigungsdiffusionsbereich (4) und der Kanal (C2) des lateralen Feldeffekttransistors (21) die dritte Schicht (3) ist.
  13. Verfahren nach Anspruch 12, wobei der Drain (D2) des lateralen Feldeffekttransistors (21) mit der Source (S1) des Sperrschicht-Feldeffekttransistors (20) verbunden ist, und wobei das Gate (G2) des lateralen Feldeffekttransistors (21) mit dem Gate (G1) des Sperrschicht-Feldeffekttransistors (20) verbunden ist.
  14. Verfahren nach einem der Ansprüche 8 bis 11, wobei der laterale Feldeffekttransistor (221) ein lateraler Anreichungs-Feldeffekttransistor ist, der ein Gate (G22) und einen Kanal (C22) aufweist, und wobei das Gate (G22) des lateralen Feldeffekttransistors (221) durch eine Elektrode (7) gebildet wird, die auf der dritten Schicht (3) durch einen Isolierfilm (6) und zwischen der Source (S22) und dem Drain (D22) des lateralen Feldeffekttransistors (221) angeordnet ist, und der Kanal (C22) des lateralen Feldeffekttransistors (221) die dritte Schicht (3) ist.
  15. Verfahren nach Anspruch 14, wobei der Drain (D22) des lateralen Feldeffekttransistors (221) mit der Source (S1) des Sperrschicht-Feldeffekttransistors (20) verbunden ist, und wobei die Source (S22) des lateralen Feldeffekttransistors (221) mit dem Gate (G1) des Sperrschicht-Feldeffekttransistors (20) verbunden ist.
  16. Verfahren nach einem der Ansprüche 8 bis 11, das außerdem die Schritte aufweist: Ausbilden eines dritten Verunreinigungsdiffusionsbereichs (8), der mäßig mit der zweiten Verunreinigung dotiert und in einem vierten Oberflächenabschnitt der dritten Schicht (3) angeordnet wird, wobei der laterale Feldeffekttransistor (321) ein lateraler Feldeffekttransistor für einen Betrieb im Inversionsmodus ist, der ein Gate (G32) und einen Kanal (C32) aufweist, und wobei das Gate (G32) des lateralen Feldeffekttransistors (321) durch eine Elektrode (7) gebildet wird, die auf dem dritten Verunreinigungsdiffusionsbereich (8) durch einen Isolierfilm (6) und zwischen der Source (S32) und dem Drain (D32) des lateralen Feldeffekttransistors (321) angeordnet ist, und der Kanal (C32) des lateralen Feldeffekttransistors (321) der dritte Verunreinigungsdiffusionsbereich (8) ist.
  17. Verfahren nach Anspruch 16, wobei der Drain (D32) des lateralen Feldeffekttransistors (321) mit der Source (S1) des Sperrschicht-Feldeffekttransistors (20) verbunden ist, und wobei die Source (S32) des lateralen Feldeffekttransistors (321) mit dem Gate (G1) des Sperrschicht-Feldeffekttransistors (20) verbunden ist.
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