JPH0690009A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/45—Ohmic electrodes
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-
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
Abstract
(57)【要約】
【目的】本発明は高ドレイン電圧の下でもノーマルオフ
状態を維持し、且つ低オン抵抗，低オン電圧，高ｈFS，
高耐圧，高速スイッチング動作を実現する半導体装置を
提供することを目的とする。 【構成】本発明は、ｎ+ 形シリコン基板１１上に高抵抗
のｎ- 形低濃度不純物層１２が形成され、その表面側に
第１チャンネル領域を挟み対峙するゲート１３ａ，１３
ｂが形成される。前記第１チャンネル領域上にｎ- 形低
濃度不純物層１４、ｐチャンネル層１５及びｎ+ 形ソー
ス１６を形成した後、両サイドに凹溝が掘る。前記溝の
底面には、各ゲート１３ａ，１３ｂの第１ゲート電極２
１ａ，２１ｂが形成され、側壁には、ゲート酸化膜１８
を介して第２ゲート電極１９ａ，１９ｂが形成される構
造の電力用等に利用される半導体装置である。
状態を維持し、且つ低オン抵抗，低オン電圧，高ｈFS，
高耐圧，高速スイッチング動作を実現する半導体装置を
提供することを目的とする。 【構成】本発明は、ｎ+ 形シリコン基板１１上に高抵抗
のｎ- 形低濃度不純物層１２が形成され、その表面側に
第１チャンネル領域を挟み対峙するゲート１３ａ，１３
ｂが形成される。前記第１チャンネル領域上にｎ- 形低
濃度不純物層１４、ｐチャンネル層１５及びｎ+ 形ソー
ス１６を形成した後、両サイドに凹溝が掘る。前記溝の
底面には、各ゲート１３ａ，１３ｂの第１ゲート電極２
１ａ，２１ｂが形成され、側壁には、ゲート酸化膜１８
を介して第２ゲート電極１９ａ，１９ｂが形成される構
造の電力用等に利用される半導体装置である。
Description
【０００１】
【産業上の利用分野】本発明は電力用等に利用される半
導体装置に係り、特に高印加電圧下でノーマルオフし、
高耐圧，高速スイッチング動作に好適する半導体装置に
関する。
導体装置に係り、特に高印加電圧下でノーマルオフし、
高耐圧，高速スイッチング動作に好適する半導体装置に
関する。
【０００２】
【従来の技術】一般に、電力用等に利用される半導体装
置の高性能化に伴い、低オン電圧化，低オン抵抗化，高
速化，高耐圧化が求められている。
置の高性能化に伴い、低オン電圧化，低オン抵抗化，高
速化，高耐圧化が求められている。
【０００３】このような電力用半導体素子としては、ユ
ニポーラ構造のStatic InductionTransistor（以下、Ｓ
ＩＴと称する）をバイポーラモードで動作させるBipola
rMode Static Induction Transistor（以下、ＢＳＩＴ
と称する）が周知となっている。第１の従来例として、
図８にＢＳＩＴの基本的な構造を示し説明する。ここ
で、説明の簡略化のためにＮチャンネル形を例とする。
ニポーラ構造のStatic InductionTransistor（以下、Ｓ
ＩＴと称する）をバイポーラモードで動作させるBipola
rMode Static Induction Transistor（以下、ＢＳＩＴ
と称する）が周知となっている。第１の従来例として、
図８にＢＳＩＴの基本的な構造を示し説明する。ここ
で、説明の簡略化のためにＮチャンネル形を例とする。
【０００４】このＢＳＩＴは、ｎ+ 形シリコン基板１の
一主面に高抵抗のｎ- 形低濃度不純物層２が形成され、
その上層に電気的に分離するように、（ｐ+ 形）ゲート
３ａ，３ｂ及び（ｎ+ 形）ソース４が形成される。前記
ソース４の直下で、前記ゲート３に囲まれた領域がｎ-
形チャンネル領域５となる。また、前記ゲート３ａとゲ
ート３ｂの間隔をチャンネル幅と称する。そして、その
シリコン基板１上に熱酸化膜６を形成し、それぞれのゲ
ート・ソースに電極８を形成する。一方、前記シリコン
基板１の他主面側にはドレイン電極９を設ける。
一主面に高抵抗のｎ- 形低濃度不純物層２が形成され、
その上層に電気的に分離するように、（ｐ+ 形）ゲート
３ａ，３ｂ及び（ｎ+ 形）ソース４が形成される。前記
ソース４の直下で、前記ゲート３に囲まれた領域がｎ-
形チャンネル領域５となる。また、前記ゲート３ａとゲ
ート３ｂの間隔をチャンネル幅と称する。そして、その
シリコン基板１上に熱酸化膜６を形成し、それぞれのゲ
ート・ソースに電極８を形成する。一方、前記シリコン
基板１の他主面側にはドレイン電極９を設ける。
【０００５】ここで、ＢＳＩＴのオフ状態（阻止状態）
とは、一般的なＭＯＳＦＥＴと同様に、ｐｎ接合のアバ
ランシェブレークダウンによって決定される阻止電圧
（耐圧）の他に、ゲートにかかる電圧“０”Ｖの時（零
ゲート電圧時）にソース・ドレイン間に流れるリーク電
流によって定義される阻止電圧（耐圧）がある。
とは、一般的なＭＯＳＦＥＴと同様に、ｐｎ接合のアバ
ランシェブレークダウンによって決定される阻止電圧
（耐圧）の他に、ゲートにかかる電圧“０”Ｖの時（零
ゲート電圧時）にソース・ドレイン間に流れるリーク電
流によって定義される阻止電圧（耐圧）がある。
【０００６】図８に示すＢＳＩＴをノーマルオフで利用
するためには、チャンネル幅を、例えば２μｍ程度に狭
くしておき、前記零ゲート電圧時において、空乏層（破
線）がチャンネル領域５内で完全にピンチオフし、ソー
ス４の電子に対して電位障壁が生じるように構成されて
いる。すなわち、このＢＳＩＴは、構造的には電流通路
にノーマルオフにさせるようなｐｎ接合構造を有してい
ないが、電位障壁により、オフ状態を維持させるもので
ある。前記電位障壁は、主にチャンネル幅，ゲート深
さ，ゲート不純物濃度，チャンネルの不純物濃度に支配
されるが、これらのパラメータのみらなず、印加される
ドレイン電圧でも大きく影響される。
するためには、チャンネル幅を、例えば２μｍ程度に狭
くしておき、前記零ゲート電圧時において、空乏層（破
線）がチャンネル領域５内で完全にピンチオフし、ソー
ス４の電子に対して電位障壁が生じるように構成されて
いる。すなわち、このＢＳＩＴは、構造的には電流通路
にノーマルオフにさせるようなｐｎ接合構造を有してい
ないが、電位障壁により、オフ状態を維持させるもので
ある。前記電位障壁は、主にチャンネル幅，ゲート深
さ，ゲート不純物濃度，チャンネルの不純物濃度に支配
されるが、これらのパラメータのみらなず、印加される
ドレイン電圧でも大きく影響される。
【０００７】この構造であれば、前記ドレイン電圧が比
較的低い場合には、電位障壁の高さが十分高く、前記ソ
ース４の電子が熱的に電位障壁を乗り越える確率は少な
い。しかし、このＢＳＩＴに、前記ドレイン電圧が数百
ボルトにもおよぶ高ドレイン電圧が印加されていると、
電位障壁の高さは大きく減少し、前記ソース４の電子が
熱的に電位障壁を乗り越える確率が増加する。よって、
高ドレイン電圧に従い、リーク電流が増大し、ノーマル
オフが維持できなくなる。
較的低い場合には、電位障壁の高さが十分高く、前記ソ
ース４の電子が熱的に電位障壁を乗り越える確率は少な
い。しかし、このＢＳＩＴに、前記ドレイン電圧が数百
ボルトにもおよぶ高ドレイン電圧が印加されていると、
電位障壁の高さは大きく減少し、前記ソース４の電子が
熱的に電位障壁を乗り越える確率が増加する。よって、
高ドレイン電圧に従い、リーク電流が増大し、ノーマル
オフが維持できなくなる。
【０００８】第２の従来例として、前記第１の従来例の
問題を改善した図９に示すようなＢＳＩＴのチャンネル
領域にｐｎ接合構造を用いた、例えば、ｎ形チャンネル
領域にｐ形の比較的低不純物濃度層を付設させることに
より、電位障壁の高さを高め、リーク電流の低減させる
構造のＢＳＩＴを示す。ここで、図９に示す構成部材で
図８に示す構成部材と同等な部材には、同じ参照符号を
付して、その説明を省略する。
問題を改善した図９に示すようなＢＳＩＴのチャンネル
領域にｐｎ接合構造を用いた、例えば、ｎ形チャンネル
領域にｐ形の比較的低不純物濃度層を付設させることに
より、電位障壁の高さを高め、リーク電流の低減させる
構造のＢＳＩＴを示す。ここで、図９に示す構成部材で
図８に示す構成部材と同等な部材には、同じ参照符号を
付して、その説明を省略する。
【０００９】このＢＳＩＴは、第１の従来例のｎ- 形チ
ャンネル領域５の上方にｐ形チャンネル領域１０を設け
た構造である。ＢＳＩＴの耐圧値は、チャンネル領域の
仕様とｎ- 形低濃度不純物層２の不純物濃度及び厚さに
より決定される。
ャンネル領域５の上方にｐ形チャンネル領域１０を設け
た構造である。ＢＳＩＴの耐圧値は、チャンネル領域の
仕様とｎ- 形低濃度不純物層２の不純物濃度及び厚さに
より決定される。
【００１０】従来例２のＢＳＩＴにおいて、印加される
ドレイン電圧が、例えば６００Ｖであれば、チャンネル
幅２μｍ、ｐ形不純物層の表面濃度５×１０15ｃｍ-3、
深さ３μｍのチャンネル領域を形成すればよい。
ドレイン電圧が、例えば６００Ｖであれば、チャンネル
幅２μｍ、ｐ形不純物層の表面濃度５×１０15ｃｍ-3、
深さ３μｍのチャンネル領域を形成すればよい。
【００１１】このチャンネル領域は、付設される不純物
濃度層１０の濃度が十分低く、スイッチングターンオフ
時に完全に空乏化される場合には、この領域にキャリア
が存在しない状態となり、従来例１の基本的なＢＳＩＴ
と同様に高速スイッチング特性を有している。
濃度層１０の濃度が十分低く、スイッチングターンオフ
時に完全に空乏化される場合には、この領域にキャリア
が存在しない状態となり、従来例１の基本的なＢＳＩＴ
と同様に高速スイッチング特性を有している。
【００１２】
【発明が解決しようとする課題】しかし、前述した従来
の電力用半導体素子（ＢＳＩＴ）は、数百ボルトにも及
ぶ高ドレイン電圧が印加された状態で、リーク電流を完
全に遮断し、ノーマルオフを実現するためには、チャン
ネル領域とは逆導電形の不純物層１０の不純物濃度を上
げるか、さらにチャンネル幅を狭くするかの必要があ
る。
の電力用半導体素子（ＢＳＩＴ）は、数百ボルトにも及
ぶ高ドレイン電圧が印加された状態で、リーク電流を完
全に遮断し、ノーマルオフを実現するためには、チャン
ネル領域とは逆導電形の不純物層１０の不純物濃度を上
げるか、さらにチャンネル幅を狭くするかの必要があ
る。
【００１３】ところが前記チャンネル領域は、逆導電形
の不純物層１０の不純物濃度が上昇すると、完全には空
乏化されず、ゲート領域３に比べ抵抗が高いため、スイ
ッチングターンオフ時に、チャンネルとは逆導電形の不
純物層１０直下に存在する小数キャリアの蓄積効果によ
り、高速スイッチング動作が遅くなるという問題点があ
る。また、チャンネル領域は逆導電形の不純物層１０の
不純物密度が上昇すると、特性がバイポーラトランジス
タに近づき、ｈFSが低下するという問題点がある。
の不純物層１０の不純物濃度が上昇すると、完全には空
乏化されず、ゲート領域３に比べ抵抗が高いため、スイ
ッチングターンオフ時に、チャンネルとは逆導電形の不
純物層１０直下に存在する小数キャリアの蓄積効果によ
り、高速スイッチング動作が遅くなるという問題点があ
る。また、チャンネル領域は逆導電形の不純物層１０の
不純物密度が上昇すると、特性がバイポーラトランジス
タに近づき、ｈFSが低下するという問題点がある。
【００１４】また、チャンネル幅を狭くすることは、ド
レイン電流の主電流を構成するソース領域４の電子の電
流経路を狭ばめることになり、オン抵抗、ｈFSが低下し
てしまうという問題点がある。
レイン電流の主電流を構成するソース領域４の電子の電
流経路を狭ばめることになり、オン抵抗、ｈFSが低下し
てしまうという問題点がある。
【００１５】そこで本発明は、高ドレイン電圧の下でも
ノーマルオフ状態を維持し、且つ低オン抵抗，低オン電
圧，高ｈFS，高耐圧，高速スイッチング動作を実現する
半導体装置を提供することを目的とする。
ノーマルオフ状態を維持し、且つ低オン抵抗，低オン電
圧，高ｈFS，高耐圧，高速スイッチング動作を実現する
半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は上記目的を達成
するために、第１の導電形の半導体基板と、前記半導体
基板の一主面上に形成された第１導電形の第１低濃度不
純物層と、第１低濃度不純物層表面に所定幅の第１チャ
ンネル領域を挟み対峙して形成された少なくとも１対の
第２導電形の高濃度不純物からなる第１ゲートと、前記
チャンネル領域上及び前記第１ゲート上に形成された第
１導電形の第２低濃度不純物層と、前記第２低濃度不純
物層上に形成された第２導電形の低濃度不純物層からな
る第２チャンネルと、前記第２チャンネル上に対峙配置
され、その中心が前記第１ゲートの中心と同一軸上に合
致するように形成された少なくとも１対の第１導電形の
高不純物濃度層からなるソースと、前記第１ゲートにオ
ーミックコンタクトし、基板最上層まで形成される少な
くとも一対の第１ゲート電極と、前記第２チャンネルか
ら第２低濃度不純物層を経て第１ゲートまでを挟み対向
して形成されるゲート酸化膜と、前記ゲート酸化膜上に
形成された少なくとも１対の第２ゲート電極と、前記ソ
ース及び第２チャンネルにオーミックコンタクトするソ
ース電極と、前記半導体基板の他主面上に、オーミック
コンタクトするように形成されたドレイン電極とで構成
された半導体装置を提供する。
するために、第１の導電形の半導体基板と、前記半導体
基板の一主面上に形成された第１導電形の第１低濃度不
純物層と、第１低濃度不純物層表面に所定幅の第１チャ
ンネル領域を挟み対峙して形成された少なくとも１対の
第２導電形の高濃度不純物からなる第１ゲートと、前記
チャンネル領域上及び前記第１ゲート上に形成された第
１導電形の第２低濃度不純物層と、前記第２低濃度不純
物層上に形成された第２導電形の低濃度不純物層からな
る第２チャンネルと、前記第２チャンネル上に対峙配置
され、その中心が前記第１ゲートの中心と同一軸上に合
致するように形成された少なくとも１対の第１導電形の
高不純物濃度層からなるソースと、前記第１ゲートにオ
ーミックコンタクトし、基板最上層まで形成される少な
くとも一対の第１ゲート電極と、前記第２チャンネルか
ら第２低濃度不純物層を経て第１ゲートまでを挟み対向
して形成されるゲート酸化膜と、前記ゲート酸化膜上に
形成された少なくとも１対の第２ゲート電極と、前記ソ
ース及び第２チャンネルにオーミックコンタクトするソ
ース電極と、前記半導体基板の他主面上に、オーミック
コンタクトするように形成されたドレイン電極とで構成
された半導体装置を提供する。
【００１７】
【作用】以上のような構成の本発明の半導体装置は、ド
レイン電極に正電圧が印加されると、ゲートとｎ- 形低
濃度不純物層によって形成されるＰＮ接合が逆バイアス
状態となり、空乏層が延び始め、あるドレイン電圧に達
した時、中央で空乏層が繋がり前記不純物層が全て空乏
層で覆われることによって、高ドレイン電圧の印加時で
もノーマルオフ状態が維持される。また、第１主面凸部
突起領域内に設けられたＭＯＳＦＥＴにより、前記空乏
層が繋がるまでのドレイン電圧をノーマルオフ状態にす
る阻止能力を有する。
レイン電極に正電圧が印加されると、ゲートとｎ- 形低
濃度不純物層によって形成されるＰＮ接合が逆バイアス
状態となり、空乏層が延び始め、あるドレイン電圧に達
した時、中央で空乏層が繋がり前記不純物層が全て空乏
層で覆われることによって、高ドレイン電圧の印加時で
もノーマルオフ状態が維持される。また、第１主面凸部
突起領域内に設けられたＭＯＳＦＥＴにより、前記空乏
層が繋がるまでのドレイン電圧をノーマルオフ状態にす
る阻止能力を有する。
【００１８】さらにチャンネル領域に、該チャンネル領
域とは逆導電形の不純物層を付設したため、ドレイン電
流を主として構成する電子が流れる流通経路には、全く
ＰＮ接合が存在せず、少数キャリアの蓄積効果が極めて
小さく、非常に高速なスイッチングターンオフになる。
域とは逆導電形の不純物層を付設したため、ドレイン電
流を主として構成する電子が流れる流通経路には、全く
ＰＮ接合が存在せず、少数キャリアの蓄積効果が極めて
小さく、非常に高速なスイッチングターンオフになる。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２０】図１（ａ），（ｂ）は、本発明による第１
実施例の半導体装置の構造を示す断面図である。ここ
で、説明の簡略化のために、図１（ｂ）に示すように、
実際には半導体基板上に列状に形成される複数の半導体
装置（素子）の内の１つに注目し、図１（ａ）に示すよ
うに取出し、且つｎ形チャンネルを用いた場合を実施例
として説明する。
実施例の半導体装置の構造を示す断面図である。ここ
で、説明の簡略化のために、図１（ｂ）に示すように、
実際には半導体基板上に列状に形成される複数の半導体
装置（素子）の内の１つに注目し、図１（ａ）に示すよ
うに取出し、且つｎ形チャンネルを用いた場合を実施例
として説明する。
【００２１】図１（ａ）に示す半導体装置の構造におい
て、ｎ+ 形シリコン基板１１上に高抵抗のｎ- 形低濃度
不純物層（以下、不純物層と称する）１２が形成され、
該不純物層１２の表面側の部分的に、第１チャンネル領
域１２ａを挟み対峙するようにｐ+ 形ゲート１３ａ，１
３ｂが形成される。本実施例では、前記第１チャンネル
領域１２ａのチャンネル幅ａを、例えば２〜１０μｍに
設定したが、部材の種類や用途によって設定値が変更さ
れるものであって、これに限られるわけではない。
て、ｎ+ 形シリコン基板１１上に高抵抗のｎ- 形低濃度
不純物層（以下、不純物層と称する）１２が形成され、
該不純物層１２の表面側の部分的に、第１チャンネル領
域１２ａを挟み対峙するようにｐ+ 形ゲート１３ａ，１
３ｂが形成される。本実施例では、前記第１チャンネル
領域１２ａのチャンネル幅ａを、例えば２〜１０μｍに
設定したが、部材の種類や用途によって設定値が変更さ
れるものであって、これに限られるわけではない。
【００２２】さらに、前記第１チャンネル領域上にｎ-
形低濃度不純物層（以下、不純物層と称する）１４を形
成し、その上層には、ｐチャンネル層１５及びｎ+ 形ソ
ース１６を形成した後、熱酸化膜１７を形成する。
形低濃度不純物層（以下、不純物層と称する）１４を形
成し、その上層には、ｐチャンネル層１５及びｎ+ 形ソ
ース１６を形成した後、熱酸化膜１７を形成する。
【００２３】次に基板１１の表面（熱酸化膜１７）から
前記ゲート１３ａ，１３ｂが露出するように選択的にＲ
ＩＥ等のエッチングを行い、複数列の溝（図面では代表
的に１つを示している）が形成される。
前記ゲート１３ａ，１３ｂが露出するように選択的にＲ
ＩＥ等のエッチングを行い、複数列の溝（図面では代表
的に１つを示している）が形成される。
【００２４】この溝内の底面には、各ゲート１３ａ，１
３ｂとオーミックコンタクトした第１ゲート電極２１
ａ，２１ｂが形成され、側壁には、ゲート酸化膜１８
ａ，１８ｂを介して多結晶シリコンからなるゲート電極
１９ａ，１９ｂ（以下、第２ゲート電極と称する）が形
成される。
３ｂとオーミックコンタクトした第１ゲート電極２１
ａ，２１ｂが形成され、側壁には、ゲート酸化膜１８
ａ，１８ｂを介して多結晶シリコンからなるゲート電極
１９ａ，１９ｂ（以下、第２ゲート電極と称する）が形
成される。
【００２５】また、凸部に形成された突起領域表面に
は、前記ｐチャンネル層１５とｎ+ 形ソース１６の両方
にオーミックコンタクトしたソース電極２２が形成さ
れ、ｎ+ 形シリコン基板１１底面（第２主面）には、前
記基板１１とオーミックコンタクトされるドレイン電極
２３が形成される。なお、後述するように第２ゲート電
極１９は任意の場所から取り出されている。次に図２及
び図３を参照して、第１実施例の半導体装置の製造工程
の一例を説明する。
は、前記ｐチャンネル層１５とｎ+ 形ソース１６の両方
にオーミックコンタクトしたソース電極２２が形成さ
れ、ｎ+ 形シリコン基板１１底面（第２主面）には、前
記基板１１とオーミックコンタクトされるドレイン電極
２３が形成される。なお、後述するように第２ゲート電
極１９は任意の場所から取り出されている。次に図２及
び図３を参照して、第１実施例の半導体装置の製造工程
の一例を説明する。
【００２６】第１工程として、図２（ａ）に示すよう
に、ｎ+ 形シリコン基板１１上に、エピタキシャル成長
を用いて、例えば比抵抗が２０Ω以上の高抵抗の不純物
層１２を膜厚６０μｍ程度形成する。次に、この不純物
層１２の表面に熱酸化膜１７を形成し、リソグラフィ技
術を用いて、後述するｐ+ ゲート層１３を拡散形成すべ
き開孔部１７ａを開ける。
に、ｎ+ 形シリコン基板１１上に、エピタキシャル成長
を用いて、例えば比抵抗が２０Ω以上の高抵抗の不純物
層１２を膜厚６０μｍ程度形成する。次に、この不純物
層１２の表面に熱酸化膜１７を形成し、リソグラフィ技
術を用いて、後述するｐ+ ゲート層１３を拡散形成すべ
き開孔部１７ａを開ける。
【００２７】第２工程として、図２（ｂ）に示すよう
に、前記開孔部１７ａから、例えば、硼素等のｐ+ 形不
純物をイオンプラテーション法もしくはプレデポジショ
ン法を用いて、前記不純物層１２の所定領域に導入し、
例えば不純物濃度が１×１０19cm-3のｐ+ 形ゲート１３
ａ，１３ｂを形成し、前記熱酸化膜１７を全て除去す
る。その後、２回目のエピタキシャル成長を行い、例え
ば比抵抗２０Ω以上の不純物層１４を膜厚１０μｍ程度
に形成する。なお、前記不純物層１２と前記不純物層１
４の比抵抗を必ずしも一致させる必要はない。
に、前記開孔部１７ａから、例えば、硼素等のｐ+ 形不
純物をイオンプラテーション法もしくはプレデポジショ
ン法を用いて、前記不純物層１２の所定領域に導入し、
例えば不純物濃度が１×１０19cm-3のｐ+ 形ゲート１３
ａ，１３ｂを形成し、前記熱酸化膜１７を全て除去す
る。その後、２回目のエピタキシャル成長を行い、例え
ば比抵抗２０Ω以上の不純物層１４を膜厚１０μｍ程度
に形成する。なお、前記不純物層１２と前記不純物層１
４の比抵抗を必ずしも一致させる必要はない。
【００２８】第３工程として、図２（ｃ）に示すよう
に、前記不純物層１４上に全面に例えば硼素等のｐ- 形
不純物を導入し、熱処理した後、例えば、表面濃度が１
×１０17〜５×１０17cm-3、深さ３μｍ程度のｐチャン
ネル層１５を形成する。
に、前記不純物層１４上に全面に例えば硼素等のｐ- 形
不純物を導入し、熱処理した後、例えば、表面濃度が１
×１０17〜５×１０17cm-3、深さ３μｍ程度のｐチャン
ネル層１５を形成する。
【００２９】次に前記ｐチャンネル層１５上に酸化膜２
４形成し、リソグラフィ技術を用いて、ソースを設ける
べき領域に不純物が拡散できるように形成する。そし
て、イオン注入等により、ｐチャンネル領域１５に例え
ば、表面濃度が１×１０20cm-3で深さ０．２μｍ程度の
ｎ+ 形ソース１６ａ，１６ｂを形成する。
４形成し、リソグラフィ技術を用いて、ソースを設ける
べき領域に不純物が拡散できるように形成する。そし
て、イオン注入等により、ｐチャンネル領域１５に例え
ば、表面濃度が１×１０20cm-3で深さ０．２μｍ程度の
ｎ+ 形ソース１６ａ，１６ｂを形成する。
【００３０】第４工程として、図２（ｄ）に示すよう
に、前記熱酸化膜２４からｐ+ 形ゲート層１３に達する
までの両側面の所定領域をリソグラフィ技術とエッチン
グを用いて除去する。実際には、この半導体基板に溝を
堀り、複数の半導体装置の列を形成する。図面では、凸
形状に形成された素子の両側の溝の半分を図示している
ため、Ｌ字形として示されている。従って、この溝はｐ
チャンネル層１５及び不純物層１４を貫き、凹形状溝の
底面がｐ+ ゲート層１３にまで達する。
に、前記熱酸化膜２４からｐ+ 形ゲート層１３に達する
までの両側面の所定領域をリソグラフィ技術とエッチン
グを用いて除去する。実際には、この半導体基板に溝を
堀り、複数の半導体装置の列を形成する。図面では、凸
形状に形成された素子の両側の溝の半分を図示している
ため、Ｌ字形として示されている。従って、この溝はｐ
チャンネル層１５及び不純物層１４を貫き、凹形状溝の
底面がｐ+ ゲート層１３にまで達する。
【００３１】第５工程として、図３（ａ）に示すよう
に、前記溝の内面を覆うに、膜厚１０００オングストロ
ーム程度のゲート酸化膜１８を形成し、その後、燐等の
ｎ+ 形不純物が高濃度に添加された多結晶シリコン１９
を前記溝を満たすように形成する。
に、前記溝の内面を覆うに、膜厚１０００オングストロ
ーム程度のゲート酸化膜１８を形成し、その後、燐等の
ｎ+ 形不純物が高濃度に添加された多結晶シリコン１９
を前記溝を満たすように形成する。
【００３２】第６工程として、図３（ｂ）に示すよう
に、反応性エッチングにより前記多結晶シリコン１９の
不要領域を除去した後、ＣＶＤ（Chemical Vapor Depos
ition）法により、層間絶縁膜としてシリコン酸化膜２
１を２μｍ程度形成する。
に、反応性エッチングにより前記多結晶シリコン１９の
不要領域を除去した後、ＣＶＤ（Chemical Vapor Depos
ition）法により、層間絶縁膜としてシリコン酸化膜２
１を２μｍ程度形成する。
【００３３】第７工程として、図３（ｃ）に示すよう
に、電極形成領域の前記多結晶シリコン１９から、前記
ｐチャンネル層１５、各ソース１６ａ，１６ｂ及び各ゲ
ート１３ａ，１３ｂをエッチングにより露出させた後、
アルミニウム等の金属からなるソース電極２２、第１ゲ
ート電極２１を形成する。また、前記シリコン基板１１
の裏面側には、オーミックコンタクトされるドレイン電
極２３を形成する。
に、電極形成領域の前記多結晶シリコン１９から、前記
ｐチャンネル層１５、各ソース１６ａ，１６ｂ及び各ゲ
ート１３ａ，１３ｂをエッチングにより露出させた後、
アルミニウム等の金属からなるソース電極２２、第１ゲ
ート電極２１を形成する。また、前記シリコン基板１１
の裏面側には、オーミックコンタクトされるドレイン電
極２３を形成する。
【００３４】次に図１及び図３（ｃ）を参照して、本発
明の半導体装置の動作について説明する。まずソース電
極２２及び第１ゲート電極２１，第２ゲート電極１９が
接地され、ドレイン電極２３に正の電圧が印加された阻
止状態について説明する。
明の半導体装置の動作について説明する。まずソース電
極２２及び第１ゲート電極２１，第２ゲート電極１９が
接地され、ドレイン電極２３に正の電圧が印加された阻
止状態について説明する。
【００３５】前記ドレイン電極２３に正電圧が印加され
ると、各ゲート１３ａ，１３ｂと各ｎ- 形低濃度不純物
層（以下、不純物層と称する）１２，１４によって形成
されるＰＮ接合は、逆バイアス状態となり、空乏層が延
び始める。
ると、各ゲート１３ａ，１３ｂと各ｎ- 形低濃度不純物
層（以下、不純物層と称する）１２，１４によって形成
されるＰＮ接合は、逆バイアス状態となり、空乏層が延
び始める。
【００３６】また、ｐチャンネル層１５と前記不純物層
１４とで形成されたＰＮ接合も、逆バイアス状態となっ
て空乏層が延びる。そして、あるドレイン電圧に達した
時、図３（ｃ）に示すように、この両者の空乏層は、繋
がって前記不純物層１４が全て空乏層で覆われる状態に
なる。なお、第１主面凸部突起領域内に設けられたＭＯ
ＳＦＥＴは、前記両者の空乏層がつながるまでのドレイ
ン電圧を満足するだけの阻止能力を有するように形成さ
れている。さらにドレイン電圧が上昇すると空乏層に不
純物層１２側へ延びていき、最終的には、アバランシェ
ブレークダウンに至る。
１４とで形成されたＰＮ接合も、逆バイアス状態となっ
て空乏層が延びる。そして、あるドレイン電圧に達した
時、図３（ｃ）に示すように、この両者の空乏層は、繋
がって前記不純物層１４が全て空乏層で覆われる状態に
なる。なお、第１主面凸部突起領域内に設けられたＭＯ
ＳＦＥＴは、前記両者の空乏層がつながるまでのドレイ
ン電圧を満足するだけの阻止能力を有するように形成さ
れている。さらにドレイン電圧が上昇すると空乏層に不
純物層１２側へ延びていき、最終的には、アバランシェ
ブレークダウンに至る。
【００３７】また従来のＢＳＩＴの場合に、ドレイン−
ソース間のリーク電流によって定義されている阻止電圧
（耐圧）は、本発明の半導体装置の場合、第一主面凸部
突起領域内に設けられたＭＯＳＦＥＴ部のｐチャンネル
層１５の不純物濃度で決まっていた。
ソース間のリーク電流によって定義されている阻止電圧
（耐圧）は、本発明の半導体装置の場合、第一主面凸部
突起領域内に設けられたＭＯＳＦＥＴ部のｐチャンネル
層１５の不純物濃度で決まっていた。
【００３８】ところが、本発明の半導体装置では、ドレ
イン−ソース間のリーク電流が流れ出すのは、第一主面
凸部突起領域内のｐチャンネル層１５が完全に空乏化さ
れてしまい、空乏層がソース１６ａ，１６ｂまで達した
時である。しかし、前記ｐチャンネル層１５は、前記不
純物層１２及び１４に比較するとはるかに、不純物濃度
が高いため、ｐチャンネル層１５の空乏化が発生せず、
空乏層が前記不純物層１４及び１２へと延びている。
イン−ソース間のリーク電流が流れ出すのは、第一主面
凸部突起領域内のｐチャンネル層１５が完全に空乏化さ
れてしまい、空乏層がソース１６ａ，１６ｂまで達した
時である。しかし、前記ｐチャンネル層１５は、前記不
純物層１２及び１４に比較するとはるかに、不純物濃度
が高いため、ｐチャンネル層１５の空乏化が発生せず、
空乏層が前記不純物層１４及び１２へと延びている。
【００３９】そのため、前記ｐチャンネル層１５が完全
に空乏化されて、リーク電流が流れ出すよりもアバラン
シェブレークダウンの方が先に起こることになる。よっ
て、本発明の半導体装置は、ドレイン−ソース間のリー
ク電流により定義される阻止電圧を全く考慮する必要が
無く、高ドレイン電圧の下でも、ノーマルオフを実現す
ることが可能になる。
に空乏化されて、リーク電流が流れ出すよりもアバラン
シェブレークダウンの方が先に起こることになる。よっ
て、本発明の半導体装置は、ドレイン−ソース間のリー
ク電流により定義される阻止電圧を全く考慮する必要が
無く、高ドレイン電圧の下でも、ノーマルオフを実現す
ることが可能になる。
【００４０】また、本発明の半導体装置では、第一主面
凸部突起領域内に形成されたＭＯＳＦＥＴに高電界が印
加されないように、空乏層で第１チャンネルをピンチオ
フすればよい、従って、前記ゲート１３ａとゲート１３
ｂの間隔（以下、第１チャンネル幅と称す）を従来のＢ
ＳＩＴのように狭く形成する必要がない。
凸部突起領域内に形成されたＭＯＳＦＥＴに高電界が印
加されないように、空乏層で第１チャンネルをピンチオ
フすればよい、従って、前記ゲート１３ａとゲート１３
ｂの間隔（以下、第１チャンネル幅と称す）を従来のＢ
ＳＩＴのように狭く形成する必要がない。
【００４１】また、第１チャンネル幅を広くすること
は、導通状態に時にドレイン電流を主として構成する電
子の通路を拡張することになるため、極めて高い電流密
度が実現でき、有利である。次に、本発明半導体装置の
導通状態について説明する。本発明の半導体装置の導通
状態は、第１ゲート電極２１及び第２ゲート電極１９に
正の電圧を印加することで実現される。
は、導通状態に時にドレイン電流を主として構成する電
子の通路を拡張することになるため、極めて高い電流密
度が実現でき、有利である。次に、本発明半導体装置の
導通状態について説明する。本発明の半導体装置の導通
状態は、第１ゲート電極２１及び第２ゲート電極１９に
正の電圧を印加することで実現される。
【００４２】まず、前記第２ゲート電極１９に正の電圧
が印加されると、ｐチャンネル層１５のゲート酸化膜１
８に接した領域が、ｎ形に反転し、ソース１６と不純物
層１４は導通状態になり、ソース１６内の電子が流れ出
す。
が印加されると、ｐチャンネル層１５のゲート酸化膜１
８に接した領域が、ｎ形に反転し、ソース１６と不純物
層１４は導通状態になり、ソース１６内の電子が流れ出
す。
【００４３】次に、第１ゲート電極２１に正の電圧が印
加されると、ｐ+ ゲート層１３から不純物層１２及び１
４に、少数キャリアである正孔の注入が起こる。前記ｐ
+ ゲート層１３から不純物層１２及び１４に注入された
正孔の数が、該不純物層１２及び１４の多数キャリアで
ある電子の数を越えると、電荷中性条件を満たそうと、
多数キャリアである電子の数が増加するように、ソース
層１６から電子の引き出しが促進される。その結果、素
子内部の抵抗は極めて低い状態となり、高い電流密度を
示すことになるため、低オン電圧，低オン抵抗が実現さ
れる。次に本発明半導体装置のスイッチング特性（スイ
ッチングターンオフ）について説明する。
加されると、ｐ+ ゲート層１３から不純物層１２及び１
４に、少数キャリアである正孔の注入が起こる。前記ｐ
+ ゲート層１３から不純物層１２及び１４に注入された
正孔の数が、該不純物層１２及び１４の多数キャリアで
ある電子の数を越えると、電荷中性条件を満たそうと、
多数キャリアである電子の数が増加するように、ソース
層１６から電子の引き出しが促進される。その結果、素
子内部の抵抗は極めて低い状態となり、高い電流密度を
示すことになるため、低オン電圧，低オン抵抗が実現さ
れる。次に本発明半導体装置のスイッチング特性（スイ
ッチングターンオフ）について説明する。
【００４４】第１ゲート電極２１及び第２ゲート電極１
９に正の電圧が印加された、導通状態をターンオフする
には、第１ゲート電極２１及び第２ゲート電極１９に負
の電圧を印加することにより実現される。
９に正の電圧が印加された、導通状態をターンオフする
には、第１ゲート電極２１及び第２ゲート電極１９に負
の電圧を印加することにより実現される。
【００４５】そして前記第２ゲート電極１９に負の電圧
が印加されると、ｐチャンネル層１５内のｎ形に反転し
ていた領域は、ｐ形に戻り、ソース１６からの電子の供
給が遮断される。
が印加されると、ｐチャンネル層１５内のｎ形に反転し
ていた領域は、ｐ形に戻り、ソース１６からの電子の供
給が遮断される。
【００４６】次に、第１ゲート電極２１に負の電圧が印
加されると、ｐ+ ゲート層（第１ゲート）１３と、不純
物層１２及び１４で形成されるＰＮ接合が逆バイアス状
態となる。この時、前記不純物層１４は完全に空乏化さ
れ、キャリアが全く存在しない状態となる。また、前記
不純物層１２に注入されていた少数キャリアである正孔
は、第１ゲート電極２１から掃き出される。
加されると、ｐ+ ゲート層（第１ゲート）１３と、不純
物層１２及び１４で形成されるＰＮ接合が逆バイアス状
態となる。この時、前記不純物層１４は完全に空乏化さ
れ、キャリアが全く存在しない状態となる。また、前記
不純物層１２に注入されていた少数キャリアである正孔
は、第１ゲート電極２１から掃き出される。
【００４７】以上のことから、本発明の半導体装置で
は、第１ゲート１３とソース１６の間にｎ- 形低濃度不
純物層１４及びｐチャンネル層１５が形成されているた
め、従来のＢＳＩＴよりも、第１ゲート１３−ソース１
６の層間の耐圧を大きくすることができ、第１ゲート電
極２１に大きな逆バイアスを印加することができる。
は、第１ゲート１３とソース１６の間にｎ- 形低濃度不
純物層１４及びｐチャンネル層１５が形成されているた
め、従来のＢＳＩＴよりも、第１ゲート１３−ソース１
６の層間の耐圧を大きくすることができ、第１ゲート電
極２１に大きな逆バイアスを印加することができる。
【００４８】また、従来の図９に示したようなチャンネ
ル領域に、該チャンネル領域とは逆導電形の不純物層を
付設したＢＳＩＴは、ドレイン電流を主として構成する
電子が流れる流通経路には、全くＰＮ接合が存在しない
ので、少数キャリアの蓄積効果が極めて小さく、非常に
高速なスイッチングターンオフが可能である。
ル領域に、該チャンネル領域とは逆導電形の不純物層を
付設したＢＳＩＴは、ドレイン電流を主として構成する
電子が流れる流通経路には、全くＰＮ接合が存在しない
ので、少数キャリアの蓄積効果が極めて小さく、非常に
高速なスイッチングターンオフが可能である。
【００４９】次に、図４に本発明の第２実施例を示し説
明する。ここで、第２実施例の構成部材で第１実施例の
構成部材と同等の部材には、同じ参照符号を付して、そ
の説明を省略する。前述した第１実施例の場合には、第
１主面の凹部溝底部に第１ゲート電極２１を形成してい
るため、比較的溝底部の幅を広く形成する必要がある。
明する。ここで、第２実施例の構成部材で第１実施例の
構成部材と同等の部材には、同じ参照符号を付して、そ
の説明を省略する。前述した第１実施例の場合には、第
１主面の凹部溝底部に第１ゲート電極２１を形成してい
るため、比較的溝底部の幅を広く形成する必要がある。
【００５０】一方、図４に示す第２実施例は、第１主面
凹部溝全域が多結晶シリコンからなる第２ゲート電極１
９のみが形成されている。そのため、溝底部の幅を狭く
することができ、単一素子幅を小さくすることができる
ため、集積度が向上し、電流密度を高くすることができ
る。このような第１ゲート電極２１の実施例として、図
５乃至図７に具体的な構造を示し説明する。
凹部溝全域が多結晶シリコンからなる第２ゲート電極１
９のみが形成されている。そのため、溝底部の幅を狭く
することができ、単一素子幅を小さくすることができる
ため、集積度が向上し、電流密度を高くすることができ
る。このような第１ゲート電極２１の実施例として、図
５乃至図７に具体的な構造を示し説明する。
【００５１】図５に示す構造の場合は、第１ゲート電極
２１形成用の切欠部２５が形成され、ゲート１３が露出
する箇所に第１ゲート電極２１が形成されたものであ
る。しかし、この場合前記切欠部２５の側面部のｎ- 低
濃度不純物層１４が浮遊電位状態にあり、オン特性、耐
圧特性に悪影響を与える場合がある。
２１形成用の切欠部２５が形成され、ゲート１３が露出
する箇所に第１ゲート電極２１が形成されたものであ
る。しかし、この場合前記切欠部２５の側面部のｎ- 低
濃度不純物層１４が浮遊電位状態にあり、オン特性、耐
圧特性に悪影響を与える場合がある。
【００５２】また、図６に示す構造の場合には、ゲート
１３と同じ導電形の領域２６を前記ゲート１３と接続さ
れるように、基板の表面側から不純物を拡散し、領域２
６を形成する。そして前記領域２６上に第１ゲート電極
２１を形成したものである。この実施例では、基板の表
面側が平坦化されるため、第１ゲート電極２１の形成が
比較的容易である。しかし、この場合も領域２６に隣接
するｎ- 低濃度不純物層１４が浮遊電位状態にある。
１３と同じ導電形の領域２６を前記ゲート１３と接続さ
れるように、基板の表面側から不純物を拡散し、領域２
６を形成する。そして前記領域２６上に第１ゲート電極
２１を形成したものである。この実施例では、基板の表
面側が平坦化されるため、第１ゲート電極２１の形成が
比較的容易である。しかし、この場合も領域２６に隣接
するｎ- 低濃度不純物層１４が浮遊電位状態にある。
【００５３】さらに図７に示す構造は、図６の場合と同
様な工程で領域２６を形成し、領域２６上に第１ゲート
電極２１を形成したものである。前記領域２６を形成す
る際に、不純物拡散がゲート膜１８にまで達するように
形成し、ｎ- 低濃度不純物層１４の浮遊電位状態を完全
に消滅するように領域２６を形成し、オン特性、耐圧特
性への影響をなくしたものである。
様な工程で領域２６を形成し、領域２６上に第１ゲート
電極２１を形成したものである。前記領域２６を形成す
る際に、不純物拡散がゲート膜１８にまで達するように
形成し、ｎ- 低濃度不純物層１４の浮遊電位状態を完全
に消滅するように領域２６を形成し、オン特性、耐圧特
性への影響をなくしたものである。
【００５４】なお、図４に示すように、第１ゲート電極
２１および第２ゲート電極１９は半導体主面１の任意の
場所から取り出されている。従って、図４は図３に比べ
ると電流密度は向上するが、ゲート１３と第１ゲート電
極２１のコンタクト面積が、図３に比べ小さいため、第
１ゲートのゲート抵抗が大きくなってしまいスイッチン
グ特性は低下する。
２１および第２ゲート電極１９は半導体主面１の任意の
場所から取り出されている。従って、図４は図３に比べ
ると電流密度は向上するが、ゲート１３と第１ゲート電
極２１のコンタクト面積が、図３に比べ小さいため、第
１ゲートのゲート抵抗が大きくなってしまいスイッチン
グ特性は低下する。
【００５５】また、本実施例の第１ゲート１３ａ，１３
ｂは、チャンネル領域を対峙して形成される一対の高濃
度不純物層であったが、所定幅のチャンネル領域を確保
できればよく、一対以上の組であってもよい。
ｂは、チャンネル領域を対峙して形成される一対の高濃
度不純物層であったが、所定幅のチャンネル領域を確保
できればよく、一対以上の組であってもよい。
【００５６】以上詳述したように本発明の半導体装置
は、数百ボルトに至る高ドレイン電圧がドレイン電極に
印加されると、ゲートとｎ- 形低濃度不純物層によって
形成されるＰＮ接合が逆バイアス状態となり、不純物層
が全て空乏層で覆われて、ノーマルオフ状態になる。比
較的低いドレイン電圧の印加時には、第１主面凸部突起
領域内に設けられたＭＯＳＦＥＴにより、前記空乏層が
繋がるまでノーマルオフ状態にできる。さらにチャンネ
ル領域に、該チャンネル領域とは逆導電形の不純物層を
付設したため、ドレイン電流を主として構成する電子が
流れる流通経路には、全くＰＮ接合が存在せず、少数キ
ャリアの蓄積効果が極めて小さく、非常に高速なスイッ
チングターンオフができ、リーク電流がほとんど流れ
ず、本発明の半導体装置は、ノーマルオフの低オン抵
抗，低オン電圧，高ｈFS，高耐圧，高速スイッチング特
性を兼ね備えている。また本発明は、前述した実施例に
限定されるものではなく、他にも発明の要旨を逸脱しな
い範囲で種々の変形や応用が可能であることは勿論であ
る。
は、数百ボルトに至る高ドレイン電圧がドレイン電極に
印加されると、ゲートとｎ- 形低濃度不純物層によって
形成されるＰＮ接合が逆バイアス状態となり、不純物層
が全て空乏層で覆われて、ノーマルオフ状態になる。比
較的低いドレイン電圧の印加時には、第１主面凸部突起
領域内に設けられたＭＯＳＦＥＴにより、前記空乏層が
繋がるまでノーマルオフ状態にできる。さらにチャンネ
ル領域に、該チャンネル領域とは逆導電形の不純物層を
付設したため、ドレイン電流を主として構成する電子が
流れる流通経路には、全くＰＮ接合が存在せず、少数キ
ャリアの蓄積効果が極めて小さく、非常に高速なスイッ
チングターンオフができ、リーク電流がほとんど流れ
ず、本発明の半導体装置は、ノーマルオフの低オン抵
抗，低オン電圧，高ｈFS，高耐圧，高速スイッチング特
性を兼ね備えている。また本発明は、前述した実施例に
限定されるものではなく、他にも発明の要旨を逸脱しな
い範囲で種々の変形や応用が可能であることは勿論であ
る。
【００５７】
【発明の効果】以上詳述したように本発明によれば、数
百ボルトに至る高ドレイン電圧の下でもノーマルオフ状
態を維持し、且つ低オン抵抗，低オン電圧，高ｈFS，高
耐圧，高速スイッチング動作を実現する半導体装置を提
供することができる。
百ボルトに至る高ドレイン電圧の下でもノーマルオフ状
態を維持し、且つ低オン抵抗，低オン電圧，高ｈFS，高
耐圧，高速スイッチング動作を実現する半導体装置を提
供することができる。
【図１】図１（ａ），（ｂ）は、本発明による第１実施
例の半導体装置の構造を示す断面図である。
例の半導体装置の構造を示す断面図である。
【図２】図２（ａ）乃至（ｄ）は、図１に示した第１実
施例の半導体装置の製造工程の前半部を示す図である。
施例の半導体装置の製造工程の前半部を示す図である。
【図３】図３（ａ）乃至（ｃ）は、図２に続く第１実施
例の半導体装置の製造工程の後半部を示す図である。
例の半導体装置の製造工程の後半部を示す図である。
【図４】図４は、本発明の第２実施例の半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図５】図５は、図１に示す第１ゲート電極の具体的構
造の一例を示す図である。
造の一例を示す図である。
【図６】図６は、図１に示す第１ゲート電極の具体的構
造の一例を示す図である。
造の一例を示す図である。
【図７】図７は、図１に示す第１ゲート電極の具体的構
造の一例を示す図である。
造の一例を示す図である。
【図８】図８は、第１の従来例となるＢＳＩＴの基本的
な構造を示す図である。
な構造を示す図である。
【図９】図９は、第２の従来例となるＢＳＩＴの基本的
な構造を示す図である。
な構造を示す図である。
１…ｎ+ 形シリコン基板、２…ｎ- 形低濃度不純物層、
３ａ，３ｂ，１３ａ，１３ｂ…ゲート、４…ソース、５
…ｎ- 形チャンネル領域、６，１７…熱酸化膜、８…電
極、９…ドレイン電極、１０…ｐ形チャンネル領域、１
１…ｎ+ 形シリコン基板、１２，１４…ｎ- 形低濃度不
純物層、１２ａ…第１チャンネル領域、１３…ｐ+ ゲー
ト層、１５…ｐチャンネル層、１６…ｎ+ 形ソース、１
８ａ，１８ｂ…ゲート酸化膜、１９ａ，１９ｂ…ゲート
電極、２３…ドレイン電極、２４…酸化膜、２５…切欠
部、２６…領域。
３ａ，３ｂ，１３ａ，１３ｂ…ゲート、４…ソース、５
…ｎ- 形チャンネル領域、６，１７…熱酸化膜、８…電
極、９…ドレイン電極、１０…ｐ形チャンネル領域、１
１…ｎ+ 形シリコン基板、１２，１４…ｎ- 形低濃度不
純物層、１２ａ…第１チャンネル領域、１３…ｐ+ ゲー
ト層、１５…ｐチャンネル層、１６…ｎ+ 形ソース、１
８ａ，１８ｂ…ゲート酸化膜、１９ａ，１９ｂ…ゲート
電極、２３…ドレイン電極、２４…酸化膜、２５…切欠
部、２６…領域。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/00 9184−5Ｊ
Claims (1)
- 【請求項１】 第１の導電形の半導体基板と、 前記半導体基板の一主面上に形成された第１導電形の第
１低濃度不純物層と、 第１低濃度不純物層表面に所定幅の第１チャンネル領域
を挟み対峙して形成された少なくとも１対の第２導電形
の高濃度不純物からなる第１ゲートと、 前記チャンネル領域上及び前記第１ゲート上に形成され
た第１導電形の第２低濃度不純物層と、 前記第２低濃度不純物層上に形成された第２導電形の低
濃度不純物層からなる第２チャンネルと、 前記第２チャンネル上に対峙配置され、その中心が前記
第１ゲートの中心と同一軸上に合致するように形成され
た少なくとも１対の第１導電形の高不純物濃度層からな
るソースと、 前記第１ゲートにオーミックコンタクトし、基板最上層
まで形成される少なくとも一対の第１ゲート電極と、 前記第２チャンネルから第２低濃度不純物層を経て第１
ゲートまでを挟み対向して形成されるゲート酸化膜と、 前記ゲート酸化膜上に形成された少なくとも１対の第２
ゲート電極と、 前記ソース及び第２チャンネルにオーミックコンタクト
するソース電極と、 前記半導体基板の他主面上に、オーミックコンタクトす
るように形成されたドレイン電極とを具備することを特
徴とする半導体装置。 ３．発明の詳細な説明
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|---|---|---|---|
| JP4048316A JP2519369B2 (ja) | 1992-03-05 | 1992-03-05 | 半導体装置 |
| KR1019930003159A KR0124495B1 (ko) | 1992-03-05 | 1993-03-04 | 반도체 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048316A JP2519369B2 (ja) | 1992-03-05 | 1992-03-05 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0690009A true JPH0690009A (ja) | 1994-03-29 |
| JP2519369B2 JP2519369B2 (ja) | 1996-07-31 |
Family
ID=12800016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048316A Expired - Fee Related JP2519369B2 (ja) | 1992-03-05 | 1992-03-05 | 半導体装置 |
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| Country | Link |
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| JP (1) | JP2519369B2 (ja) |
| KR (1) | KR0124495B1 (ja) |
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| JP2003031591A (ja) * | 2001-05-08 | 2003-01-31 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2008186925A (ja) * | 2007-01-29 | 2008-08-14 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート炭化珪素半導体装置とその製造方法 |
| WO2013031212A1 (ja) * | 2011-08-29 | 2013-03-07 | 次世代パワーデバイス技術研究組合 | 双方向素子、双方向素子回路および電力変換装置 |
| JP2017092472A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | Ｆｅｔ−バイポーラトランジスタの組み合わせ、およびこのようなｆｅｔ−バイポーラトランジスタの組み合わせを備えたスイッチ |
| CN107579109A (zh) * | 2016-07-05 | 2018-01-12 | 现代自动车株式会社 | 半导体器件及其制造方法 |
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1992
- 1992-03-05 JP JP4048316A patent/JP2519369B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-04 KR KR1019930003159A patent/KR0124495B1/ko not_active IP Right Cessation
- 1993-03-04 US US08/026,420 patent/US5350934A/en not_active Expired - Lifetime
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