JP2746325B2 - 伝導度変調型たて型ｍｏｓ−ｆｅｔ - Google Patents
伝導度変調型たて型ｍｏｓ−ｆｅｔInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はドレイン側にソースと逆導電形の領域を付加
してバイポーラ動作を利用するたて型MOS−FETに関す
る。 〔従来技術とその問題点〕 例えばバイポーラ動作を利用するＮチヤンネルMOS−F
ETは一般に第３図に示すような構造をもっている。第３
図はその模型的な要部断面図を示したものであり、主要
な構成部はソース電極1,ゲート電極2,ドレイン電極3,N-
ベース層4,P+層5,Pベース層6,P+ドレイン層7,N+ソース
層8,ゲートポリシリコン層9,絶縁酸化膜10からなってい
る。15はゲート酸化膜である。記号Ｓはソース,Gはゲー
ト,Dはドレインを表わす。 このような構造をもつ素子のソース電極１に対して、
ゲート電極２に一定のしきい値以上の電圧を印加する
と、ゲートポリシリコン層９の下のＰベース層６の表面
が反転して電子のチヤンネルを形成し、ソースとドレイ
ンは導通状態となる。このチヤンネルを通ってN-ベース
層４に流入した電子はP+ドレイン層７に達するとホール
の注入を引き起こす。ホールの注入によってN-ベース層
４は伝導度変調を受け、伝導度が著しく大きくなり、大
電流を流すことが可能となる。この電流はP+ドレイン層
７を付加してない通常のたて型パワーMOS−FETの10〜20
倍にもなることが大きな利点となっている。 次に第３図の構造をもつ素子を等価回路で示した第４
図を参照して上記の素子動作を説明する。第４図の回路
はベースショート抵抗Rp,PNPトランジスタ12,NPNトラン
ジスタ13,MOS−FET14からなる。PNPトランジスタ12は第
３図のＰベース層6,N-ベース層4,P+ドレイン層７により
形成され、NPNトランジスタ13は第３図のN+ソース層8,P
ベース層6,N-ベース層４により形成される。ベースショ
ート抵抗Rpは第３図のＰベース層６とP+層５とを直列に
ソースにつないだときの抵抗である。素子動作はゲート
にしきい値以上の電圧を印加してMOS−FET14がオン状態
になるとPNPトランジスタ12のベースにソースから電子
が流れ込んで素子はオン状態となるものである。 しかしながら、前述のように大電流を流すことができ
るという利点をもつこの伝導度変調形のたて型MOS−FET
は第４図から明らかなようにNPNトランジスタ13とPNPト
ランジスタ12とから形成される寄生サイリスタに由来す
るラッチアップ現象を伴うことが一つの欠点となってい
る。すなわち、ソース，ドレイン間の電流が少ない領域
ではベースショート抵抗Rpによる電圧降下は小さいので
NPNトランジスタ13はほとんど電流を流すことができ
ず、PNPトランジスタ12のみが電流を流している。MOS−
FET14のゲート電圧を大きくしてPNPトランジスタ12に電
流を多く流し始めると、ベースショート抵抗Rpによる電
圧降下が大きくなり、遂に寄生サイリスタがオン状態と
なる。この状態になると、MOS−FET14のゲート電圧を加
えなくても寄生サイリスタ部分で自発的に電流をラッチ
しているために主電流をしゃ断することができなくな
る。この状態をラッチアップ現象と呼んでおり、このラ
ッチアップ現象のためにたて型MOS−FETに流し得る最大
電流値が制限される。 このラッチアップ現象は特にゲート電圧を切った直後
のターンオフ時に生じやすい。すなわち第４図において
MOS−FET14をオフ状態にすると、PNPトランジスタ12の
ベースへ流入していたMOS−FET14からの電子は急に流れ
を止められるので、ベースで再結合していた電子がなく
なり、その結果多量のホールが再結合することなくショ
ート抵抗Rpに流れてしまう。このため寄生サイリスタが
動作しやすくなるからである。 このようにたて型MOS−FETのスイッチオフの際、すな
わちターンオフ状態においてラッチアップ現象が起きや
すいことから、ターンオフ時間を速くすることができな
いなど、このたて型MOS−FETをスイッチング素子として
用いるときの大きな欠点となっている。 〔発明の目的〕 本発明は上述の点に鑑みてなされたものであり、その
目的は寄生サイリスタによるラッチアップ現象を抑制し
て、最大動作電流を増し、しかも素子のスイッチング動
作を確実に行なうことができるたて型MOS−FETを提供す
ることにある。 〔発明の要点〕 本発明はゲートの下に拡がるＰベース層を大きく拡げ
て、N-ベース層との境界部の表面積が大きくなるよう
に、基板を傾斜部と底部とを有するＶ字状の掘り込み部
を有する構造とするとともに、ソース領域を掘り込み部
の傾斜部近傍の底部直下のＰベース層内に形成した構造
としたものであり、これにより注入されたホールがN-ベ
ース層からＰベース層へ流れ込む表面積を十分広くとる
ことができ、さらにＮソース領域を掘り込み部の底部に
のみ形成したので、ホールの流れるＰベース領域がＮソ
ース領域で狭められる部分がほんの少しであり、その結
果ホールの流れは一部に集中することなく、その部分の
電位の上昇をひき起こすこともないので寄生サイリスタ
によるラッチアップ現象を阻止することを可能としたも
のである。 〔発明の実施例〕 以下本発明の実施例を図面を参照して説明する。 第１図は本発明により得られたたて型MOS−FETの模型
的な要部断面図であり、説明の便宜上第３図と同じ機能
を有する部分を同一符号で表わしてある。 第１図が第３図と異なる所はソース領域とチヤンネル
形成領域を含めて表面に開口部を有し断面がほぼＶ字状
を呈するように掘り込んだことにあり、そのためにＰベ
ース層６はＶ字状ポリシリコン層９をマスクにして拡散
してある。このような構造にすることにより、この素子
のラッチアップ現象が起こりにくくなるのは次の理由に
よる。 第３図の構造ではＰベース層６を流れるホールによ
り、第４図のベースショート抵抗Rpにおいて電位差が生
ずるために、NPNトランジスタ13のベース，エミッタ間
に電位差を与え、NPNトランジスタ13が容易に作動し、
ラッチアップ現象を起こすのに対して、第１図のソース
領域を断面Ｖ字状に掘り込んだ素子ではＰベース層６は
第３図のものに比べてN-ベース層４と接する面積が大き
くなり、したがってここを同じホール電流が流れるとし
ても、ホール電流密度は小さくなる。また、Ｎソース領
域８を掘り込み部の傾斜部に近い底部直下のＰベース層
６内にできるだけ小さくなるように形成し、これによっ
てホールの流れるＰベース層が広くなる。このため実際
には第４図のベースショート抵抗Rpにより生ずる電位差
は小さく、その結果NPNトランジスタ13が容易に作動す
ることなく、寄生サイリスタによるラッチアップ現象が
起りにくくなるのである。 次に本発明のたて型MOS−FETの構成を得るための製造
プロセスについて述べる。第２図は本発明に必要とする
主な工程をその順に示したものであり、第１図と共通部
分に同一符号を用いてある。まずP+基板７上にN-エピタ
キシアル層４を有するウエハーにフイールド酸化膜16を
つけて開口部を形成する（ａ）。次に開口部のN-ベース
層４をエッチングにより断面Ｖ字型に掘り込み、Ｖ字型
の底部にマスクを用いてP+層５を拡散形成し（ｂ）、Ｖ
字型内面にゲート酸化膜15を形成する（ｃ）。ゲート酸
化膜15上にゲートポリシリコン層９を形成した後、セル
フアラインでＰベース層６を形成する（ｄ）。次いでレ
ジストマスク17を用いてAsのイオン注入を行ないN+ソー
ス層８を形成する（ｅ）。レジストマスク17を除去して
PSG膜10を形成する（ｆ）。そしてソース電極1,ゲート
電極２を設ける（ｇ）。 以上のように本発明の素子ははじめにN-ベース層４を
断面Ｖ字型にエッチングして掘り込むほかは工程上通常
のたて型MOS−FETとほぼ同様にして製造することができ
る。 〔発明の効果〕 本発明によれば、Ｖ字状の掘り込み部の傾斜部の一部
と底部とを囲むように第２導電（Ｎ）ベース層内に形成
された第１導電型（Ｐ）ベース層と、この第１導電型
（Ｐ）ベース層の底部内の傾斜部近傍に形成された第２
導電型（Ｎ）ソース層と、第２導電型（Ｎ）ソース層と
第２導電型（Ｎ）ソース層との間の第１導電型（Ｐ）ベ
ース層のチャネル領域の表面上に絶縁膜を介して形成さ
れたゲートポリシリコン層と、掘り込み部の底部で第２
導電型（Ｎ）ソース層と第１導電型（Ｐ）ベース層とが
ソース電極に接続された構成としたので、第１導電型
（Ｐ）ベース層のベースショート抵抗が小となり、この
ベースショート抵抗に生じる電圧降下を小さくでき、寄
生サイリスタのラッチアップ現象の発生を抑制すること
ができる。
してバイポーラ動作を利用するたて型MOS−FETに関す
る。 〔従来技術とその問題点〕 例えばバイポーラ動作を利用するＮチヤンネルMOS−F
ETは一般に第３図に示すような構造をもっている。第３
図はその模型的な要部断面図を示したものであり、主要
な構成部はソース電極1,ゲート電極2,ドレイン電極3,N-
ベース層4,P+層5,Pベース層6,P+ドレイン層7,N+ソース
層8,ゲートポリシリコン層9,絶縁酸化膜10からなってい
る。15はゲート酸化膜である。記号Ｓはソース,Gはゲー
ト,Dはドレインを表わす。 このような構造をもつ素子のソース電極１に対して、
ゲート電極２に一定のしきい値以上の電圧を印加する
と、ゲートポリシリコン層９の下のＰベース層６の表面
が反転して電子のチヤンネルを形成し、ソースとドレイ
ンは導通状態となる。このチヤンネルを通ってN-ベース
層４に流入した電子はP+ドレイン層７に達するとホール
の注入を引き起こす。ホールの注入によってN-ベース層
４は伝導度変調を受け、伝導度が著しく大きくなり、大
電流を流すことが可能となる。この電流はP+ドレイン層
７を付加してない通常のたて型パワーMOS−FETの10〜20
倍にもなることが大きな利点となっている。 次に第３図の構造をもつ素子を等価回路で示した第４
図を参照して上記の素子動作を説明する。第４図の回路
はベースショート抵抗Rp,PNPトランジスタ12,NPNトラン
ジスタ13,MOS−FET14からなる。PNPトランジスタ12は第
３図のＰベース層6,N-ベース層4,P+ドレイン層７により
形成され、NPNトランジスタ13は第３図のN+ソース層8,P
ベース層6,N-ベース層４により形成される。ベースショ
ート抵抗Rpは第３図のＰベース層６とP+層５とを直列に
ソースにつないだときの抵抗である。素子動作はゲート
にしきい値以上の電圧を印加してMOS−FET14がオン状態
になるとPNPトランジスタ12のベースにソースから電子
が流れ込んで素子はオン状態となるものである。 しかしながら、前述のように大電流を流すことができ
るという利点をもつこの伝導度変調形のたて型MOS−FET
は第４図から明らかなようにNPNトランジスタ13とPNPト
ランジスタ12とから形成される寄生サイリスタに由来す
るラッチアップ現象を伴うことが一つの欠点となってい
る。すなわち、ソース，ドレイン間の電流が少ない領域
ではベースショート抵抗Rpによる電圧降下は小さいので
NPNトランジスタ13はほとんど電流を流すことができ
ず、PNPトランジスタ12のみが電流を流している。MOS−
FET14のゲート電圧を大きくしてPNPトランジスタ12に電
流を多く流し始めると、ベースショート抵抗Rpによる電
圧降下が大きくなり、遂に寄生サイリスタがオン状態と
なる。この状態になると、MOS−FET14のゲート電圧を加
えなくても寄生サイリスタ部分で自発的に電流をラッチ
しているために主電流をしゃ断することができなくな
る。この状態をラッチアップ現象と呼んでおり、このラ
ッチアップ現象のためにたて型MOS−FETに流し得る最大
電流値が制限される。 このラッチアップ現象は特にゲート電圧を切った直後
のターンオフ時に生じやすい。すなわち第４図において
MOS−FET14をオフ状態にすると、PNPトランジスタ12の
ベースへ流入していたMOS−FET14からの電子は急に流れ
を止められるので、ベースで再結合していた電子がなく
なり、その結果多量のホールが再結合することなくショ
ート抵抗Rpに流れてしまう。このため寄生サイリスタが
動作しやすくなるからである。 このようにたて型MOS−FETのスイッチオフの際、すな
わちターンオフ状態においてラッチアップ現象が起きや
すいことから、ターンオフ時間を速くすることができな
いなど、このたて型MOS−FETをスイッチング素子として
用いるときの大きな欠点となっている。 〔発明の目的〕 本発明は上述の点に鑑みてなされたものであり、その
目的は寄生サイリスタによるラッチアップ現象を抑制し
て、最大動作電流を増し、しかも素子のスイッチング動
作を確実に行なうことができるたて型MOS−FETを提供す
ることにある。 〔発明の要点〕 本発明はゲートの下に拡がるＰベース層を大きく拡げ
て、N-ベース層との境界部の表面積が大きくなるよう
に、基板を傾斜部と底部とを有するＶ字状の掘り込み部
を有する構造とするとともに、ソース領域を掘り込み部
の傾斜部近傍の底部直下のＰベース層内に形成した構造
としたものであり、これにより注入されたホールがN-ベ
ース層からＰベース層へ流れ込む表面積を十分広くとる
ことができ、さらにＮソース領域を掘り込み部の底部に
のみ形成したので、ホールの流れるＰベース領域がＮソ
ース領域で狭められる部分がほんの少しであり、その結
果ホールの流れは一部に集中することなく、その部分の
電位の上昇をひき起こすこともないので寄生サイリスタ
によるラッチアップ現象を阻止することを可能としたも
のである。 〔発明の実施例〕 以下本発明の実施例を図面を参照して説明する。 第１図は本発明により得られたたて型MOS−FETの模型
的な要部断面図であり、説明の便宜上第３図と同じ機能
を有する部分を同一符号で表わしてある。 第１図が第３図と異なる所はソース領域とチヤンネル
形成領域を含めて表面に開口部を有し断面がほぼＶ字状
を呈するように掘り込んだことにあり、そのためにＰベ
ース層６はＶ字状ポリシリコン層９をマスクにして拡散
してある。このような構造にすることにより、この素子
のラッチアップ現象が起こりにくくなるのは次の理由に
よる。 第３図の構造ではＰベース層６を流れるホールによ
り、第４図のベースショート抵抗Rpにおいて電位差が生
ずるために、NPNトランジスタ13のベース，エミッタ間
に電位差を与え、NPNトランジスタ13が容易に作動し、
ラッチアップ現象を起こすのに対して、第１図のソース
領域を断面Ｖ字状に掘り込んだ素子ではＰベース層６は
第３図のものに比べてN-ベース層４と接する面積が大き
くなり、したがってここを同じホール電流が流れるとし
ても、ホール電流密度は小さくなる。また、Ｎソース領
域８を掘り込み部の傾斜部に近い底部直下のＰベース層
６内にできるだけ小さくなるように形成し、これによっ
てホールの流れるＰベース層が広くなる。このため実際
には第４図のベースショート抵抗Rpにより生ずる電位差
は小さく、その結果NPNトランジスタ13が容易に作動す
ることなく、寄生サイリスタによるラッチアップ現象が
起りにくくなるのである。 次に本発明のたて型MOS−FETの構成を得るための製造
プロセスについて述べる。第２図は本発明に必要とする
主な工程をその順に示したものであり、第１図と共通部
分に同一符号を用いてある。まずP+基板７上にN-エピタ
キシアル層４を有するウエハーにフイールド酸化膜16を
つけて開口部を形成する（ａ）。次に開口部のN-ベース
層４をエッチングにより断面Ｖ字型に掘り込み、Ｖ字型
の底部にマスクを用いてP+層５を拡散形成し（ｂ）、Ｖ
字型内面にゲート酸化膜15を形成する（ｃ）。ゲート酸
化膜15上にゲートポリシリコン層９を形成した後、セル
フアラインでＰベース層６を形成する（ｄ）。次いでレ
ジストマスク17を用いてAsのイオン注入を行ないN+ソー
ス層８を形成する（ｅ）。レジストマスク17を除去して
PSG膜10を形成する（ｆ）。そしてソース電極1,ゲート
電極２を設ける（ｇ）。 以上のように本発明の素子ははじめにN-ベース層４を
断面Ｖ字型にエッチングして掘り込むほかは工程上通常
のたて型MOS−FETとほぼ同様にして製造することができ
る。 〔発明の効果〕 本発明によれば、Ｖ字状の掘り込み部の傾斜部の一部
と底部とを囲むように第２導電（Ｎ）ベース層内に形成
された第１導電型（Ｐ）ベース層と、この第１導電型
（Ｐ）ベース層の底部内の傾斜部近傍に形成された第２
導電型（Ｎ）ソース層と、第２導電型（Ｎ）ソース層と
第２導電型（Ｎ）ソース層との間の第１導電型（Ｐ）ベ
ース層のチャネル領域の表面上に絶縁膜を介して形成さ
れたゲートポリシリコン層と、掘り込み部の底部で第２
導電型（Ｎ）ソース層と第１導電型（Ｐ）ベース層とが
ソース電極に接続された構成としたので、第１導電型
（Ｐ）ベース層のベースショート抵抗が小となり、この
ベースショート抵抗に生じる電圧降下を小さくでき、寄
生サイリスタのラッチアップ現象の発生を抑制すること
ができる。
【図面の簡単な説明】
第１図は本発明のたて型MOS−FETの要部断面図、第２図
は同じく主要な製造工程図、第３図は従来素子の要部断
面図、第４図は同じく等価回路図である。 １……ソース電極、２……ゲート電極、３……ドレイン
電極、４……N-ベース層、５……P+層、６……Ｐベース
層、７……ドレイン電極、８……N+ソース層、９……ゲ
ートポリシリコン層、10……絶縁酸化膜、12……PNPト
ランジスタ、13……NPNトランジスタ、14……MOS−FE
T、15……ゲート酸化膜、16……フイールド酸化膜、17
……レジストマスク。
は同じく主要な製造工程図、第３図は従来素子の要部断
面図、第４図は同じく等価回路図である。 １……ソース電極、２……ゲート電極、３……ドレイン
電極、４……N-ベース層、５……P+層、６……Ｐベース
層、７……ドレイン電極、８……N+ソース層、９……ゲ
ートポリシリコン層、10……絶縁酸化膜、12……PNPト
ランジスタ、13……NPNトランジスタ、14……MOS−FE
T、15……ゲート酸化膜、16……フイールド酸化膜、17
……レジストマスク。
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型半導体基板と、該基板表面に形成された
第２導電型ベース層と、該第２導電型ベース層表面に開
口し形成された傾斜部と底部とを有する断面Ｖ字状の掘
り込み部と、該掘り込み部の傾斜部の一部と底部とを囲
むように前記第２導電型ベース層内に形成された第１導
電型ベース層と、該第１導電型ベース層の底部内の傾斜
部近傍に形成された第２導電型ソース層と、該第２導電
型ソース層と前記第２導電型ベース層との間の前記第１
導電型ベース層のチャネル領域の表面上に絶縁膜を介し
て形成されたゲートポリシリコン層と、前記掘り込み部
の底部で前記第２導電型ソース層と前記第１導電型ベー
ス層とがソース電極に接続されたことを特徴とする伝導
度変調型たて型MOS−FET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225601A JP2746325B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ−ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225601A JP2746325B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ−ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380571A JPS6380571A (ja) | 1988-04-11 |
| JP2746325B2 true JP2746325B2 (ja) | 1998-05-06 |
Family
ID=16831882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225601A Expired - Lifetime JP2746325B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ−ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746325B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504862B2 (ja) * | 1990-10-08 | 1996-06-05 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2519369B2 (ja) * | 1992-03-05 | 1996-07-31 | 株式会社東芝 | 半導体装置 |
| JP6182921B2 (ja) * | 2013-03-21 | 2017-08-23 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140663A (en) * | 1980-04-02 | 1981-11-04 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1986
- 1986-09-24 JP JP61225601A patent/JP2746325B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6380571A (ja) | 1988-04-11 |
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