JPH0656891B2 - 伝導度変調型たて型ｍｏｓｆｅｔ - Google Patents
伝導度変調型たて型ｍｏｓｆｅｔInfo
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- JPH0656891B2 JPH0656891B2 JP29788686A JP29788686A JPH0656891B2 JP H0656891 B2 JPH0656891 B2 JP H0656891B2 JP 29788686 A JP29788686 A JP 29788686A JP 29788686 A JP29788686 A JP 29788686A JP H0656891 B2 JPH0656891 B2 JP H0656891B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はドレイン側にソースと逆導電形の領域を付加し
てバイポーラ動作を利用したたて型MOSFETに関する。
てバイポーラ動作を利用したたて型MOSFETに関する。
例えばバイポーラ動作を利用するＮチヤンネルMOSFETは
一般に第17図に示すような構造をもっている。第17図は
その模型的な要部断面図を示したものであり、主要な構
成部はソース電極１，ゲート電極２，ドレイン電極３，
Ｎ-ベース層４，Ｐ+層５，Ｐベース層６，Ｐ+ドレイン
層７，Ｎ+ソース層８，ゲートポリシリコン層９，絶縁
酸化膜10からなっている。15はゲート酸化膜である。記
号Ｓはソース，Ｇはゲート，Ｄはドレインを表わす。
一般に第17図に示すような構造をもっている。第17図は
その模型的な要部断面図を示したものであり、主要な構
成部はソース電極１，ゲート電極２，ドレイン電極３，
Ｎ-ベース層４，Ｐ+層５，Ｐベース層６，Ｐ+ドレイン
層７，Ｎ+ソース層８，ゲートポリシリコン層９，絶縁
酸化膜10からなっている。15はゲート酸化膜である。記
号Ｓはソース，Ｇはゲート，Ｄはドレインを表わす。
このような構造をもつ素子のソース電極１に対してゲー
ト電極２に一定のしきい値以上の電圧を印加すると、ゲ
ートポリシリコン層９の下のＰベース層６の表面が反転
して電子のチヤンネルを形成し、ソースとドレインは導
通状態となる。このチヤンネルを通ってＮ-ベース層４
に流入した電子はＰ+ドレイン層７に達するとホールの
注入を引き起こす。ホールの注入によってＮ-ベース層
４は伝導度変調を受け、伝導度が著しく大きくなり、大
伝流を流すことが可能となる。この電流はＰ+ドレイン
層７を付加してない通常のたて型パワーMOSFETの10〜20
倍にもなることが大きな利点となっている。
ト電極２に一定のしきい値以上の電圧を印加すると、ゲ
ートポリシリコン層９の下のＰベース層６の表面が反転
して電子のチヤンネルを形成し、ソースとドレインは導
通状態となる。このチヤンネルを通ってＮ-ベース層４
に流入した電子はＰ+ドレイン層７に達するとホールの
注入を引き起こす。ホールの注入によってＮ-ベース層
４は伝導度変調を受け、伝導度が著しく大きくなり、大
伝流を流すことが可能となる。この電流はＰ+ドレイン
層７を付加してない通常のたて型パワーMOSFETの10〜20
倍にもなることが大きな利点となっている。
次に第17図の構造をもつ素子を等価回路で示した第18図
を参照して上記の素子動作を説明する。第18図の回路は
ベースショート抵抗ＲP，PNPトランジスタ12，NPNトラ
ンジスタ13，MOSFET14からなる。PNPトランジスタ12は
第17図のＰベース層６，Ｎ-ベース層４，Ｐ+ドレイン層
７により形成され、NPNトランジスタ13は第17図のＮ+ソ
ース層８，Ｐベース層６，Ｎ-ベース層４により形成さ
れる。ベースショート抵抗ＲPは第17図のＰベース層６
とＰ+層５を直列にソースにつないだときの抵抗であ
る。素子動作はゲートにしきい値以上の電圧を印加して
MOSFETがオン状態になるとPNPトランジスタ12のベース
にソースから電子が流れ込んで素子はオン状態となるも
のである。
を参照して上記の素子動作を説明する。第18図の回路は
ベースショート抵抗ＲP，PNPトランジスタ12，NPNトラ
ンジスタ13，MOSFET14からなる。PNPトランジスタ12は
第17図のＰベース層６，Ｎ-ベース層４，Ｐ+ドレイン層
７により形成され、NPNトランジスタ13は第17図のＮ+ソ
ース層８，Ｐベース層６，Ｎ-ベース層４により形成さ
れる。ベースショート抵抗ＲPは第17図のＰベース層６
とＰ+層５を直列にソースにつないだときの抵抗であ
る。素子動作はゲートにしきい値以上の電圧を印加して
MOSFETがオン状態になるとPNPトランジスタ12のベース
にソースから電子が流れ込んで素子はオン状態となるも
のである。
しかしながら、前述のような大電流を流すことができる
という利点をもつこの伝導度変調形のたて型MOSFETは第
18図から明らかなように、NPNトランジスタ13とＰＮＰ
トランジスタ12とから形成される寄生サイリスタに由来
するラッチアップ現象を伴うことが一つの欠点となって
いる。すなわち、ソースドレイン間の電流が少ない領域
ではベースショート抵抗ＲPによる電圧降下は小さいの
でＮＰＮトランジスタ13はほとんど電流を流すことがで
きず、ＰＮＰトランジスタ12のみが電流を流している。
MOSFET14のゲート電圧を大きくしてＰＮＰトランジスタ
12に電流を多く流し始めると、ベースショート抵抗ＲP
による電圧降下が大きくなり、遂に寄生サイリスタがオ
ン状態となる。この状態になるとMOSFET14のゲート電圧
を加えなくても寄生サイリスタ部分で自発的に電流をラ
ッチしているために主電流をしゃ断することができなく
なる。この現象をラッチアップ現象と呼んでおり、この
ラッチアップ現象のためにたて型MOSFETに流し得る最大
電流値が制限される。
という利点をもつこの伝導度変調形のたて型MOSFETは第
18図から明らかなように、NPNトランジスタ13とＰＮＰ
トランジスタ12とから形成される寄生サイリスタに由来
するラッチアップ現象を伴うことが一つの欠点となって
いる。すなわち、ソースドレイン間の電流が少ない領域
ではベースショート抵抗ＲPによる電圧降下は小さいの
でＮＰＮトランジスタ13はほとんど電流を流すことがで
きず、ＰＮＰトランジスタ12のみが電流を流している。
MOSFET14のゲート電圧を大きくしてＰＮＰトランジスタ
12に電流を多く流し始めると、ベースショート抵抗ＲP
による電圧降下が大きくなり、遂に寄生サイリスタがオ
ン状態となる。この状態になるとMOSFET14のゲート電圧
を加えなくても寄生サイリスタ部分で自発的に電流をラ
ッチしているために主電流をしゃ断することができなく
なる。この現象をラッチアップ現象と呼んでおり、この
ラッチアップ現象のためにたて型MOSFETに流し得る最大
電流値が制限される。
このラッチアップ現象は特にゲート電圧を切った直後の
ターンオフ時に生じやすい。すなわち第18図においてMO
SFET14をオフ状態にすると、ＰＮＰトランジスタ12のベ
ースへ流入していたMOSFET14からの電子は急に流れを止
められるのでベースで再結していた電子がなくなり、そ
の結果多量のホールが再結合することなくショート抵抗
ＲPに流れてしまう。このため寄生サイリスタが動作し
やすくなるからである。
ターンオフ時に生じやすい。すなわち第18図においてMO
SFET14をオフ状態にすると、ＰＮＰトランジスタ12のベ
ースへ流入していたMOSFET14からの電子は急に流れを止
められるのでベースで再結していた電子がなくなり、そ
の結果多量のホールが再結合することなくショート抵抗
ＲPに流れてしまう。このため寄生サイリスタが動作し
やすくなるからである。
このようにたて型MOSFETのスイッチオフの際、すなわち
ターンオフ状態においてラッチアップ現象が起きやすい
ことから、ターンオフ時間を速くすることができないな
ど、このたて型MOSFETをスイッチング素子として用いる
ときの大きな問題となっている。
ターンオフ状態においてラッチアップ現象が起きやすい
ことから、ターンオフ時間を速くすることができないな
ど、このたて型MOSFETをスイッチング素子として用いる
ときの大きな問題となっている。
したがって本発明は上述の点に鑑みてなされたものであ
り、その目的は寄生サイリスタによるラッチアップ現象
を抑制して最大動作電流を増し、しかも素子のスイッチ
ング動作を確実に行なうことができるたて型MOSFETを提
供することにある。
り、その目的は寄生サイリスタによるラッチアップ現象
を抑制して最大動作電流を増し、しかも素子のスイッチ
ング動作を確実に行なうことができるたて型MOSFETを提
供することにある。
通常の伝導度変調型MOSFETではホールはすべて第18図に
示すようにショート抵抗ＲPを通りソースへ抜けて行
く。そのため前述したようにとくにターンオフ時にはホ
ールが急激に増加してショート抵抗ＲPを通過し、ＮＰ
Ｎトランジスタ13のベース電位が上昇してトランジスタ
13が動作し始め、その結果もはやゲートではスイッチン
グが不可能となり、ラッチアップ状態に入ってしまうの
であり、したがって本発明ではホールの流れをこれとは
異なる場所から引き抜くようにして、ショート抵抗ＲP
を通過するホールを減少させＮＰＮトランジスタ13のベ
ース電位の上昇を抑制することにより、ラッチアップが
起きるのを防ぐことができるという着想のもとに、本発
明は例えば第１図に示した構造の素子としたものであ
る。説明の便宜上第１図も第17図と同じ機能を有する部
分を同一符号で表わしてあるが、第１図の素子構成が第
17図と異なる点はＮ-ベース層４の主表面でチヤンネル
とソース以外の領域にホールの引き抜き孔16とその直下
にＰ+ホール引き抜き層17を設けたことと、このホール
引き孔16を形成すると所定の面積内に占めることができ
るセル数が減ってしまうので、ソース領域を断面がＶ字
状となるように堀り込んだことにある。第１図はホール
引き抜き層17を引き抜き孔16の直下にのみ形成したもの
であるが第２図のようにＮ-ベース層４主表面のソース
以外の領域の全域に形成してもよい。
示すようにショート抵抗ＲPを通りソースへ抜けて行
く。そのため前述したようにとくにターンオフ時にはホ
ールが急激に増加してショート抵抗ＲPを通過し、ＮＰ
Ｎトランジスタ13のベース電位が上昇してトランジスタ
13が動作し始め、その結果もはやゲートではスイッチン
グが不可能となり、ラッチアップ状態に入ってしまうの
であり、したがって本発明ではホールの流れをこれとは
異なる場所から引き抜くようにして、ショート抵抗ＲP
を通過するホールを減少させＮＰＮトランジスタ13のベ
ース電位の上昇を抑制することにより、ラッチアップが
起きるのを防ぐことができるという着想のもとに、本発
明は例えば第１図に示した構造の素子としたものであ
る。説明の便宜上第１図も第17図と同じ機能を有する部
分を同一符号で表わしてあるが、第１図の素子構成が第
17図と異なる点はＮ-ベース層４の主表面でチヤンネル
とソース以外の領域にホールの引き抜き孔16とその直下
にＰ+ホール引き抜き層17を設けたことと、このホール
引き孔16を形成すると所定の面積内に占めることができ
るセル数が減ってしまうので、ソース領域を断面がＶ字
状となるように堀り込んだことにある。第１図はホール
引き抜き層17を引き抜き孔16の直下にのみ形成したもの
であるが第２図のようにＮ-ベース層４主表面のソース
以外の領域の全域に形成してもよい。
本発明は第１図および第２図のごとく、例えばＮチヤン
ネルの伝導度変調型MOSFETのＮ-ベース層４の主表面の
チヤンネルとソース以外の領域にホール引き抜き孔16と
その直下にＰ+ホール引き抜き層17を設けたことによ
り、ドレイン層７から注入されるホールがホール引き抜
き層17を通って抜けることができ、とくにゲートを通過
してＮ-ベース層４に流入する密度の高い電子に静電的
に引き寄せられ、ホールの最も多くなる領域のホールを
逃がすように作用するので、第18図のショート抵抗ＲP
を通るホールの数は減少し、NPNトランジスタ13のベー
ス電位が上昇することなくトランジスタ13が作動しにく
くなることから本発明の素子はラッチアップの発生を抑
えることができる。
ネルの伝導度変調型MOSFETのＮ-ベース層４の主表面の
チヤンネルとソース以外の領域にホール引き抜き孔16と
その直下にＰ+ホール引き抜き層17を設けたことによ
り、ドレイン層７から注入されるホールがホール引き抜
き層17を通って抜けることができ、とくにゲートを通過
してＮ-ベース層４に流入する密度の高い電子に静電的
に引き寄せられ、ホールの最も多くなる領域のホールを
逃がすように作用するので、第18図のショート抵抗ＲP
を通るホールの数は減少し、NPNトランジスタ13のベー
ス電位が上昇することなくトランジスタ13が作動しにく
くなることから本発明の素子はラッチアップの発生を抑
えることができる。
本発明は第１図または第２図のような構成と上記の作用
をもつものであり、以下のごとく製造される。はじめに
第１図の素子の主要な工程順を第３図〜第９図に示すが
第１図と共通部分は同一符号で表わしてある。
をもつものであり、以下のごとく製造される。はじめに
第１図の素子の主要な工程順を第３図〜第９図に示すが
第１図と共通部分は同一符号で表わしてある。
まずＰ+基板７上にＮ-エピタキシアル層４を形成したシ
リコンウエハの表面に酸化膜18をつけて必要な部分を窓
明けし、ホール引き抜き孔16を形成した後、Ｐ+ホール
引き抜き層17を形成する（第３図）。次にＰ+層17間の
酸化膜を除去し、Ｎ-ベース層４の表面をエッチングに
より断面Ｖ字型に堀り込み、Ｖ字型の底部にマスクを用
いてＰ+層５を拡散形成し（第４図）、Ｖ字型内面に沿
ってＮ-ベース層４の表面に達するゲート酸化膜15を形
成する（第５図）。ゲート酸化膜15上にゲートポリシリ
コン層９を形成した後、セルフアラインでＢをイオン注
入し、Ｐベース層６を形成する（第６図）。次いでレジ
ストマスク19と20を用いてＡｓのイオン注入を行ないＮ
+ソース層８を形成する（第７図）。レジストマスク19
と20を除去し、ポリシリコンゲート９上に絶縁酸化膜10
を形成し、これをフォトエッチングにより部分的に除去
する（第８図）。そして最後に表面に電極をつけ、フォ
トエッチングでソース電極１とゲート電極２を分離し、
また裏面にドレイン電極３を設ける（第９図）。
リコンウエハの表面に酸化膜18をつけて必要な部分を窓
明けし、ホール引き抜き孔16を形成した後、Ｐ+ホール
引き抜き層17を形成する（第３図）。次にＰ+層17間の
酸化膜を除去し、Ｎ-ベース層４の表面をエッチングに
より断面Ｖ字型に堀り込み、Ｖ字型の底部にマスクを用
いてＰ+層５を拡散形成し（第４図）、Ｖ字型内面に沿
ってＮ-ベース層４の表面に達するゲート酸化膜15を形
成する（第５図）。ゲート酸化膜15上にゲートポリシリ
コン層９を形成した後、セルフアラインでＢをイオン注
入し、Ｐベース層６を形成する（第６図）。次いでレジ
ストマスク19と20を用いてＡｓのイオン注入を行ないＮ
+ソース層８を形成する（第７図）。レジストマスク19
と20を除去し、ポリシリコンゲート９上に絶縁酸化膜10
を形成し、これをフォトエッチングにより部分的に除去
する（第８図）。そして最後に表面に電極をつけ、フォ
トエッチングでソース電極１とゲート電極２を分離し、
また裏面にドレイン電極３を設ける（第９図）。
次に第２図の構成をもつ素子の主要な工程順を第10図〜
第16図に示す。前述のように第２図の素子はホール引き
抜き孔16をＮ-ベース層４の主表面でチヤンネルとソー
ス以外の領域の全域に形成してあるので、製造過程で最
も異なる所は第３図に対応する第10図において、Ｐ+基
板７上にＮ-エピタキシアル層４を形成したシリコンウ
エハの表面に酸化膜をつけることなく、ホール引き抜き
層17のＰ+層を形成するために例えばＢをイオン注入法
を用いて全面に不純物導入を行なうことである。以後ほ
ぼ第４図以降と同様の過程を経て断面Ｖ字型に堀り込み
Ｐ+層５（第11図），ゲート酸化膜15（第12図），ゲー
トポリシリコン層９とＰベース層６（第13図）を形成す
る。次いでレジストマスク19を用いてＮ+ソース層８を
形成した後（第14図）、絶縁酸化膜10を形成し、これを
部分的に分離し、このときホール引き抜き孔16を設ける
（第15図）。最後にソース電極１，ゲート電極２および
裏面電極３を設ける（第16図）。
第16図に示す。前述のように第２図の素子はホール引き
抜き孔16をＮ-ベース層４の主表面でチヤンネルとソー
ス以外の領域の全域に形成してあるので、製造過程で最
も異なる所は第３図に対応する第10図において、Ｐ+基
板７上にＮ-エピタキシアル層４を形成したシリコンウ
エハの表面に酸化膜をつけることなく、ホール引き抜き
層17のＰ+層を形成するために例えばＢをイオン注入法
を用いて全面に不純物導入を行なうことである。以後ほ
ぼ第４図以降と同様の過程を経て断面Ｖ字型に堀り込み
Ｐ+層５（第11図），ゲート酸化膜15（第12図），ゲー
トポリシリコン層９とＰベース層６（第13図）を形成す
る。次いでレジストマスク19を用いてＮ+ソース層８を
形成した後（第14図）、絶縁酸化膜10を形成し、これを
部分的に分離し、このときホール引き抜き孔16を設ける
（第15図）。最後にソース電極１，ゲート電極２および
裏面電極３を設ける（第16図）。
以上の製造過程からわかるように、Ｎ-ベース層４にホ
ール引き抜き層17を形成するのに第２図の構成の素子で
は酸化膜の形成を必要としないから、第１図の構成の素
子より工程上は有利である。しかし、ホール引き抜き層
17が余り深くなるとチヤンネル領域をつぶす恐れがある
が、第１図の素子を製造するときはホール引き抜き層17
は部分的にしか形成していないので、チヤンネル層をつ
ぶすことなくかなり深い拡散も可能であるという利点も
あり、これら両素子の得失を堪案して実状に応じて素子
構成を定めるのがよい。
ール引き抜き層17を形成するのに第２図の構成の素子で
は酸化膜の形成を必要としないから、第１図の構成の素
子より工程上は有利である。しかし、ホール引き抜き層
17が余り深くなるとチヤンネル領域をつぶす恐れがある
が、第１図の素子を製造するときはホール引き抜き層17
は部分的にしか形成していないので、チヤンネル層をつ
ぶすことなくかなり深い拡散も可能であるという利点も
あり、これら両素子の得失を堪案して実状に応じて素子
構成を定めるのがよい。
バイポーラ動作を利用したたて型MOSFETは大きな電流を
とることが可能である反面、寄生サイリスタに起因する
ラッチアップ現象のために電流が制限されるという欠点
をもっていたのに対し、本発明では既に述べたように、
ソース以外の領域でＮ-ベース層の主表面にホールの引
き抜き孔とホール吹き抜き層を設けるとともにセル数を
減少させないようソース領域を断面Ｖ字状に堀り込んだ
構造としたために、ホールが最も多く存在する領域のホ
ールを、ホール引き抜き層を通ってホール引き抜き孔か
ら逃がすことができ、その結果チヤンネル領域の下のＰ
ベース層を流れるホールの数が減少し、寄生サイリスタ
が作動しにくくなることから、この素子のラッチアップ
現象の発生を抑制することができたものである。
とることが可能である反面、寄生サイリスタに起因する
ラッチアップ現象のために電流が制限されるという欠点
をもっていたのに対し、本発明では既に述べたように、
ソース以外の領域でＮ-ベース層の主表面にホールの引
き抜き孔とホール吹き抜き層を設けるとともにセル数を
減少させないようソース領域を断面Ｖ字状に堀り込んだ
構造としたために、ホールが最も多く存在する領域のホ
ールを、ホール引き抜き層を通ってホール引き抜き孔か
ら逃がすことができ、その結果チヤンネル領域の下のＰ
ベース層を流れるホールの数が減少し、寄生サイリスタ
が作動しにくくなることから、この素子のラッチアップ
現象の発生を抑制することができたものである。
第１図および第２図はそれぞれ本発明のたて型MOSFETの
例を示した要部断面図，第３図ないし第９図は第１図に
示した構造をもつMOSFETの主要な製造工程図，第10図な
いし第16図は第２図に示した構造をもつMOSFETの主要な
製造工程図，第17図は従来のたて型ＭＯＳＦＥＴの要部
断面図，第18図は同じく等価回路図である。 １……ソース電極、２……ゲート電極，３……ドレイン
電極，４……Ｎ-ベース層、５……Ｐ+層，６……Ｐベー
ス層、７……Ｐ+ドレイン層，８……Ｎ+ソース層，９…
…ゲートポリシリコン層，10……絶縁酸化膜，12……Ｐ
ＮＰトランジスタ，13……ＮＰＮトランジスタ，14……
MOSFET，15……ゲート酸化膜，16……ホール引き抜き
孔，17……ホール引き抜き層，18……酸化膜，19，20…
…レジストマスク。
例を示した要部断面図，第３図ないし第９図は第１図に
示した構造をもつMOSFETの主要な製造工程図，第10図な
いし第16図は第２図に示した構造をもつMOSFETの主要な
製造工程図，第17図は従来のたて型ＭＯＳＦＥＴの要部
断面図，第18図は同じく等価回路図である。 １……ソース電極、２……ゲート電極，３……ドレイン
電極，４……Ｎ-ベース層、５……Ｐ+層，６……Ｐベー
ス層、７……Ｐ+ドレイン層，８……Ｎ+ソース層，９…
…ゲートポリシリコン層，10……絶縁酸化膜，12……Ｐ
ＮＰトランジスタ，13……ＮＰＮトランジスタ，14……
MOSFET，15……ゲート酸化膜，16……ホール引き抜き
孔，17……ホール引き抜き層，18……酸化膜，19，20…
…レジストマスク。
Claims (1)
- 【請求項１】第１導電型半導体基板と、該基板表面に形
成された第２導電型ベース層と、該第２導電型ベース層
の表面に形成された第１導電型ベース層と、該第１導電
型ベース層に形成された第２導電型ソース層と、該ソー
ス層と前記第２導電型ベース層の間のチヤンネル領域の
表面上にゲート酸化膜を介して形成したゲートポリシリ
コン層とを備えた伝導度変調型たて型MOSFETであって、
チヤンネル領域とソース領域を表面に開口する断面Ｖ字
状の底部に位置するように形成し、チヤンネルおよびソ
ース以外の領域で第２導電型ベース層の表面にキヤリア
の引き抜き層および引き抜き孔を設けたことを特徴とす
る伝導度変調型たて型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29788686A JPH0656891B2 (ja) | 1986-12-15 | 1986-12-15 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29788686A JPH0656891B2 (ja) | 1986-12-15 | 1986-12-15 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63150969A JPS63150969A (ja) | 1988-06-23 |
| JPH0656891B2 true JPH0656891B2 (ja) | 1994-07-27 |
Family
ID=17852381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29788686A Expired - Lifetime JPH0656891B2 (ja) | 1986-12-15 | 1986-12-15 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656891B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19640307C2 (de) * | 1996-09-30 | 2000-10-12 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
-
1986
- 1986-12-15 JP JP29788686A patent/JPH0656891B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63150969A (ja) | 1988-06-23 |
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