JP2001274407A

JP2001274407A - 半導体装置

Info

Publication number: JP2001274407A
Application number: JP2000087739A
Authority: JP
Inventors: 仁路 ▲高▼野; Kimimichi Takano; Masahiko Suzumura; 正彦鈴村; Yuji Suzuki; 裕二鈴木; Yoshiki Hayazaki; 嘉城早崎; Yoshifumi Shirai; 良史白井; Takashi Kishida; 貴司岸田; Takeshi Yoshida; 岳司吉田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2001-10-05
Anticipated expiration: 2020-03-28
Also published as: JP4345186B2

Abstract

(57)【要約】【課題】半導体支持基板と金属フレームとが電気的に分
離されている状態での寄生容量を小さくすることができ
る半導体装置を提供する。【解決手段】ｎ形半導体層３の表面から絶縁層２に達す
る深さまで形成されたｐ⁺形ウェル領域５によって分割
された２つのドレイン島３ａ，３ｂを備える。各ドレイ
ン島３ａ，３ｂのそれぞれにはｎ⁺⁺形ドレイン領域４
ａ，４ｂが形成されている。ｐ⁺形ウェル領域５内の表
面側には、２つのｎ⁺⁺形ソース領域６ａ，６ｂが形成さ
れている。両ゲート電極９ａ，９ｂは共通に接続されて
いる。半導体支持基板１の導電形をｐ形とし、且つ、半
導体支持基板１の絶縁層２側における各ドレイン島３
ａ，３ｂ直下にｎ形拡散層２９，２９を形成してあるの
で、半導体支持基板１にｐｎ接合が存在し、各ｎ形拡散
層２９，２９と半導体支持基板１との接合近傍にはそれ
ぞれ空乏層３０，３０が広がっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチ素子とし
て用いられる半導体装置に関するものである。

【０００２】

【従来の技術】従来より、信号や電力をオン・オフする
スイッチ要素として半導体リレーが知られている。半導
体リレーは、発光ダイオードのような発光素子と、フォ
トダイオードのような受光素子と、受光素子の出力によ
りオンオフされる半導体スイッチ素子とをパッケージに
内蔵したものである。半導体スイッチとしては、入力信
号に対する出力信号にオフセットがなくて高耐圧のパワ
ーＭＯＳＦＥＴが一般的に用いられている。

【０００３】ところで、上述の半導体リレーに用いられ
る半導体スイッチ素子としては、オフ時の高周波信号遮
断性能に関わるリレーの出力端子間容量を小さくするこ
とが望ましく、この出力端子間容量を決定する主成分は
上述のパワーＭＯＳＦＥＴの出力容量である。

【０００４】近年、この種のパワーＭＯＳＦＥＴとし
て、従来のＶＤＭＯＳＦＥＴ（Vertical Double Diff
used MOSFET）よりも出力容量の低減化および集積化に
よる小型化が図れるＳＯＩ構造を利用した双方向形ＬＤ
ＭＯＳＦＥＴ（Lateral Double Diffused MOSFET）
を用いることが提案されている。

【０００５】なお、ＳＯＩ構造を有する基板（いわゆる
ＳＯＩウェハ）の製造方法としては、単結晶シリコン中
に酸素イオンを注入して内部に絶縁層を形成するＳＩＭ
ＯＸ（Separation by Implanted Oxygen）法、２枚
の単結晶シリコン基板の一方若しくは両方に熱酸化膜を
形成しそれらを貼り合わせる貼り合わせＳＯＩ法、半導
体基板上に形成した絶縁層上に単結晶シリコンを成長さ
せるＳＯＩ成長法、陽極酸化によってシリコンを部分的
に多孔質化し酸化することによって形成する方法などが
知られている。ＳＯＩ成長法での単結晶シリコンは、気
相、液相、固相のいずれかで成長させる。

【０００６】図８および図９はＳＯＩ構造を利用した従
来の双方向形ＬＤＭＯＳＦＥＴを示す。この双方向形Ｌ
ＤＭＯＳＦＥＴは、単結晶シリコンよりなる半導体支持
基板１の一表面上にシリコン酸化膜よりなる絶縁層２を
介してｎ形シリコン層よりなるｎ形半導体層３が形成さ
れたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ
形半導体層３の表面から絶縁層２に達する深さまで形成
されたｐ⁺形ウェル領域５によって分離された２つのド
レイン島３ａ，３ｂが形成されている。ここに、各ドレ
イン島３ａ，３ｂのそれぞれの表面側にはｎ⁺⁺形ドレイ
ン領域４ａ，４ｂが形成されている。言い換えれば、両
ｎ⁺⁺形ドレイン領域４ａ，４ｂの間にはｐ⁺形ウェル領
域５が形成されている。また、ｐ⁺形ウェル領域５内の
表面側には、２つのｎ⁺⁺形ソース領域６ａ，６ｂおよび
ｐ⁺⁺形ベースコンタクト領域７が形成されている。な
お、各ｎ⁺⁺形ドレイン領域４ａ，４ｂの表面形状は矩形
状に形成されており、各ｎ⁺⁺形ソース領域６ａ，６ｂの
表面形状はそれぞれｎ⁺⁺形ドレイン領域４ａ，４ｂを所
定距離だけ離間して囲む形状に形成されている。

【０００７】ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース
領域６ａ，６ｂとｎ⁺⁺形ドレイン領域４ａ，４ｂとの間
に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂ
を介して絶縁ゲート型のゲート電極９ａ，９ｂが形成さ
れている。ここに、両ゲート電極９ａ，９ｂは共通接続
される。また、各ｎ⁺⁺形ドレイン領域４ａ，４ｂ上には
それぞれドレイン電極１０ａ，１０ｂが形成されてい
る。さらに、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領域６
ａ，６ｂとｐ⁺⁺形ベースコンタクト領域７とに跨る形で
ソース電極１１が形成されている。

【０００８】ところで、上述の半導体リレーに用いられ
る双方向形ＬＤＭＯＳＦＥＴは、図８に示すように金属
フレーム（リードフレーム）のダイパッド２０に搭載さ
れ、ソース電極１１と金属フレームとを電気的に接続し
て使用されていた。すなわち、ソース電極１１と金属フ
レームとが同電位となっていた。

【０００９】上述した双方向形ＬＤＭＯＳＦＥＴをオン
状態にするには、各ゲート電極９ａ，９ｂとソース電極
１１との間に各ゲート電極９ａ，９ｂが正電位になるよ
うに電圧を印加する。このとき、ｐ⁺形ウェル領域５に
おける各ゲート絶縁膜８ａ，８ｂ直下にそれぞれチャネ
ルが形成される。ここで、両ドレイン電極１０ａ，１０
ｂ間に、一方のドレイン電極１０ａが他方のドレイン電
極１０ｂよりも高電位となるような電圧が印加されてい
るとすれば、ドレイン電極１０ａ→ｎ⁺⁺形ドレイン領域
４ａ→ゲート絶縁膜８ａ直下のチャネル→ｎ⁺⁺形ソース
領域６ａ→ソース電極１１→ｎ⁺⁺形ソース領域６ｂ→ゲ
ート絶縁膜８ｂ直下のチャネル→ｎ⁺⁺形ドレイン領域４
ｂ→ドレイン電極１０ｂの経路で電流（電子電流）が流
れる。

【００１０】一方、上述の双方向形ＬＤＭＯＳＦＥＴを
オフ状態にするには、各ゲート電極９ａ，９ｂとソース
電極１１とを短絡すればよい。各ゲート電極９ａ，９ｂ
とソース電極１１とを短絡することによって、ｐ⁺形ウ
ェル領域５において各ゲート絶縁膜８ａ，８ｂ直下に形
成されていたチャネルが消滅し、電子電流が流れなくな
り、オフ状態になる。

【００１１】ところで、オン状態での半導体リレーの出
力端子間容量Ｃoutは、双方向形ＬＤＭＯＳＦＥＴの寄
生容量であるゲート・ドレイン間容量（図８中に表記し
たＣgd）、ドレイン・ソース間容量（図８中に表記した
Ｃds）、およびドレイン・基板間容量（図８中に表記し
たＣdsub）の和と、金属フレームの容量Ｃf（図示せ
ず）との総和である。ここにおいて、ドレイン・基板間
容量Ｃdsubは、ドレイン電極１０ａとｎ⁺⁺形ドレイン領
域４ａを含むドレイン島３ａと、半導体支持基板１との
間に挟まれた絶縁層２によって形成される寄生容量であ
る。図９に示すようにｎ⁺⁺形ドレイン領域４ａ，４ｂを
ｎ⁺⁺形ソース領域６ａ，６ｂが囲むいわゆるレーストラ
ック型のＬＤＭＯＳＦＥＴでは、オン抵抗を小さくする
ことができるが、チップ面積に占めるｎ⁺⁺形ドレイン領
域４ａ，４ｂの面積が大きいので、ドレイン・基板間容
量Ｃdsubも大きくなる。

【００１２】このようなドレイン・基板間容量Ｃdsubを
なくす手段としては、半導体支持基板１をソース電極１
１、ドレイン電極１０ａ，１０ｂ、ゲート電極９ａ，９
ｂのいずれとも電気的に接続せず、半導体支持基板１の
電位をフローティング電位とすればよい。半導体支持基
板１をフローティング電位にする方法としては、半導体
支持基板１と金属フレームのダイパッド２０との間に絶
縁体を挿入したり、双方向形ＬＤＭＯＳＦＥＴを金属フ
レームに対してフリップチップ実装することによって半
導体支持基板１と金属フレームとを離間し且つ電気的に
絶縁することが考えられている。

【００１３】

【発明が解決しようとする課題】ところで、上記従来の
双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１と金
属フレームとの間に絶縁体を挿入しても、半導体支持基
板１の電位を完全なフローティング電位にすることがで
きず、ドレイン・基板間容量Ｃdsubを十分に小さくする
ことができず、結果として、寄生容量を十分に小さくで
きないという不具合があった。

【００１４】これに対し、上記従来の双方向形ＬＤＭＯ
ＳＦＥＴをフリップチップ実装することにより半導体支
持基板１と金属フレームとを離間した場合の寄生容量成
分としては、図１０中に表記した成分がある。すなわ
ち、半導体支持基板１は、ソース電極１１、ドレイン電
極１０ａ，１０ｂ、ゲート電極９ａ，９ｂのいずれとも
電気的に接続していないが、両ｎ⁺⁺形ドレイン領域４
ａ，４ｂが半導体支持基板１を介して容量結合してしま
うので、半導体支持基板１の電位が完全なフローティン
グ電位にならず、寄生容量を十分に小さくすることがで
きないという不具合があった。なお、この場合には、ド
レイン・基板間容量をある一定値（Ｃdsub／２）以下に
小さくすることができない。

【００１５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、半導体支持基板と金属フレームとが
電気的に分離されている状態での寄生容量を小さくする
ことができる半導体装置を提供することにある。

【００１６】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、半導体支持基板上に絶縁層を介
して形成された第１導電形の半導体層内に、前記半導体
層の表面から絶縁層まで形成された第２導電形のウェル
領域によって互いに分離された複数のドレイン島と、各
ドレイン島の表面側にそれぞれ形成された高濃度第１導
電形のドレイン領域と、ウェル領域の表面側に形成され
た高濃度第１導電形のソース領域と、各ドレイン領域と
ソース領域との間のウェル領域上にゲート絶縁膜を介し
て形成された複数のゲート電極と、各ドレイン領域に接
続された複数のドレイン電極と、ソース領域とウェル領
域とに跨って接続されたソース電極とを備え、前記半導
体支持基板を介したドレイン島同士の容量結合による容
量成分を低減するための領域が設けられてなることを特
徴とするものであり、前記半導体支持基板を介したドレ
イン島同士の容量結合による容量成分を低減するための
領域が設けられていることにより、表面側にドレイン領
域が形成されたドレイン島同士の前記半導体支持基板を
介した容量結合による容量成分を低減することができ、
半導体支持基板と金属フレームとが電気的に分離されて
いる状態での寄生容量を小さくすることができる。

【００１７】請求項２の発明は、請求項１の発明におい
て、前記容量成分を低減するための領域は、前記半導体
支持基板内に形成された空乏層なので、従来の各ドレイ
ン島と前記半導体支持基板との各ドレイン・基板間容量
の間に、前記空乏層の容量成分が直列に挿入されること
になり、半導体支持基板と金属フレームとが電気的に分
離されている状態での寄生容量を小さくすることができ
る。

【００１８】請求項３の発明は、請求項２の発明におい
て、前記空乏層が、ｐｎ接合により形成された空乏層な
ので、半導体支持基板にイオン注入や拡散などを利用し
てｐｎ接合を形成することで空乏層を形成することがで
きる。

【００１９】請求項４の発明は、半導体支持基板上に絶
縁層を介して形成された第１導電形の半導体層内に、前
記半導体層の表面から絶縁層まで形成された第２導電形
のウェル領域によって互いに分離された複数のドレイン
島と、各ドレイン島の表面側にそれぞれ形成された高濃
度第１導電形のドレイン領域と、ウェル領域の表面側に
形成された高濃度第１導電形のソース領域と、各ドレイ
ン領域とソース領域との間のウェル領域上にゲート絶縁
膜を介して形成された複数のゲート電極と、各ドレイン
領域に接続された複数のドレイン電極と、ソース領域と
ウェル領域とに跨って接続されたソース電極とを備え、
前記半導体支持基板の導電形が第２導電形であることを
特徴とするものであり、前記半導体層と前記半導体支持
基板との導電形が異なるので、前記半導体支持基板の絶
縁層側に、前記半導体層と半導体支持基板との仕事関数
の差により空乏層が形成されることになり、表面側にド
レイン領域が形成されたドレイン島同士の前記半導体支
持基板を介した容量結合による容量成分を低減すること
ができ、半導体支持基板と金属フレームとが電気的に分
離されている状態での寄生容量を小さくすることができ
る。しかも、第２導電形の半導体支持基板の濃度を適宜
設定することによって空乏層の幅を調整できる。

【００２０】請求項５の発明は、半導体支持基板上に絶
縁層を介して形成された第１導電形の半導体層内に、前
記半導体層の表面から絶縁層まで形成された第２導電形
のウェル領域によって互いに分離された複数のドレイン
島と、各ドレイン島の表面側にそれぞれ形成された高濃
度第１導電形のドレイン領域と、ウェル領域の表面側に
形成された高濃度第１導電形のソース領域と、各ドレイ
ン領域とソース領域との間のウェル領域上にゲート絶縁
膜を介して形成された複数のゲート電極と、各ドレイン
領域に接続された複数のドレイン電極と、ソース領域と
ウェル領域とに跨って接続されたソース電極とを備え、
前記半導体支持基板が真性半導体よりなることを特徴と
するものであり、前記半導体支持基板の絶縁層側に、前
記半導体層と半導体支持基板との仕事関数の差により空
乏層が形成されることになり、表面側にドレイン領域が
形成されたドレイン島同士の前記半導体支持基板を介し
た容量結合による容量成分を低減することができ、半導
体支持基板と金属フレームとが電気的に分離されている
状態での寄生容量を小さくすることができる。

【００２１】請求項６の発明は、請求項１の発明におい
て、前記容量成分を低減するための領域は、前記半導体
支持基板の裏面から絶縁層に達する深さに形成された穴
よりなるので、各ドレイン島と前記半導体支持基板との
各ドレイン・基板間容量の間に前記穴のギャップに応じ
た容量成分が直列に挿入されることになり、半導体支持
基板と金属フレームとが電気的に分離されている状態で
の寄生容量を小さくすることができる。

【００２２】請求項７の発明は、請求項６の発明におい
て、前記穴は、前記半導体支持基板において前記各ドレ
イン島にそれぞれ重なる部分の間に形成されているの
で、半導体支持基板における前記ウェル領域直下の部分
に前記穴が形成されることにより、良好な放熱性を維持
しつつ、半導体支持基板と金属フレームとが電気的に分
離されている状態での寄生容量を小さくすることができ
る。

【００２３】請求項８の発明は、請求項６の発明におい
て、前記穴は、前記半導体支持基板において前記各ドレ
イン島それぞれに重なる部分に跨って形成されているの
で、ドレイン・基板間容量を無くすことができて、半導
体支持基板と金属フレームとが電気的に分離されている
状態での寄生容量を小さくすることができ、また、請求
項７の発明に比べて製造しやすい。

【００２４】請求項９の発明は、請求項１の発明におい
て、前記容量成分を低減するための領域は、前記半導体
支持基板内に形成された誘電体領域よりなるので、各ド
レイン島と前記半導体支持基板との各ドレイン・基板間
容量の間に前記誘電体領域に応じた容量成分が直列に挿
入されることになり、半導体支持基板と金属フレームと
が電気的に分離されている状態での寄生容量を小さくす
ることができる。

【００２５】請求項１０の発明は、請求項９の発明にお
いて、前記誘電体領域は、前記半導体支持基板において
前記各ドレイン島にそれぞれ重なる部分の間に形成され
ているので、半導体支持基板における前記ウェル領域直
下の部分に前記誘電体領域が形成されていることによ
り、良好な放熱性を維持しつつ、半導体支持基板と金属
フレームとが電気的に分離されている状態での寄生容量
を小さくすることができる。

【００２６】請求項１１の発明は、請求項９の発明にお
いて、前記誘電体領域は、前記半導体支持基板において
前記各ドレイン島それぞれに重なる部分に跨って形成さ
れているので、ドレイン・基板間容量を無くすことがで
きて、半導体支持基板と金属フレームとが電気的に分離
されている状態での寄生容量を小さくすることができ、
また、請求項１０の発明に比べて製造しやすい。

【００２７】

【発明の実施の形態】（実施形態１）本実施形態では、
図１に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示す
る。従来例と同様に、本実施形態でも、単結晶シリコン
よりなる半導体支持基板１の一表面上にシリコン酸化膜
よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形
半導体層３が形成されたＳＯＩ構造を有している。ｎ形
半導体層３には、ｎ形半導体層３の表面から絶縁層２に
達する深さまで形成されたｐ⁺形ウェル領域５によって
分割された２つのドレイン島３ａ，３ｂが形成されてい
る。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面
側にはｎ⁺⁺形ドレイン領域４ａ，４ｂが形成されてい
る。言い換えれば、両ｎ⁺⁺形ドレイン領域４ａ，４ｂの
間にはｐ⁺形ウェル領域５が形成されている。また、ｐ⁺
形ウェル領域５の表面側には、２つのｎ⁺⁺形ソース領域
６ａ，６ｂおよびｐ⁺⁺形ベースコンタクト領域７が形成
されている。なお、各ｎ⁺⁺形ドレイン領域４ａ，４ｂの
表面形状は矩形状に形成されており、各ｎ⁺⁺形ソース領
域６ａ，６ｂの表面形状はそれぞれｎ⁺⁺形ドレイン領域
４ａ，４ｂを所定距離だけ離間して囲む形状に形成され
ている。要するに、各ｎ⁺⁺形ソース領域６ａ，６ｂの表
面形状は矩形枠状に形成されている。

【００２８】ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース
領域６ａ，６ｂとｎ⁺⁺形ドレイン領域４ａ，４ｂとの間
に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂ
を介して絶縁ゲート型のゲート電極９ａ，９ｂが形成さ
れている。ここに、両ゲート電極９ａ，９ｂは共通に接
続されている。また、各ｎ⁺⁺形ドレイン領域４ａ，４ｂ
上にはそれぞれドレイン電極１０ａ，１０ｂが形成され
ている。さらに、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領
域６ａ，６ｂとｐ⁺⁺形ベースコンタクト領域７とに跨る
形でソース電極１１が形成されている。

【００２９】ところで、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１の導電形をｐ形とし、
且つ、半導体支持基板１の絶縁層２側における各ドレイ
ン島３ａ，３ｂ直下にｎ形拡散層２９，２９を形成して
ある点に特徴がある。

【００３０】本実施形態の双方向形ＬＤＭＯＳＦＥＴで
も、従来例と同様に、オン状態にするには、各ゲート電
極９ａ，９ｂとソース電極１１との間に各ゲート電極９
ａ，９ｂが正電位になるように電圧を印加すればよい。
このとき、ｐ⁺形ウェル領域５における各ゲート絶縁膜
８ａ，８ｂ直下にそれぞれチャネルが形成される。ここ
で、両ドレイン電極１０ａ，１０ｂ間に、一方のドレイ
ン電極１０ａが他方のドレイン電極１０ｂよりも高電位
となるような電圧が印加されているとすれば、ドレイン
電極１０ａ→ｎ⁺⁺形ドレイン領域４ａ→ゲート絶縁膜８
ａ直下のチャネル→ｎ⁺⁺形ソース領域６ａ→ソース電極
１１→ｎ⁺⁺形ソース領域６ｂ→ゲート絶縁膜８ｂ直下の
チャネル→ｎ⁺⁺形ドレイン領域４ｂ→ドレイン電極１０
ｂの経路で電流（電子電流）が流れる。

【００３１】一方、上述の双方向形ＬＤＭＯＳＦＥＴを
オフ状態にするには、各ゲート電極９ａ，９ｂとソース
電極１１とを短絡すればよい。各ゲート電極９ａ，９ｂ
とソース電極１１とを短絡することによって、ｐ⁺形ウ
ェル領域５において各ゲート絶縁膜８ａ，８ｂ直下に形
成されていたチャネルが消滅し、電子電流が流れなくな
り、オフ状態になる。

【００３２】上述した双方向形ＬＤＭＯＳＦＥＴを用い
ると、１チップで交流電力をオンオフさせることがで
き、しかも導通時には微小電流領域においても電圧−電
流特性の直線性がよく、信号電流のオンオフに用いるこ
とが可能になる。また、ゲート電極９ａ，９ｂは共通接
続されソース電極１１は１つであるから、ゲートに制御
信号を与える駆動回路も１つでよく、制御が容易であ
る。

【００３３】ところで、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、上述のように半導体支持基板１の導電形
をｐ形とし、且つ、半導体支持基板１の絶縁層２側にお
ける各ドレイン島３ａ，３ｂ直下にｎ形拡散層２９，２
９を形成してあるので、半導体支持基板１にｐｎ接合が
存在し、各ｎ形拡散層２９，２９と半導体支持基板１と
の接合近傍にはそれぞれ空乏層３０，３０が広がってい
る。したがって、従来例で説明した図１０における各ド
レイン島３ａ，３ｂと半導体支持基板１との各ドレイン
・基板間容量Ｃdsubの間に、空乏層３０，３０の容量成
分Ｃj，Ｃjが直列に挿入されることになり、半導体支持
基板１と金属フレームとが電気的に分離されている状態
での寄生容量を小さくすることができる。本実施形態で
は、上記空乏層２０，２０が、半導体支持基板１を介し
たドレイン島３ａ，３ｂ同士の容量結合による容量成分
を低減するための領域を構成している。なお、半導体支
持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、
各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接
続されておらず、従来例で説明したような金属フレーム
のダイパッド２０（図８参照）に搭載する場合には、金
属フレームに電気的に接続されないように半導体支持基
板１と金属フレームのダイパッド２０との間に絶縁体を
介在させればよい。また、フリップチップ実装してもよ
い。

【００３４】（実施形態２）本実施形態では、図２に示
す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施
形態も実施形態１と同様に、単結晶シリコンよりなる半
導体支持基板１の一表面上にシリコン酸化膜よりなる絶
縁層２を介してｎ形シリコン層よりなるｎ形半導体層３
が形成されたＳＯＩ構造を有している。ｎ形半導体層３
には、ｎ形半導体層３の表面から絶縁層２に達する深さ
まで形成されたｐ⁺形ウェル領域５によって分割された
２つのドレイン島３ａ，３ｂが形成されている。ここ
に、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ
⁺⁺形ドレイン領域４ａ，４ｂが形成されている。言い換
えれば、両ｎ⁺⁺形ドレイン領域４ａ，４ｂの間にはｐ⁺
形ウェル領域５が形成されている。また、ｐ⁺形ウェル
領域５内の表面側には、２つのｎ⁺⁺形ソース領域６ａ，
６ｂおよびｐ⁺⁺形ベースコンタクト領域７が形成されて
いる。なお、各ｎ⁺⁺形ドレイン領域４ａ，４ｂの表面形
状は矩形状に形成されており、各ｎ⁺⁺形ソース領域６
ａ，６ｂの表面形状はそれぞれｎ⁺⁺形ドレイン領域４
ａ，４ｂを所定距離だけ離間して囲む形状に形成されて
いる。要するに、各ｎ⁺⁺形ソース領域６ａ，６ｂの表面
形状は矩形枠状に形成されている。

【００３５】ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース
領域６ａ，６ｂとｎ⁺⁺形ドレイン領域４ａ，４ｂとの間
に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂ
を介して絶縁ゲート型のゲート電極９ａ，９ｂが形成さ
れている。ここに、両ゲート電極９ａ，９ｂは共通に接
続されている。また、各ｎ⁺⁺形ドレイン領域４ａ，４ｂ
上にはそれぞれドレイン電極１０ａ，１０ｂが形成され
ている。さらに、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領
域６ａ，６ｂとｐ⁺⁺形ベースコンタクト領域７とに跨る
形でソース電極１１が形成されている。なお、本実施形
態の双方向形ＬＤＭＯＳＦＥＴの動作は実施形態１と同
じなので説明を省略する。

【００３６】ところで、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１として、不純物濃度が
１０¹⁴ｃｍ^-3未満の低濃度のｐ形シリコン基板を用いて
いる点に特徴がある。したがって、半導体支持基板１に
おける絶縁層２側には、ｎ形半導体層３と半導体支持基
板１とのポテンシャルエネルギ差によって形成される空
乏層３０が広がっており、従来例で説明した図１０にお
ける各ドレイン島３ａ，３ｂと半導体支持基板１との各
ドレイン・基板間容量Ｃdsubの間に、空乏層３０の容量
成分Ｃj，Ｃjが直列に挿入されることになる。本実施形
態では、空乏層３０が、半導体支持基板１を介したドレ
イン島３ａ，３ｂ同士の容量結合による容量成分を低減
するための領域を構成している。

【００３７】また、本実施形態の双方向形ＬＤＭＯＳＦ
ＥＴにおける半導体支持基板１は各ゲート電極９ａ，９
ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂの
いずれとも電気的に接続されておらず、従来例で説明し
たような金属フレームのダイパッドに搭載する場合に
は、金属フレームに電気的に接続されないように半導体
支持基板１と金属フレームのダイパッド２０（図８参
照）との間に絶縁体を介在させればよい。また、フリッ
プチップ実装してもよい。

【００３８】しかして、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、ｎ形半導体層３と半導体支持基板１との
導電形が異なるので、半導体支持基板１の絶縁層２側
に、ｎ形半導体層３と半導体支持基板１との仕事関数の
差により空乏層３０が形成されることになり、表面側に
ｎ⁺⁺形ドレイン領域４ａ，４ｂが形成されたドレイン島
３ａ，３ｂ同士の半導体支持基板１を介した容量結合に
よる容量成分を低減することができ、半導体支持基板１
と金属フレームとが電気的に分離されている状態での寄
生容量を小さくすることができる。しかも、第２導電形
の半導体支持基板１の濃度を適宜設定することによって
空乏層３０の幅を調整できる。

【００３９】（実施形態３）本実施形態では、図３に示
す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施
形態も実施形態１と同様に、単結晶シリコンよりなる半
導体支持基板１の一表面上にシリコン酸化膜よりなる絶
縁層２を介してｎ形シリコン層よりなるｎ形半導体層３
が形成されたＳＯＩ構造を有している。ｎ形半導体層３
には、ｎ形半導体層３の表面から絶縁層２に達する深さ
まで形成されたｐ⁺形ウェル領域５によって分割された
２つのドレイン島３ａ，３ｂが形成されている。ここ
に、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ
⁺⁺形ドレイン領域４ａ，４ｂが形成されている。言い換
えれば、両ｎ⁺⁺形ドレイン領域４ａ，４ｂの間にはｐ⁺
形ウェル領域５が形成されている。また、ｐ⁺形ウェル
領域５内の表面側には、２つのｎ⁺⁺形ソース領域６ａ，
６ｂおよびｐ⁺⁺形ベースコンタクト領域７が形成されて
いる。なお、各ｎ⁺⁺形ドレイン領域４ａ，４ｂの表面形
状は矩形状に形成されており、各ｎ⁺⁺形ソース領域６
ａ，６ｂの表面形状はそれぞれｎ⁺⁺形ドレイン領域４
ａ，４ｂを所定距離だけ離間して囲む形状に形成されて
いる。要するに、各ｎ⁺⁺形ソース領域６ａ，６ｂの表面
形状は矩形枠状に形成されている。

【００４０】ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース
領域６ａ，６ｂとｎ⁺⁺形ドレイン領域４ａ，４ｂとの間
に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂ
を介して絶縁ゲート型のゲート電極９ａ，９ｂが形成さ
れている。ここに、両ゲート電極９ａ，９ｂは共通に接
続されている。また、各ｎ⁺⁺形ドレイン領域４ａ，４ｂ
上にはそれぞれドレイン電極１０ａ，１０ｂが形成され
ている。さらに、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領
域６ａ，６ｂとｐ⁺⁺形ベースコンタクト領域７とに跨る
形でソース電極１１が形成されている。なお、本実施形
態の双方向形ＬＤＭＯＳＦＥＴの動作は実施形態１と同
じなので説明を省略する。

【００４１】ところで、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１をｐ形、ｎ形いずれの
不純物も添加されていない真性半導体により構成してい
る点に特徴がある。したがって、半導体支持基板１にお
ける絶縁層２側には、ｎ形半導体層３と半導体支持基板
１とのポテンシャルエネルギ差によって形成される空乏
層３０が広がっており、従来例で説明した図１０におけ
る各ドレイン島３ａ，３ｂと半導体支持基板１との各ド
レイン・基板間容量Ｃdsubの間に、空乏層３０の容量成
分Ｃj，Ｃjが直列に挿入されることになる。本実施形態
では、空乏層３０が、半導体支持基板１を介したドレイ
ン島３ａ，３ｂ同士の容量結合による容量成分を低減す
るための領域を構成している。

【００４２】また、本実施形態の双方向形ＬＤＭＯＳＦ
ＥＴにおける半導体支持基板１は各ゲート電極９ａ，９
ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂの
いずれとも電気的に接続されておらず、従来例で説明し
たような金属フレームのダイパッド２０（図８参照）に
搭載する場合には、金属フレームに電気的に接続されな
いように半導体支持基板１と金属フレームのダイパッド
２０との間に絶縁体を介在させればよい。また、フリッ
プチップ実装してもよい。

【００４３】しかして、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１の絶縁層２側に、ｎ形
半導体層３と半導体支持基板１との仕事関数の差により
空乏層３０が形成されることになり、表面側にｎ⁺⁺形ド
レイン領域４ａ，４ｂが形成されたドレイン島３ａ，３
ｂ同士の半導体支持基板１を介した容量結合による容量
成分を低減することができ、半導体支持基板１と金属フ
レームとが電気的に分離されている状態での寄生容量を
小さくすることができる。

【００４４】（実施形態４）本実施形態では、図４に示
す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施
形態も実施形態１と同様に、単結晶シリコンよりなる半
導体支持基板１の一表面上にシリコン酸化膜よりなる絶
縁層２を介してｎ形シリコン層よりなるｎ形半導体層３
が形成されたＳＯＩ構造を有している。ｎ形半導体層３
には、ｎ形半導体層３の表面から絶縁層２に達する深さ
まで形成されたｐ⁺形ウェル領域５によって分割された
２つのドレイン島３ａ，３ｂが形成されている。ここ
に、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ
⁺⁺形ドレイン領域４ａ，４ｂが形成されている。言い換
えれば、両ｎ⁺⁺形ドレイン領域４ａ，４ｂの間にはｐ⁺
形ウェル領域５が形成されている。また、ｐ⁺形ウェル
領域５内の表面側には、２つのｎ⁺⁺形ソース領域６ａ，
６ｂおよびｐ⁺⁺形ベースコンタクト領域７が形成されて
いる。なお、各ｎ⁺⁺形ドレイン領域４ａ，４ｂの表面形
状は矩形状に形成されており、各ｎ⁺⁺形ソース領域６
ａ，６ｂの表面形状はそれぞれｎ⁺⁺形ドレイン領域４
ａ，４ｂを所定距離だけ離間して囲む形状に形成されて
いる。要するに、各ｎ⁺⁺形ソース領域６ａ，６ｂの表面
形状は矩形枠状に形成されている。

【００４５】ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース
領域６ａ，６ｂとｎ⁺⁺形ドレイン領域４ａ，４ｂとの間
に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂ
を介して絶縁ゲート型のゲート電極９ａ，９ｂが形成さ
れている。ここに、両ゲート電極９ａ，９ｂは共通に接
続されている。また、各ｎ⁺⁺形ドレイン領域４ａ，４ｂ
上にはそれぞれドレイン電極１０ａ，１０ｂが形成され
ている。さらに、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領
域６ａ，６ｂとｐ⁺⁺形ベースコンタクト領域７とに跨る
形でソース電極１１が形成されている。なお、本実施形
態の双方向形ＬＤＭＯＳＦＥＴの動作は実施形態１と同
じなので説明を省略する。

【００４６】ところで、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１において、裏面（図４
における下面）から絶縁層２に達する深さの穴１ａが形
成されている点に特徴がある。ここにおいて、穴１ａ
は、両ドレイン島３ａ，３ｂの間に介在するｐ⁺形ウェ
ル領域５の直下に形成されている。

【００４７】また、本実施形態の双方向形ＬＤＭＯＳＦ
ＥＴにおける半導体支持基板１は各ゲート電極９ａ，９
ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂの
いずれとも電気的に接続されておらず、従来例で説明し
たような金属フレームのダイパッド２０（図８参照）に
搭載する場合には、金属フレームに電気的に接続されな
いように半導体支持基板１と金属フレームのダイパッド
２０との間に絶縁体を介在させればよい。また、フリッ
プチップ実装してもよい。

【００４８】しかして、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、各ドレイン島３ａ，３ｂと半導体支持基
板１との各ドレイン・基板間容量Ｃdsub，Ｃdsubの間に
穴１ａのギャップ（図４における穴１ａの左右方向の
幅）に応じた容量成分Ｃgが直列に挿入されることにな
り、良好な放熱性を維持しつつ、半導体支持基板１と金
属フレームとが電気的に分離されている状態での寄生容
量を小さくすることができる。なお、本実施形態では、
上記穴１ａが、半導体支持基板１を介したドレイン島３
ａ，３ｂ同士の容量結合による容量成分を低減するため
の領域を構成している。

【００４９】（実施形態５）本実施形態では、図５に示
す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施
形態も実施形態１と同様に、単結晶シリコンよりなる半
導体支持基板１の一表面上にシリコン酸化膜よりなる絶
縁層２を介してｎ形シリコン層よりなるｎ形半導体層３
が形成されたＳＯＩ構造を有している。ｎ形半導体層３
には、ｎ形半導体層３の表面から絶縁層２に達する深さ
まで形成されたｐ⁺形ウェル領域５によって分割された
２つのドレイン島３ａ，３ｂが形成されている。ここ
に、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ
⁺⁺形ドレイン領域４ａ，４ｂが形成されている。言い換
えれば、両ｎ⁺⁺形ドレイン領域４ａ，４ｂの間にはｐ⁺
形ウェル領域５が形成されている。また、ｐ⁺形ウェル
領域５内の表面側には、２つのｎ⁺⁺形ソース領域６ａ，
６ｂおよびｐ⁺⁺形ベースコンタクト領域７が形成されて
いる。なお、各ｎ⁺⁺形ドレイン領域４ａ，４ｂの表面形
状は矩形状に形成されており、各ｎ⁺⁺形ソース領域６
ａ，６ｂの表面形状はそれぞれｎ⁺⁺形ドレイン領域４
ａ，４ｂを所定距離だけ離間して囲む形状に形成されて
いる。要するに、各ｎ⁺⁺形ソース領域６ａ，６ｂの表面
形状は矩形枠状に形成されている。

【００５０】ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース
領域６ａ，６ｂとｎ⁺⁺形ドレイン領域４ａ，４ｂとの間
に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂ
を介して絶縁ゲート型のゲート電極９ａ，９ｂが形成さ
れている。ここに、両ゲート電極９ａ，９ｂは共通に接
続されている。また、各ｎ⁺⁺形ドレイン領域４ａ，４ｂ
上にはそれぞれドレイン電極１０ａ，１０ｂが形成され
ている。さらに、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領
域６ａ，６ｂとｐ⁺⁺形ベースコンタクト領域７とに跨る
形でソース電極１１が形成されている。なお、本実施形
態の双方向形ＬＤＭＯＳＦＥＴの動作は実施形態１と同
じなので説明を省略する。

【００５１】ところで、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１において、裏面（図４
における下面）から絶縁層２に達する深さの穴１ａが形
成されている点に特徴がある。ここにおいて、穴１ａ
は、半導体支持基板１において各ドレイン島３ａ，３ｂ
それぞれに重なる部分に跨って形成されている。要する
に、穴１ａは、素子形成領域の直下に形成されている。

【００５２】また、本実施形態の双方向形ＬＤＭＯＳＦ
ＥＴにおける半導体支持基板１は各ゲート電極９ａ，９
ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂの
いずれとも電気的に接続されておらず、従来例で説明し
たような金属フレームのダイパッド２０（図８参照）に
搭載する場合には、金属フレームに電気的に接続されな
いように半導体支持基板１と金属フレームのダイパッド
２０との間に絶縁体を介在させればよい。また、フリッ
プチップ実装してもよい。

【００５３】しかして、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、穴１ａが、半導体支持基板１において各
ドレイン島３ａ，３ｂそれぞれに重なる部分に跨って形
成されているので、各ドレイン島３ａ，３ｂがそれぞれ
フローティングされた状態となり、ドレイン・基板間容
量Ｃdsubを無くすことができて、半導体支持基板１と金
属フレームとが電気的に分離されている状態での寄生容
量を小さくすることができる。また、実施形態４に比べ
て穴１ａのパターニングが容易となって製造しやすくな
るとともに、穴１ａに起因した寄生容量Ｃgをほぼ無く
すことができる。なお、本実施形態では、上記穴１ａ
が、半導体支持基板１を介したドレイン島３ａ，３ｂ同
士の容量結合による容量成分を低減するための領域を構
成している。

【００５４】（実施形態６）本実施形態では、図６に示
す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施
形態も実施形態１と同様に、単結晶シリコンよりなる半
導体支持基板１の一表面上にシリコン酸化膜よりなる絶
縁層２を介してｎ形シリコン層よりなるｎ形半導体層３
が形成されたＳＯＩ構造を有している。ｎ形半導体層３
には、ｎ形半導体層３の表面から絶縁層２に達する深さ
まで形成されたｐ⁺形ウェル領域５によって分割された
２つのドレイン島３ａ，３ｂが形成されている。ここ
に、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ
⁺⁺形ドレイン領域４ａ，４ｂが形成されている。言い換
えれば、両ｎ⁺⁺形ドレイン領域４ａ，４ｂの間にはｐ⁺
形ウェル領域５が形成されている。また、ｐ⁺形ウェル
領域５内の表面側には、２つのｎ⁺⁺形ソース領域６ａ，
６ｂおよびｐ⁺⁺形ベースコンタクト領域７が形成されて
いる。なお、各ｎ⁺⁺形ドレイン領域４ａ，４ｂの表面形
状は矩形状に形成されており、各ｎ⁺⁺形ソース領域６
ａ，６ｂの表面形状はそれぞれｎ⁺⁺形ドレイン領域４
ａ，４ｂを所定距離だけ離間して囲む形状に形成されて
いる。要するに、各ｎ⁺⁺形ソース領域６ａ，６ｂの表面
形状は矩形枠状に形成されている。

【００５５】ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース
領域６ａ，６ｂとｎ⁺⁺形ドレイン領域４ａ，４ｂとの間
に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂ
を介して絶縁ゲート型のゲート電極９ａ，９ｂが形成さ
れている。ここに、両ゲート電極９ａ，９ｂは共通に接
続されている。また、各ｎ⁺⁺形ドレイン領域４ａ，４ｂ
上にはそれぞれドレイン電極１０ａ，１０ｂが形成され
ている。さらに、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領
域６ａ，６ｂとｐ⁺⁺形ベースコンタクト領域７とに跨る
形でソース電極１１が形成されている。なお、本実施形
態の双方向形ＬＤＭＯＳＦＥＴの動作は実施形態１と同
じなので説明を省略する。

【００５６】ところで、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１において、両ドレイン
島３ａ，３ｂの間に介在するｐ⁺形ウェル領域５の直下
に誘電体領域１９が形成されている点に特徴がある。こ
の誘電体領域１９を形成するには、例えば、選択エッチ
ングなどよって半導体支持基板１の裏面から絶縁層２に
達する深さの穴１ａを形成した後に、該穴１ａに有機系
材料を埋めこむようにしてもよいし、あるいは、選択酸
化などの手段で形成してもよい。本実施形態では、誘電
体領域１９が、半導体支持基板１を介したドレイン島３
ａ，３ｂ同士の容量結合による容量成分を低減するため
の領域を構成している。

【００５７】また、本実施形態の双方向形ＬＤＭＯＳＦ
ＥＴにおける半導体支持基板１は各ゲート電極９ａ，９
ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂの
いずれとも電気的に接続されておらず、従来例で説明し
たような金属フレームのダイパッド２０（図８参照）に
搭載する場合には、金属フレームに電気的に接続されな
いように半導体支持基板１と金属フレームのダイパッド
２０との間に絶縁体を介在させればよい。また、フリッ
プチップ実装してもよい。

【００５８】しかして、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、各ドレイン島３ａ，３ｂと半導体支持基
板１との各ドレイン・基板間容量Ｃdsub，Ｃdsubの間に
誘電体領域１９に応じた容量成分Ｃiが直列に挿入され
ることになり、半導体支持基板１と金属フレームとが電
気的に分離されている状態での寄生容量を小さくするこ
とができる。ここに、誘電体領域１９は、半導体支持基
板１において各ドレイン島３ａ，３ｂにそれぞれ重なる
部分の間に形成されているので、良好な放熱性を維持し
つつ、半導体支持基板１と金属フレームとが電気的に分
離されている状態での寄生容量を小さくすることができ
る。

【００５９】（実施形態７）本実施形態では、図７に示
す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施
形態も実施形態１と同様に、単結晶シリコンよりなる半
導体支持基板１の一表面上にシリコン酸化膜よりなる絶
縁層２を介してｎ形シリコン層よりなるｎ形半導体層３
が形成されたＳＯＩ構造を有している。ｎ形半導体層３
には、ｎ形半導体層３の表面から絶縁層２に達する深さ
まで形成されたｐ⁺形ウェル領域５によって分割された
２つのドレイン島３ａ，３ｂが形成されている。ここ
に、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ
⁺⁺形ドレイン領域４ａ，４ｂが形成されている。言い換
えれば、両ｎ⁺⁺形ドレイン領域４ａ，４ｂの間にはｐ⁺
形ウェル領域５が形成されている。また、ｐ⁺形ウェル
領域５内の表面側には、２つのｎ⁺⁺形ソース領域６ａ，
６ｂおよびｐ⁺⁺形ベースコンタクト領域７が形成されて
いる。なお、各ｎ⁺⁺形ドレイン領域４ａ，４ｂの表面形
状は矩形状に形成されており、各ｎ⁺⁺形ソース領域６
ａ，６ｂの表面形状はそれぞれｎ⁺⁺形ドレイン領域４
ａ，４ｂを所定距離だけ離間して囲む形状に形成されて
いる。要するに、各ｎ⁺⁺形ソース領域６ａ，６ｂの表面
形状は矩形枠状に形成されている。

【００６０】ｐ⁺形ウェル領域５においてｎ⁺⁺形ソース
領域６ａ，６ｂとｎ⁺⁺形ドレイン領域４ａ，４ｂとの間
に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂ
を介して絶縁ゲート型のゲート電極９ａ，９ｂが形成さ
れている。ここに、両ゲート電極９ａ，９ｂは共通に接
続されている。また、各ｎ⁺⁺形ドレイン領域４ａ，４ｂ
上にはそれぞれドレイン電極１０ａ，１０ｂが形成され
ている。さらに、ｐ⁺形ウェル領域５とｎ⁺⁺形ソース領
域６ａ，６ｂとｐ⁺⁺形ベースコンタクト領域７とに跨る
形でソース電極１１が形成されている。なお、本実施形
態の双方向形ＬＤＭＯＳＦＥＴの動作は実施形態１と同
じなので説明を省略する。

【００６１】ところで、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１において、素子領域直
下に誘電体領域１９が形成されている点に特徴がある。
すなわち、半導体支持基板１において各ドレイン島３
ａ，３ｂそれぞれに重なる部分に跨って誘電体領域１９
が形成されている。この誘電体領域１９を形成するに
は、例えば、選択エッチングなどよって半導体支持基板
１の裏面から絶縁層２に達する深さの穴１ａを形成した
後に、有機系材料を埋めこむようにしてもよいし、ある
いは、選択酸化などの手段で形成してもよい。

【００６２】また、本実施形態の双方向形ＬＤＭＯＳＦ
ＥＴにおける半導体支持基板１は各ゲート電極９ａ，９
ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂの
いずれとも電気的に接続されておらず、従来例で説明し
たような金属フレームのダイパッド２０（図８参照）に
搭載する場合には、金属フレームに電気的に接続されな
いように半導体支持基板１と金属フレームのダイパッド
２０との間に絶縁体を介在させればよい。また、フリッ
プチップ実装してもよい。

【００６３】しかして、本実施形態の双方向形ＬＤＭＯ
ＳＦＥＴでは、半導体支持基板１における素子領域直下
の部分が全て誘電体領域１９となっているので、ｎ⁺⁺形
ドレイン領域４ａ，４ｂがそれぞれ形成されたドレイン
島３ａ，３ｂが電気的にフローティング状態となり、ド
レイン・基板間容量Ｃdsubや実施形態６で説明した誘電
体領域１９の寄生容量Ｃiをほぼなくすことができる。
したがって、半導体支持基板１と金属フレームとが電気
的に分離されている状態での寄生容量を小さくすること
ができ、また、実施形態６に比べて製造しやすい。

【００６４】

【発明の効果】請求項１の発明は、半導体支持基板上に
絶縁層を介して形成された第１導電形の半導体層内に、
前記半導体層の表面から絶縁層まで形成された第２導電
形のウェル領域によって互いに分離された複数のドレイ
ン島と、各ドレイン島の表面側にそれぞれ形成された高
濃度第１導電形のドレイン領域と、ウェル領域の表面側
に形成された高濃度第１導電形のソース領域と、各ドレ
イン領域とソース領域との間のウェル領域上にゲート絶
縁膜を介して形成された複数のゲート電極と、各ドレイ
ン領域に接続された複数のドレイン電極と、ソース領域
とウェル領域とに跨って接続されたソース電極とを備
え、前記半導体支持基板を介したドレイン島同士の容量
結合による容量成分を低減するための領域が設けられて
なるものであり、前記半導体支持基板を介したドレイン
島同士の容量結合による容量成分を低減するための領域
が設けられていることにより、表面側にドレイン領域が
形成されたドレイン島同士の前記半導体支持基板を介し
た容量結合による容量成分を低減することができ、半導
体支持基板と金属フレームとが電気的に分離されている
状態での寄生容量を小さくすることができるという効果
がある。

【００６５】請求項２の発明は、請求項１の発明におい
て、前記容量成分を低減するための領域は、前記半導体
支持基板内に形成された空乏層なので、従来の各ドレイ
ン島と前記半導体支持基板との各ドレイン・基板間容量
の間に、前記空乏層の容量成分が直列に挿入されること
になり、半導体支持基板と金属フレームとが電気的に分
離されている状態での寄生容量を小さくすることができ
るという効果がある。

【００６６】請求項３の発明は、請求項２の発明におい
て、前記空乏層が、ｐｎ接合により形成された空乏層な
ので、半導体支持基板にイオン注入や拡散などを利用し
てｐｎ接合を形成することで空乏層を形成することがで
きるという効果がある。

【００６７】請求項４の発明は、半導体支持基板上に絶
縁層を介して形成された第１導電形の半導体層内に、前
記半導体層の表面から絶縁層まで形成された第２導電形
のウェル領域によって互いに分離された複数のドレイン
島と、各ドレイン島の表面側にそれぞれ形成された高濃
度第１導電形のドレイン領域と、ウェル領域の表面側に
形成された高濃度第１導電形のソース領域と、各ドレイ
ン領域とソース領域との間のウェル領域上にゲート絶縁
膜を介して形成された複数のゲート電極と、各ドレイン
領域に接続された複数のドレイン電極と、ソース領域と
ウェル領域とに跨って接続されたソース電極とを備え、
前記半導体支持基板の導電形が第２導電形であり、前記
半導体層と前記半導体支持基板との導電形が異なるの
で、前記半導体支持基板の絶縁層側に、前記半導体層と
半導体支持基板との仕事関数の差により空乏層が形成さ
れることになり、表面側にドレイン領域が形成されたド
レイン島同士の前記半導体支持基板を介した容量結合に
よる容量成分を低減することができ、半導体支持基板と
金属フレームとが電気的に分離されている状態での寄生
容量を小さくすることができるという効果がある。しか
も、第２導電形の半導体支持基板の濃度を適宜設定する
ことによって空乏層の幅を調整できるという効果があ
る。

【００６８】請求項５の発明は、半導体支持基板上に絶
縁層を介して形成された第１導電形の半導体層内に、前
記半導体層の表面から絶縁層まで形成された第２導電形
のウェル領域によって互いに分離された複数のドレイン
島と、各ドレイン島の表面側にそれぞれ形成された高濃
度第１導電形のドレイン領域と、ウェル領域の表面側に
形成された高濃度第１導電形のソース領域と、各ドレイ
ン領域とソース領域との間のウェル領域上にゲート絶縁
膜を介して形成された複数のゲート電極と、各ドレイン
領域に接続された複数のドレイン電極と、ソース領域と
ウェル領域とに跨って接続されたソース電極とを備え、
前記半導体支持基板が真性半導体よりなるものであり、
前記半導体支持基板の絶縁層側に、前記半導体層と半導
体支持基板との仕事関数の差により空乏層が形成される
ことになり、表面側にドレイン領域が形成されたドレイ
ン島同士の前記半導体支持基板を介した容量結合による
容量成分を低減することができ、半導体支持基板と金属
フレームとが電気的に分離されている状態での寄生容量
を小さくすることができるという効果がある。

【００６９】請求項６の発明は、請求項１の発明におい
て、前記容量成分を低減するための領域は、前記半導体
支持基板の裏面から絶縁層に達する深さに形成された穴
よりなるので、各ドレイン島と前記半導体支持基板との
各ドレイン・基板間容量の間に前記穴のギャップに応じ
た容量成分が直列に挿入されることになり、半導体支持
基板と金属フレームとが電気的に分離されている状態で
の寄生容量を小さくすることができるという効果があ
る。

【００７０】請求項７の発明は、請求項６の発明におい
て、前記穴は、前記半導体支持基板において前記各ドレ
イン島にそれぞれ重なる部分の間に形成されているの
で、半導体支持基板における前記ウェル領域直下の部分
に前記穴が形成されることにより、良好な放熱性を維持
しつつ、半導体支持基板と金属フレームとが電気的に分
離されている状態での寄生容量を小さくすることができ
るという効果がある。

【００７１】請求項８の発明は、請求項６の発明におい
て、前記穴は、前記半導体支持基板において前記各ドレ
イン島それぞれに重なる部分に跨って形成されているの
で、ドレイン・基板間容量を無くすことができて、半導
体支持基板と金属フレームとが電気的に分離されている
状態での寄生容量を小さくすることができるという効果
があり、また、請求項７の発明に比べて製造しやすいと
いう効果がある。

【００７２】請求項９の発明は、請求項１の発明におい
て、前記容量成分を低減するための領域は、前記半導体
支持基板内に形成された誘電体領域よりなるので、各ド
レイン島と前記半導体支持基板との各ドレイン・基板間
容量の間に前記誘電体領域に応じた容量成分が直列に挿
入されることになり、半導体支持基板と金属フレームと
が電気的に分離されている状態での寄生容量を小さくす
ることができるという効果がある。

【００７３】請求項１０の発明は、請求項９の発明にお
いて、前記誘電体領域は、前記半導体支持基板において
前記各ドレイン島にそれぞれ重なる部分の間に形成され
ているので、半導体支持基板における前記ウェル領域直
下の部分に前記誘電体領域が形成されていることによ
り、良好な放熱性を維持しつつ、半導体支持基板と金属
フレームとが電気的に分離されている状態での寄生容量
を小さくすることができるという効果がある。

【００７４】請求項１１の発明は、請求項９の発明にお
いて、前記誘電体領域は、前記半導体支持基板において
前記各ドレイン島それぞれに重なる部分に跨って形成さ
れているので、ドレイン・基板間容量を無くすことがで
きて、半導体支持基板と金属フレームとが電気的に分離
されている状態での寄生容量を小さくすることができる
という効果があり、また、請求項１０の発明に比べて製
造しやすいという効果がある。

【図面の簡単な説明】

【図１】実施形態１を示す概略断面図である。

【図２】実施形態２を示す概略断面図である。

【図３】実施形態３を示す概略断面図である。

【図４】実施形態４を示す概略断面図である。

【図５】実施形態５を示す概略断面図である。

【図６】実施形態６を示す概略断面図である。

【図７】実施形態７を示す概略断面図である。

【図８】従来例を示す概略断面図である。

【図９】同上の概略平面図である。

【図１０】他の従来例を示す概略断面図である。

【符号の説明】

１半導体支持基板２絶縁層３ｎ形半導体層３ａ，３ｂドレイン島４ａ，４ｂｎ⁺⁺形ドレイン領域５ｐ⁺形ウェル領域６ａ，６ｂｎ⁺⁺形ソース領域７ｐ⁺⁺形ベースコンタクト領域８ａ，８ｂゲート絶縁膜９ａ，９ｂゲート電極１０ａ，１０ｂドレイン電極１１ソース電極２９ｎ形拡散層３０空乏層

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木裕二大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者早崎嘉城大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者白井良史大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者吉田岳司大阪府門真市大字門真1048番地松下電工株式会社内Ｆターム(参考） 5F110 AA02 AA30 BB12 CC02 DD05 DD13 DD25 DD30 GG02 GG12 NN63 QQ17

Claims

【特許請求の範囲】

【請求項１】半導体支持基板上に絶縁層を介して形成
された第１導電形の半導体層内に、前記半導体層の表面
から絶縁層まで形成された第２導電形のウェル領域によ
って互いに分離された複数のドレイン島と、各ドレイン
島の表面側にそれぞれ形成された高濃度第１導電形のド
レイン領域と、ウェル領域の表面側に形成された高濃度
第１導電形のソース領域と、各ドレイン領域とソース領
域との間のウェル領域上にゲート絶縁膜を介して形成さ
れた複数のゲート電極と、各ドレイン領域に接続された
複数のドレイン電極と、ソース領域とウェル領域とに跨
って接続されたソース電極とを備え、前記半導体支持基
板を介したドレイン島同士の容量結合による容量成分を
低減するための領域が設けられてなることを特徴とする
半導体装置。
【請求項２】前記容量成分を低減するための領域は、
前記半導体支持基板内に形成された空乏層であることを
特徴とする請求項１記載の半導体装置。
【請求項３】前記空乏層は、ｐｎ接合により形成され
た空乏層であることを特徴とする請求項２記載の半導体
装置。
【請求項４】半導体支持基板上に絶縁層を介して形成
された第１導電形の半導体層内に、前記半導体層の表面
から絶縁層まで形成された第２導電形のウェル領域によ
って互いに分離された複数のドレイン島と、各ドレイン
島の表面側にそれぞれ形成された高濃度第１導電形のド
レイン領域と、ウェル領域の表面側に形成された高濃度
第１導電形のソース領域と、各ドレイン領域とソース領
域との間のウェル領域上にゲート絶縁膜を介して形成さ
れた複数のゲート電極と、各ドレイン領域に接続された
複数のドレイン電極と、ソース領域とウェル領域とに跨
って接続されたソース電極とを備え、前記半導体支持基
板の導電形が第２導電形であることを特徴とする半導体
装置。
【請求項５】半導体支持基板上に絶縁層を介して形成
された第１導電形の半導体層内に、前記半導体層の表面
から絶縁層まで形成された第２導電形のウェル領域によ
って互いに分離された複数のドレイン島と、各ドレイン
島の表面側にそれぞれ形成された高濃度第１導電形のド
レイン領域と、ウェル領域の表面側に形成された高濃度
第１導電形のソース領域と、各ドレイン領域とソース領
域との間のウェル領域上にゲート絶縁膜を介して形成さ
れた複数のゲート電極と、各ドレイン領域に接続された
複数のドレイン電極と、ソース領域とウェル領域とに跨
って接続されたソース電極とを備え、前記半導体支持基
板が真性半導体よりなることを特徴とする半導体装置。
【請求項６】前記容量成分を低減するための領域は、
前記半導体支持基板の裏面から絶縁層に達する深さに形
成された穴よりなることを特徴とする請求項１記載の半
導体装置。
【請求項７】前記穴は、前記半導体支持基板において
前記各ドレイン島にそれぞれ重なる部分の間に形成され
てなることを特徴とする請求項６記載の半導体装置。
【請求項８】前記穴は、前記半導体支持基板において
前記各ドレイン島それぞれに重なる部分に跨って形成さ
れてなることを特徴とする請求項６記載の半導体装置。
【請求項９】前記容量成分を低減するための領域は、
前記半導体支持基板内に形成された誘電体領域よりなる
ことを特徴とする請求項１記載の半導体装置。
【請求項１０】前記誘電体領域は、前記半導体支持基
板において前記各ドレイン島にそれぞれ重なる部分の間
に形成されてなることを特徴とする請求項９記載の半導
体装置。
【請求項１１】前記誘電体領域は、前記半導体支持基
板において前記各ドレイン島それぞれに重なる部分に跨
って形成されてなることを特徴とする請求項９記載の半
導体装置。