JPH08321611A - 半導体装置 - Google Patents
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- JPH08321611A JPH08321611A JP7128527A JP12852795A JPH08321611A JP H08321611 A JPH08321611 A JP H08321611A JP 7128527 A JP7128527 A JP 7128527A JP 12852795 A JP12852795 A JP 12852795A JP H08321611 A JPH08321611 A JP H08321611A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】高耐圧化を実現するとともにオン抵抗の増加を
抑える。 【構成】絶縁層２上にＮ型の半導体層３が形成され、そ
の主表面３ａの近傍にＮ型のソース領域４と、このソー
ス領域４を囲むＰ型のウェル領域５とが形成してある。
Ｎ型のドレイン領域１１は、半導体層３内において絶縁
層２との界面の近傍に埋設して形成してある。また、こ
のドレイン領域１１に接続されるドレイン電極１３は絶
縁層２内に形成してある。上記構成によれば、ソース領
域４とドレイン領域１１との間の主電流の電流通路Ｌの
断面積を大きくすることができ、しかも、電界が集中す
るウエル領域５およびドレイン領域１１はＲＥＳＵＲＦ
条件を満たすように形成することができる。そのため、
高耐圧を維持しつつオン抵抗を低減させ、しかも、素子
面積の増大も抑えることができる。
抑える。 【構成】絶縁層２上にＮ型の半導体層３が形成され、そ
の主表面３ａの近傍にＮ型のソース領域４と、このソー
ス領域４を囲むＰ型のウェル領域５とが形成してある。
Ｎ型のドレイン領域１１は、半導体層３内において絶縁
層２との界面の近傍に埋設して形成してある。また、こ
のドレイン領域１１に接続されるドレイン電極１３は絶
縁層２内に形成してある。上記構成によれば、ソース領
域４とドレイン領域１１との間の主電流の電流通路Ｌの
断面積を大きくすることができ、しかも、電界が集中す
るウエル領域５およびドレイン領域１１はＲＥＳＵＲＦ
条件を満たすように形成することができる。そのため、
高耐圧を維持しつつオン抵抗を低減させ、しかも、素子
面積の増大も抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に電力
変換用集積回路に用いるに良好な横方向型パワー半導体
装置に関するものである。
変換用集積回路に用いるに良好な横方向型パワー半導体
装置に関するものである。
【０００２】
【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ技術を利
用したＳＯＩパワー半導体装置が注目されている。従来
のこの種のパワー半導体装置のひとつとして、第５図に
示すような横形２重拡散ＭＯＳ電界効果トランジスタ、
いわゆるＬＤＭＯＳＦＥＴ（Lateral Double Diffused
ＭＯＳＦＥＴ）がある。第５図（ａ）は従来のＬＤＭＯ
ＳＦＥＴの平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’
断面の要部拡大図、同図（ｃ）は同図（ａ）のＹ−Ｙ’
断面の要部拡大図を表わしている。
子間を絶縁層によって完全に分離できるＳＯＩ技術を利
用したＳＯＩパワー半導体装置が注目されている。従来
のこの種のパワー半導体装置のひとつとして、第５図に
示すような横形２重拡散ＭＯＳ電界効果トランジスタ、
いわゆるＬＤＭＯＳＦＥＴ（Lateral Double Diffused
ＭＯＳＦＥＴ）がある。第５図（ａ）は従来のＬＤＭＯ
ＳＦＥＴの平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’
断面の要部拡大図、同図（ｃ）は同図（ａ）のＹ−Ｙ’
断面の要部拡大図を表わしている。
【０００３】このＬＤＭＯＳＦＥＴ５０は、例えば単結
晶シリコンから成る半導体基板１の一方の主面に埋め込
み酸化膜から成る絶縁層２を形成し、この絶縁層２上に
Ｎ型の半導体層３を形成して、この半導体層３の絶縁層
２と反対側の主表面３ａの近傍に形成されたＮ型のソー
ス領域４と、このソース領域４を囲むように半導体層３
内に形成されたＰ型のウエル領域５と、このウエル領域
５と離間して形成されたＮ型のドレイン領域５１と、ソ
ース領域４とドレイン領域５との間で流れる主電流を制
御する絶縁ゲート６とを備え、ソース領域４に接続され
るソース電極５２、ドレイン領域に接続されるドレイン
電極５３及び絶縁ゲート６に接続されるゲート電極５４
をそれぞれ半導体層３の主表面上に絶縁層７を介して形
成して成るものである。
晶シリコンから成る半導体基板１の一方の主面に埋め込
み酸化膜から成る絶縁層２を形成し、この絶縁層２上に
Ｎ型の半導体層３を形成して、この半導体層３の絶縁層
２と反対側の主表面３ａの近傍に形成されたＮ型のソー
ス領域４と、このソース領域４を囲むように半導体層３
内に形成されたＰ型のウエル領域５と、このウエル領域
５と離間して形成されたＮ型のドレイン領域５１と、ソ
ース領域４とドレイン領域５との間で流れる主電流を制
御する絶縁ゲート６とを備え、ソース領域４に接続され
るソース電極５２、ドレイン領域に接続されるドレイン
電極５３及び絶縁ゲート６に接続されるゲート電極５４
をそれぞれ半導体層３の主表面上に絶縁層７を介して形
成して成るものである。
【０００４】また、このようにして形成したＬＤＭＯＳ
ＦＥＴ５０は、複数個隣接して配置され、各ＬＤＭＯＳ
ＦＥＴ５０のソース電極５２、ゲート電極５４そしてド
レイン電極５３同士を全て半導体層３の主表面３ａ側で
接続してあり、大きな電位差の生じるドレイン電極５３
とソース領域４は平面的に所定の距離が確保されるよう
にレイアウトされている。
ＦＥＴ５０は、複数個隣接して配置され、各ＬＤＭＯＳ
ＦＥＴ５０のソース電極５２、ゲート電極５４そしてド
レイン電極５３同士を全て半導体層３の主表面３ａ側で
接続してあり、大きな電位差の生じるドレイン電極５３
とソース領域４は平面的に所定の距離が確保されるよう
にレイアウトされている。
【０００５】ところで、この種のＬＤＭＯＳＦＥＴ５０
においては、活性シリコン層（半導体層３）の厚みとド
リフト領域濃度との間に、 活性シリコン層厚み〔cm〕×ドリフト領域の不純物濃度〔atm/cm3 〕 ＝１×１０12〔atm/cm2 〕 …（１） という式で表される”ＲＥＳＵＲＦ条件”と呼ばれる表
面電界の緩和に関する最適条件が存在し、活性シリコン
層厚みとドリフト領域濃度が上式（１）のＲＥＳＵＲＦ
条件を満たすとき、ＬＤＭＯＳＦＥＴ５０の活性層内の
電界の局所集中が緩和され、電界は高耐圧に適した分布
となる。このようにして形成されたＬＤＭＯＳＦＥＴ５
０は高耐圧が実現できると共に、高温でのリークが少な
く、他の制御回路と同一チップ上で形成することが容易
となり、別電位のフローティングＬＤＭＯＳＦＥＴを同
一チップ状に集積できるなどの利点を有している。
においては、活性シリコン層（半導体層３）の厚みとド
リフト領域濃度との間に、 活性シリコン層厚み〔cm〕×ドリフト領域の不純物濃度〔atm/cm3 〕 ＝１×１０12〔atm/cm2 〕 …（１） という式で表される”ＲＥＳＵＲＦ条件”と呼ばれる表
面電界の緩和に関する最適条件が存在し、活性シリコン
層厚みとドリフト領域濃度が上式（１）のＲＥＳＵＲＦ
条件を満たすとき、ＬＤＭＯＳＦＥＴ５０の活性層内の
電界の局所集中が緩和され、電界は高耐圧に適した分布
となる。このようにして形成されたＬＤＭＯＳＦＥＴ５
０は高耐圧が実現できると共に、高温でのリークが少な
く、他の制御回路と同一チップ上で形成することが容易
となり、別電位のフローティングＬＤＭＯＳＦＥＴを同
一チップ状に集積できるなどの利点を有している。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来構成のＬＤＭＯＳＦＥＴ５０では、ＲＥＳＵＲＦ条件
によって活性シリコン層厚みとドリフト領域濃度とがト
レードオフの関係になっているため、耐圧一定の条件の
もとでは、オン抵抗の低減を目的に活性シリコン層厚み
を厚くしてもドリフト領域濃度を小さくしなければなら
ず、結局オン抵抗を低減することができない。また、図
５（ｂ）における矢印Ｌで示すように、ドレイン領域５
１とソース領域４との間で半導体層３内を流れる電流通
路は、半導体層３の主表面３ａの近傍のみに分布するた
め、活性シリコン層（半導体層３）の厚みを厚くしても
オン抵抗を低減させることはできない。さらに、チャネ
ル幅を広くすればオン抵抗を低減させることができる
が、素子面積が大きくなるという問題がある。
来構成のＬＤＭＯＳＦＥＴ５０では、ＲＥＳＵＲＦ条件
によって活性シリコン層厚みとドリフト領域濃度とがト
レードオフの関係になっているため、耐圧一定の条件の
もとでは、オン抵抗の低減を目的に活性シリコン層厚み
を厚くしてもドリフト領域濃度を小さくしなければなら
ず、結局オン抵抗を低減することができない。また、図
５（ｂ）における矢印Ｌで示すように、ドレイン領域５
１とソース領域４との間で半導体層３内を流れる電流通
路は、半導体層３の主表面３ａの近傍のみに分布するた
め、活性シリコン層（半導体層３）の厚みを厚くしても
オン抵抗を低減させることはできない。さらに、チャネ
ル幅を広くすればオン抵抗を低減させることができる
が、素子面積が大きくなるという問題がある。
【０００７】また、ソース，ドレイン，ゲートの３つの
電極を一平面内で接続するという制約上、ソース領域４
がドレイン電極５３と交差しないように第５図（ａ）に
示すようにソース領域４は完全にドレイン領域５１を平
面的に包囲する構造ではなく、一部を開いた構造にする
必要がある。このために、素子の面積効率が低下すると
いう問題がある。従って、上記従来構成のＬＤＭＯＳＦ
ＥＴ５０においては、耐圧を維持しつつ、素子面積を増
大させることなく、オン抵抗を低減することができない
という問題があった。
電極を一平面内で接続するという制約上、ソース領域４
がドレイン電極５３と交差しないように第５図（ａ）に
示すようにソース領域４は完全にドレイン領域５１を平
面的に包囲する構造ではなく、一部を開いた構造にする
必要がある。このために、素子の面積効率が低下すると
いう問題がある。従って、上記従来構成のＬＤＭＯＳＦ
ＥＴ５０においては、耐圧を維持しつつ、素子面積を増
大させることなく、オン抵抗を低減することができない
という問題があった。
【０００８】本発明は、上記問題に鑑みてなされたもの
であり、その目的とするところは、高耐圧化を実現する
とともにオン抵抗の増加を抑えた半導体装置を提供する
ことにある。
であり、その目的とするところは、高耐圧化を実現する
とともにオン抵抗の増加を抑えた半導体装置を提供する
ことにある。
【０００９】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、絶縁層上に形成された半導体層
と、この半導体層内の絶縁層と反対側の主表面近傍に形
成された第１導電型のソース領域と、このソース領域を
囲むように半導体層内の主表面近傍に形成された第２導
電型のウエル領域と、このウェル領域との間で所定の耐
圧を保持できる距離だけ離間されて半導体層内に埋設さ
れた第１導電型のドレイン領域と、絶縁層内に埋設され
ドレイン領域と電気的に接続されたドレイン電極と、半
導体層の主表面上に形成されソース領域とドレイン領域
との間で半導体層内を流れる主電流を制御する絶縁ゲー
トとを備えたことを特徴とする。
目的を達成するために、絶縁層上に形成された半導体層
と、この半導体層内の絶縁層と反対側の主表面近傍に形
成された第１導電型のソース領域と、このソース領域を
囲むように半導体層内の主表面近傍に形成された第２導
電型のウエル領域と、このウェル領域との間で所定の耐
圧を保持できる距離だけ離間されて半導体層内に埋設さ
れた第１導電型のドレイン領域と、絶縁層内に埋設され
ドレイン領域と電気的に接続されたドレイン電極と、半
導体層の主表面上に形成されソース領域とドレイン領域
との間で半導体層内を流れる主電流を制御する絶縁ゲー
トとを備えたことを特徴とする。
【００１０】請求項２の発明は、上記目的を達成するた
めに、絶縁層上に形成された半導体層と、この半導体層
内の絶縁層と反対側の主表面近傍に形成された第１導電
型のソース領域と、このソース領域を囲むように半導体
層内の主表面近傍に形成された第２導電型のウエル領域
と、このウェル領域との間で所定の耐圧を保持できる距
離だけ離間され且つ半導体層内の主表面近傍から少なく
とも絶縁層に接する主裏面近傍に達するように形成され
た第１導電型のドレイン領域と、少なくともドレイン領
域よりも大きく且つソース領域方向へ延伸させて絶縁層
内に形成されるとともにドレイン領域と電気的に接続さ
れたドレイン電極と、半導体層の主表面上に形成されソ
ース領域とドレイン領域との間で半導体層内を流れる主
電流を制御する絶縁ゲートとを備えたことを特徴とす
る。
めに、絶縁層上に形成された半導体層と、この半導体層
内の絶縁層と反対側の主表面近傍に形成された第１導電
型のソース領域と、このソース領域を囲むように半導体
層内の主表面近傍に形成された第２導電型のウエル領域
と、このウェル領域との間で所定の耐圧を保持できる距
離だけ離間され且つ半導体層内の主表面近傍から少なく
とも絶縁層に接する主裏面近傍に達するように形成され
た第１導電型のドレイン領域と、少なくともドレイン領
域よりも大きく且つソース領域方向へ延伸させて絶縁層
内に形成されるとともにドレイン領域と電気的に接続さ
れたドレイン電極と、半導体層の主表面上に形成されソ
ース領域とドレイン領域との間で半導体層内を流れる主
電流を制御する絶縁ゲートとを備えたことを特徴とす
る。
【００１１】
【作用】請求項１の発明の構成では、絶縁層上に形成さ
れた半導体層と、この半導体層内の絶縁層と反対側の主
表面近傍に形成された第１導電型のソース領域と、この
ソース領域を囲むように半導体層内の主表面近傍に形成
された第２導電型のウエル領域と、このウェル領域との
間で所定の耐圧を保持できる距離だけ離間されて半導体
層内に埋設された第１導電型のドレイン領域と、絶縁層
内に埋設されドレイン領域と電気的に接続されたドレイ
ン電極と、半導体層の主表面上に形成されソース領域と
ドレイン領域との間で半導体層内を流れる主電流を制御
する絶縁ゲートとを備えたので、いわゆるリザーフ条件
を満たしながら、半導体層内におけるソース領域とドレ
イン領域との間の主電流が流れる電流通路の部分の深さ
方向断面積を広くとることができ、高耐圧とオン抵抗の
減少とを両立させ、且つ素子面積を増大させることもな
いものである。
れた半導体層と、この半導体層内の絶縁層と反対側の主
表面近傍に形成された第１導電型のソース領域と、この
ソース領域を囲むように半導体層内の主表面近傍に形成
された第２導電型のウエル領域と、このウェル領域との
間で所定の耐圧を保持できる距離だけ離間されて半導体
層内に埋設された第１導電型のドレイン領域と、絶縁層
内に埋設されドレイン領域と電気的に接続されたドレイ
ン電極と、半導体層の主表面上に形成されソース領域と
ドレイン領域との間で半導体層内を流れる主電流を制御
する絶縁ゲートとを備えたので、いわゆるリザーフ条件
を満たしながら、半導体層内におけるソース領域とドレ
イン領域との間の主電流が流れる電流通路の部分の深さ
方向断面積を広くとることができ、高耐圧とオン抵抗の
減少とを両立させ、且つ素子面積を増大させることもな
いものである。
【００１２】請求項２の発明の構成では、絶縁層上に形
成された半導体層と、この半導体層内の絶縁層と反対側
の主表面近傍に形成された第１導電型のソース領域と、
このソース領域を囲むように半導体層内の主表面近傍に
形成された第２導電型のウエル領域と、このウェル領域
との間で所定の耐圧を保持できる距離だけ離間され且つ
半導体層内の主表面近傍から少なくとも絶縁層に接する
主裏面近傍に達するように形成された第１導電型のドレ
イン領域と、少なくともドレイン領域よりも大きく且つ
ソース領域方向へ延伸させて絶縁層内に形成されるとと
もにドレイン領域と電気的に接続されたドレイン電極
と、半導体層の主表面上に形成されソース領域とドレイ
ン領域との間で半導体層内を流れる主電流を制御する絶
縁ゲートとを備えたので、絶縁層内に形成されたドレイ
ン電極によって半導体層内のキャリアが絶縁層の方へ引
き寄せられて反転層を形成し、いわゆるリザーフ条件を
満たしながらチャネル幅を大きくして主電流が流れる電
流通路の部分の深さ方向断面積をさらに拡大することが
でき、高耐圧とオン抵抗の減少とを両立させ、且つ素子
面積を増大させることもないものである。
成された半導体層と、この半導体層内の絶縁層と反対側
の主表面近傍に形成された第１導電型のソース領域と、
このソース領域を囲むように半導体層内の主表面近傍に
形成された第２導電型のウエル領域と、このウェル領域
との間で所定の耐圧を保持できる距離だけ離間され且つ
半導体層内の主表面近傍から少なくとも絶縁層に接する
主裏面近傍に達するように形成された第１導電型のドレ
イン領域と、少なくともドレイン領域よりも大きく且つ
ソース領域方向へ延伸させて絶縁層内に形成されるとと
もにドレイン領域と電気的に接続されたドレイン電極
と、半導体層の主表面上に形成されソース領域とドレイ
ン領域との間で半導体層内を流れる主電流を制御する絶
縁ゲートとを備えたので、絶縁層内に形成されたドレイ
ン電極によって半導体層内のキャリアが絶縁層の方へ引
き寄せられて反転層を形成し、いわゆるリザーフ条件を
満たしながらチャネル幅を大きくして主電流が流れる電
流通路の部分の深さ方向断面積をさらに拡大することが
でき、高耐圧とオン抵抗の減少とを両立させ、且つ素子
面積を増大させることもないものである。
【００１３】
（実施例１）図１（ａ）〜（ｃ）は本発明の第１の実施
例における半導体装置である横形２重拡散ＭＯＳＦＥＴ
（ＬＤＭＯＳＦＥＴ）１０を示するものである。図１に
示すように、本実施例の基本構造は図５に示した従来例
のものとほぼ共通であるから、共通する部分には同一の
符号を付して説明は省略する。
例における半導体装置である横形２重拡散ＭＯＳＦＥＴ
（ＬＤＭＯＳＦＥＴ）１０を示するものである。図１に
示すように、本実施例の基本構造は図５に示した従来例
のものとほぼ共通であるから、共通する部分には同一の
符号を付して説明は省略する。
【００１４】本実施例のＬＤＭＯＳＦＥＴ１０は、図５
の従来例と同様に絶縁層２、Ｎ型の半導体層３、Ｎ型の
ソース領域４及びＰ型のウエル領域５を備えるととも
に、ウェル領域５との間で所定の耐圧を保持できる距離
だけ離間されて半導体層３内に埋設されたＮ型のドレイ
ン領域１１と、絶縁層２内に埋設されドレイン領域１１
と電気的に接続されたドレイン電極１３と、半導体層３
の主表面３ａ上に形成されソース領域４とドレイン領域
１１との間で半導体層３内を流れる主電流をゲート制御
する絶縁ゲート６とを備えている。なお、半導体層３の
主表面３ａ上には、ソース領域４に接続されるソース電
極１２と、絶縁ゲート６に接続されるゲート電極１４と
がそれぞれ設けてある。
の従来例と同様に絶縁層２、Ｎ型の半導体層３、Ｎ型の
ソース領域４及びＰ型のウエル領域５を備えるととも
に、ウェル領域５との間で所定の耐圧を保持できる距離
だけ離間されて半導体層３内に埋設されたＮ型のドレイ
ン領域１１と、絶縁層２内に埋設されドレイン領域１１
と電気的に接続されたドレイン電極１３と、半導体層３
の主表面３ａ上に形成されソース領域４とドレイン領域
１１との間で半導体層３内を流れる主電流をゲート制御
する絶縁ゲート６とを備えている。なお、半導体層３の
主表面３ａ上には、ソース領域４に接続されるソース電
極１２と、絶縁ゲート６に接続されるゲート電極１４と
がそれぞれ設けてある。
【００１５】さらに、本実施例においては、上記構成を
有するＬＤＭＯＳＦＥＴ１０を複数個隣接して形成配置
しており、各ＬＤＭＯＳＦＥＴ１０のソース電極１２及
びゲート電極１４同士を半導体層３の主表面３ａ側にお
いて接続するとともに、ドレイン電極１３同士を絶縁層
２内で接続してある。ここで、図５に示す従来例のＬＤ
ＭＯＳＦＥＴ５０においては、ドレイン領域５１を半導
体層３内の主表面３ａ近傍に形成していたために、ソー
ス領域４とドレイン領域５１との間の半導体層３内を流
れる主電流の電流通路Ｌは半導体層３の主表面３ａの近
傍に限られていた。しかしながら、本実施例のＬＤＭＯ
ＳＦＥＴ１０では、ドレイン領域１１を半導体層３内の
絶縁層２との界面近傍に形成したため、電流通路Ｌを主
表面３ａの近傍のみならず、第１図（ｂ）及び（ｃ）に
示すように主表面３ａの近傍から絶縁層２との界面近傍
に至るまでの垂直な方向にも延在させることができるの
で、従来例と比べて素子面積を増大させることなく電流
通路Ｌの断面積を大きくすることができ、オン抵抗を低
減させることができる。
有するＬＤＭＯＳＦＥＴ１０を複数個隣接して形成配置
しており、各ＬＤＭＯＳＦＥＴ１０のソース電極１２及
びゲート電極１４同士を半導体層３の主表面３ａ側にお
いて接続するとともに、ドレイン電極１３同士を絶縁層
２内で接続してある。ここで、図５に示す従来例のＬＤ
ＭＯＳＦＥＴ５０においては、ドレイン領域５１を半導
体層３内の主表面３ａ近傍に形成していたために、ソー
ス領域４とドレイン領域５１との間の半導体層３内を流
れる主電流の電流通路Ｌは半導体層３の主表面３ａの近
傍に限られていた。しかしながら、本実施例のＬＤＭＯ
ＳＦＥＴ１０では、ドレイン領域１１を半導体層３内の
絶縁層２との界面近傍に形成したため、電流通路Ｌを主
表面３ａの近傍のみならず、第１図（ｂ）及び（ｃ）に
示すように主表面３ａの近傍から絶縁層２との界面近傍
に至るまでの垂直な方向にも延在させることができるの
で、従来例と比べて素子面積を増大させることなく電流
通路Ｌの断面積を大きくすることができ、オン抵抗を低
減させることができる。
【００１６】また、電界が集中するウエル領域５および
ドレイン領域１１は、従来例と同様にＲＥＳＵＲＦ条件
を満たすように形成することができ、従来例と略同一の
高い耐圧を維持することができる。さらに、本実施例に
おいては複数個のＬＤＭＯＳＦＥＴ１０のドレイン電極
１３同士を絶縁層２内で配線する構造としたので、図５
に示した従来例のように、ドレイン電極５３とソース領
域４を離間させるように配置する表面レイアウトを採る
必要がないため、素子の面積効率を向上させることがで
きる。
ドレイン領域１１は、従来例と同様にＲＥＳＵＲＦ条件
を満たすように形成することができ、従来例と略同一の
高い耐圧を維持することができる。さらに、本実施例に
おいては複数個のＬＤＭＯＳＦＥＴ１０のドレイン電極
１３同士を絶縁層２内で配線する構造としたので、図５
に示した従来例のように、ドレイン電極５３とソース領
域４を離間させるように配置する表面レイアウトを採る
必要がないため、素子の面積効率を向上させることがで
きる。
【００１７】本実施例の構成では、ドレイン領域１１を
半導体層３内の絶縁層２との界面近傍に形成したため、
電流通路Ｌを主表面３ａの近傍のみならず、絶縁層２と
の界面近傍に至るまでの垂直な方向にも延在させて電流
通路Ｌの断面積を大きくすることができ、しかも、電界
が集中するウエル領域５およびドレイン領域１１はＲＥ
ＳＵＲＦ条件を満たすように形成することができるの
で、高耐圧を維持しつつオン抵抗を低減させ、しかも、
素子面積の増大も抑えることができる。
半導体層３内の絶縁層２との界面近傍に形成したため、
電流通路Ｌを主表面３ａの近傍のみならず、絶縁層２と
の界面近傍に至るまでの垂直な方向にも延在させて電流
通路Ｌの断面積を大きくすることができ、しかも、電界
が集中するウエル領域５およびドレイン領域１１はＲＥ
ＳＵＲＦ条件を満たすように形成することができるの
で、高耐圧を維持しつつオン抵抗を低減させ、しかも、
素子面積の増大も抑えることができる。
【００１８】なお、ドレイン電極１３を半導体層３の主
表面３ａ側に配線する場合には、例えば、横方向に分離
された基板などを用いて、一分離島を貫通して電極配線
を行えばよく、この場合、このようなＬＤＭＯＳＦＥＴ
１０を複数個集積した時に互いのドレイン電圧が異って
も相互干渉することはない。 （実施例２）図２（ａ）〜（ｃ）は、本発明の第２の実
施例におけるＬＤＭＯＳＦＥＴ２０を示すものであり、
基本的な構成については実施例１と共通であるので、共
通する部分には同一の符号を付して説明は省略し、本実
施例の特徴となる部分についてのみ説明する。
表面３ａ側に配線する場合には、例えば、横方向に分離
された基板などを用いて、一分離島を貫通して電極配線
を行えばよく、この場合、このようなＬＤＭＯＳＦＥＴ
１０を複数個集積した時に互いのドレイン電圧が異って
も相互干渉することはない。 （実施例２）図２（ａ）〜（ｃ）は、本発明の第２の実
施例におけるＬＤＭＯＳＦＥＴ２０を示すものであり、
基本的な構成については実施例１と共通であるので、共
通する部分には同一の符号を付して説明は省略し、本実
施例の特徴となる部分についてのみ説明する。
【００１９】本実施例は、ソース領域４と接続されるソ
ース電極２２を、絶縁層７等を介して半導体層３の主表
面３ａ上の略全面に形成している点に特徴を有するもの
であり、他の構成については実施例１と共通である。本
実施例の構成では、ソース電極２２の面積を拡大するこ
とができるため、動作時に半導体層３で発生する熱を主
表面３ａの側から放熱させることができるという利点を
有し、周囲を囲む絶縁膜の熱伝導性が低いことからＳＯ
Ｉ構造が有する問題のひとつである放熱性の悪さを改善
することができる。
ース電極２２を、絶縁層７等を介して半導体層３の主表
面３ａ上の略全面に形成している点に特徴を有するもの
であり、他の構成については実施例１と共通である。本
実施例の構成では、ソース電極２２の面積を拡大するこ
とができるため、動作時に半導体層３で発生する熱を主
表面３ａの側から放熱させることができるという利点を
有し、周囲を囲む絶縁膜の熱伝導性が低いことからＳＯ
Ｉ構造が有する問題のひとつである放熱性の悪さを改善
することができる。
【００２０】（実施例３）図３は、本発明の第３の実施
例におけるＬＤＭＯＳＦＥＴ３０を示す側面断面図であ
る。なお、本実施例の基本構成も実施例１と共通であ
り、共通する部分には同一の符号を付して説明は省略す
る。本実施例のＬＤＭＯＳＦＥＴ３０は、実施例１と同
様に絶縁層２、Ｎ型の半導体層３、Ｎ型のソース領域
４、Ｐ型のウエル領域５、主電流をゲート制御する絶縁
ゲート構造体６を備え、ＲＥＳＵＲＦ条件によって所定
の耐圧を保持できる距離だけウエル領域５と平面的に離
間して形成されたＮ型のドレイン領域３１を、主表面３
ａの近傍から半導体層３を貫通させて絶縁層２との界面
まで到達させ、且つドレイン領域３１の絶縁層２側と接
続された埋込ドレイン電極３５を絶縁層２内に形成して
成るものである。なお、埋込ドレイン電極３５は、その
一部が絶縁層２内においてソース領域４の下方近傍まで
延伸させてある。また、ソース領域４、絶縁ゲート６及
びドレイン領域３１を、各々ソース電極３２、ゲート電
極３４及びドレイン電極３３に半導体層３の主表面３ａ
側で接続してある。
例におけるＬＤＭＯＳＦＥＴ３０を示す側面断面図であ
る。なお、本実施例の基本構成も実施例１と共通であ
り、共通する部分には同一の符号を付して説明は省略す
る。本実施例のＬＤＭＯＳＦＥＴ３０は、実施例１と同
様に絶縁層２、Ｎ型の半導体層３、Ｎ型のソース領域
４、Ｐ型のウエル領域５、主電流をゲート制御する絶縁
ゲート構造体６を備え、ＲＥＳＵＲＦ条件によって所定
の耐圧を保持できる距離だけウエル領域５と平面的に離
間して形成されたＮ型のドレイン領域３１を、主表面３
ａの近傍から半導体層３を貫通させて絶縁層２との界面
まで到達させ、且つドレイン領域３１の絶縁層２側と接
続された埋込ドレイン電極３５を絶縁層２内に形成して
成るものである。なお、埋込ドレイン電極３５は、その
一部が絶縁層２内においてソース領域４の下方近傍まで
延伸させてある。また、ソース領域４、絶縁ゲート６及
びドレイン領域３１を、各々ソース電極３２、ゲート電
極３４及びドレイン電極３３に半導体層３の主表面３ａ
側で接続してある。
【００２１】本実施例のＬＤＭＯＳＦＥＴ３０では、ソ
ース領域４の下方近傍まで延伸された埋込ドレイン電極
３５がドレイン領域３１と同じボテンシャルを有するた
めに、半導体層３内を移動するキャリアである電子が絶
縁層２の近傍に引き付けられて反転層を形成し、半導体
層３の主表面３ａの近傍のみならず主表面３ａ近傍から
絶縁層２に至るまでの垂直な方向に電流通路Ｌを延在さ
せることができ、素子の厚み方向いっぱいに電流通路Ｌ
を確保できるので、素子面積を増加させることなくチャ
ネル幅を大きくすることができ、オン抵抗を低減させる
ことができるのである。
ース領域４の下方近傍まで延伸された埋込ドレイン電極
３５がドレイン領域３１と同じボテンシャルを有するた
めに、半導体層３内を移動するキャリアである電子が絶
縁層２の近傍に引き付けられて反転層を形成し、半導体
層３の主表面３ａの近傍のみならず主表面３ａ近傍から
絶縁層２に至るまでの垂直な方向に電流通路Ｌを延在さ
せることができ、素子の厚み方向いっぱいに電流通路Ｌ
を確保できるので、素子面積を増加させることなくチャ
ネル幅を大きくすることができ、オン抵抗を低減させる
ことができるのである。
【００２２】また、本実施例の構成では、絶縁層２内に
おいて延伸された埋込ドレイン電極３５がフィールドプ
レートの役割も果たし、特に電界が集中するドレイン領
域３１の電界緩和に効果を奏し、従来と同一の面積であ
れば従来と同等あるいはそれ以上の耐圧を維持すること
ができる。従って、本実施例の構成によれば、高耐圧を
維持しつつ、素子面積を増加させることもなく、オン抵
抗を低減させることができる。
おいて延伸された埋込ドレイン電極３５がフィールドプ
レートの役割も果たし、特に電界が集中するドレイン領
域３１の電界緩和に効果を奏し、従来と同一の面積であ
れば従来と同等あるいはそれ以上の耐圧を維持すること
ができる。従って、本実施例の構成によれば、高耐圧を
維持しつつ、素子面積を増加させることもなく、オン抵
抗を低減させることができる。
【００２３】（実施例４）図４は、本発明の第４の実施
例におけるＬＤＭＯＳＦＥＴ４０を示す側面断面図であ
る。なお、本実施例の基本構成は実施例３と共通であ
り、共通する部分には同一の符号を付して説明は省略す
る。本実施例のＬＤＭＯＳＦＥＴ４０は、ドレイン領域
４１を半導体層３の絶縁層２との界面近傍のみに形成し
た点と、一部をソース領域４の下方近傍まで延伸して絶
縁層２内に形成した埋込ドレイン電極３５のみをドレイ
ン電極とした点とに特徴を有し、他の構成は実施例３と
共通である。
例におけるＬＤＭＯＳＦＥＴ４０を示す側面断面図であ
る。なお、本実施例の基本構成は実施例３と共通であ
り、共通する部分には同一の符号を付して説明は省略す
る。本実施例のＬＤＭＯＳＦＥＴ４０は、ドレイン領域
４１を半導体層３の絶縁層２との界面近傍のみに形成し
た点と、一部をソース領域４の下方近傍まで延伸して絶
縁層２内に形成した埋込ドレイン電極３５のみをドレイ
ン電極とした点とに特徴を有し、他の構成は実施例３と
共通である。
【００２４】したがって、本実施例のＬＤＭＯＳＦＥＴ
４０もまた、実施例３と同様に電流通路Ｌをドレイン領
域４１から半導体層３の主表面３ａの近傍のソース領域
４まで垂直方向に延在させ、且つ、埋込ドレイン電極３
５の一部を延伸していることで電流通路Ｌを半導体層３
の絶縁層２側により拡大でき、これら２つの相乗効果に
よってさらにオン抵抗を低減することができる。
４０もまた、実施例３と同様に電流通路Ｌをドレイン領
域４１から半導体層３の主表面３ａの近傍のソース領域
４まで垂直方向に延在させ、且つ、埋込ドレイン電極３
５の一部を延伸していることで電流通路Ｌを半導体層３
の絶縁層２側により拡大でき、これら２つの相乗効果に
よってさらにオン抵抗を低減することができる。
【００２５】また、絶縁層２内において延伸された埋込
ドレイン電極３５がフィールドプレートの役割も果た
し、特に電界が集中するドレイン領域４１の電界緩和に
効果を奏し、従来と同一の面積であれば従来と同等ある
いはそれ以上の耐圧を維持することができ、高耐圧を維
持しつつ、素子面積を増加させることもなく、オン抵抗
を低減させることができる点も実施例３と同様である。
ここで、埋込ドレイン電極３５を半導体層３の主表面３
ａ側に配線するためには、例えば、横方向に分離された
基板などを用いて、分離島を貫通して電極配線を行えば
よく、この場合、このようなＬＤＭＯＳＦＥＴ４０を複
数個集積した時にお互いのドレイン電圧が異っても相互
干渉することはない。
ドレイン電極３５がフィールドプレートの役割も果た
し、特に電界が集中するドレイン領域４１の電界緩和に
効果を奏し、従来と同一の面積であれば従来と同等ある
いはそれ以上の耐圧を維持することができ、高耐圧を維
持しつつ、素子面積を増加させることもなく、オン抵抗
を低減させることができる点も実施例３と同様である。
ここで、埋込ドレイン電極３５を半導体層３の主表面３
ａ側に配線するためには、例えば、横方向に分離された
基板などを用いて、分離島を貫通して電極配線を行えば
よく、この場合、このようなＬＤＭＯＳＦＥＴ４０を複
数個集積した時にお互いのドレイン電圧が異っても相互
干渉することはない。
【００２６】なお、上記実施例１〜４においては半導体
装置として、ＬＤＭＯＳＦＥＴを例に説明したが、本発
明の半導体装置はＬＤＭＯＳＦＥＴに限定されるもので
はなく、例えば、ＬＩＧＢＴであってもよい。なお、Ｌ
ＩＧＢＴの場合には、ソースはエミッタ、ドレインはコ
レクタとそれぞれ通称され、且つコレクタはＬＤＭＯＳ
ＦＥＴのドレイン領域とは逆導電型の半導体領域とな
る。
装置として、ＬＤＭＯＳＦＥＴを例に説明したが、本発
明の半導体装置はＬＤＭＯＳＦＥＴに限定されるもので
はなく、例えば、ＬＩＧＢＴであってもよい。なお、Ｌ
ＩＧＢＴの場合には、ソースはエミッタ、ドレインはコ
レクタとそれぞれ通称され、且つコレクタはＬＤＭＯＳ
ＦＥＴのドレイン領域とは逆導電型の半導体領域とな
る。
【００２７】
【発明の効果】請求項１の発明は、絶縁層上に形成され
た半導体層と、この半導体層内の絶縁層と反対側の主表
面近傍に形成された第１導電型のソース領域と、このソ
ース領域を囲むように半導体層内の主表面近傍に形成さ
れた第２導電型のウエル領域と、このウェル領域との間
で所定の耐圧を保持できる距離だけ離間されて半導体層
内に埋設された第１導電型のドレイン領域と、絶縁層内
に埋設されドレイン領域と電気的に接続されたドレイン
電極と、半導体層の主表面上に形成されソース領域とド
レイン領域との間で半導体層内を流れる主電流を制御す
る絶縁ゲートとを備えたので、いわゆるリザーフ条件を
満たしながら、半導体層内におけるソース領域とドレイ
ン領域との間の主電流が流れる電流通路の部分の深さ方
向断面積を広くとることができ、素子面積の増大を抑制
しながら高耐圧とオン抵抗の減少とを両立させることが
できるという効果がある。
た半導体層と、この半導体層内の絶縁層と反対側の主表
面近傍に形成された第１導電型のソース領域と、このソ
ース領域を囲むように半導体層内の主表面近傍に形成さ
れた第２導電型のウエル領域と、このウェル領域との間
で所定の耐圧を保持できる距離だけ離間されて半導体層
内に埋設された第１導電型のドレイン領域と、絶縁層内
に埋設されドレイン領域と電気的に接続されたドレイン
電極と、半導体層の主表面上に形成されソース領域とド
レイン領域との間で半導体層内を流れる主電流を制御す
る絶縁ゲートとを備えたので、いわゆるリザーフ条件を
満たしながら、半導体層内におけるソース領域とドレイ
ン領域との間の主電流が流れる電流通路の部分の深さ方
向断面積を広くとることができ、素子面積の増大を抑制
しながら高耐圧とオン抵抗の減少とを両立させることが
できるという効果がある。
【００２８】請求項２の発明は、絶縁層上に形成された
半導体層と、この半導体層内の絶縁層と反対側の主表面
近傍に形成された第１導電型のソース領域と、このソー
ス領域を囲むように半導体層内の主表面近傍に形成され
た第２導電型のウエル領域と、このウェル領域との間で
所定の耐圧を保持できる距離だけ離間され且つ半導体層
内の主表面近傍から少なくとも絶縁層に接する主裏面近
傍に達するように形成された第１導電型のドレイン領域
と、少なくともドレイン領域よりも大きく且つソース領
域方向へ延伸させて絶縁層内に形成されるとともにドレ
イン領域と電気的に接続されたドレイン電極と、半導体
層の主表面上に形成されソース領域とドレイン領域との
間で半導体層内を流れる主電流を制御する絶縁ゲートと
を備えたので、絶縁層内に形成されたドレイン電極によ
って半導体層内のキャリアが絶縁層の方へ引き寄せられ
て反転層を形成し、いわゆるリザーフ条件を満たしなが
らチャネル幅を大きくして主電流が流れる電流通路の部
分の深さ方向断面積をさらに拡大することができ、素子
面積の増大を抑制しながら高耐圧とオン抵抗の減少とを
両立させることができるという効果がある。
半導体層と、この半導体層内の絶縁層と反対側の主表面
近傍に形成された第１導電型のソース領域と、このソー
ス領域を囲むように半導体層内の主表面近傍に形成され
た第２導電型のウエル領域と、このウェル領域との間で
所定の耐圧を保持できる距離だけ離間され且つ半導体層
内の主表面近傍から少なくとも絶縁層に接する主裏面近
傍に達するように形成された第１導電型のドレイン領域
と、少なくともドレイン領域よりも大きく且つソース領
域方向へ延伸させて絶縁層内に形成されるとともにドレ
イン領域と電気的に接続されたドレイン電極と、半導体
層の主表面上に形成されソース領域とドレイン領域との
間で半導体層内を流れる主電流を制御する絶縁ゲートと
を備えたので、絶縁層内に形成されたドレイン電極によ
って半導体層内のキャリアが絶縁層の方へ引き寄せられ
て反転層を形成し、いわゆるリザーフ条件を満たしなが
らチャネル幅を大きくして主電流が流れる電流通路の部
分の深さ方向断面積をさらに拡大することができ、素子
面積の増大を抑制しながら高耐圧とオン抵抗の減少とを
両立させることができるという効果がある。
【図１】実施例１を示し、（ａ）は平面図、（ｂ）は
（ａ）のＸ−Ｘ’断面の要部拡大図、（ｃ）は（ａ）の
Ｙ−Ｙ’断面の要部拡大図である。
（ａ）のＸ−Ｘ’断面の要部拡大図、（ｃ）は（ａ）の
Ｙ−Ｙ’断面の要部拡大図である。
【図２】実施例２を示し、（ａ）は平面図、（ｂ）は
（ａ）のＸ−Ｘ’断面の要部拡大図、（ｃ）は（ａ）の
Ｙ−Ｙ’断面の要部拡大図である。
（ａ）のＸ−Ｘ’断面の要部拡大図、（ｃ）は（ａ）の
Ｙ−Ｙ’断面の要部拡大図である。
【図３】実施例３を示す側面断面図である。
【図４】実施例４を示す側面断面図である。
【図５】従来例を示し、（ａ）は平面図、（ｂ）は
（ａ）のＸ−Ｘ’断面の要部拡大図、（ｃ）は（ａ）の
Ｙ−Ｙ’断面の要部拡大図である。
（ａ）のＸ−Ｘ’断面の要部拡大図、（ｃ）は（ａ）の
Ｙ−Ｙ’断面の要部拡大図である。
２ 絶縁層 ３ 半導体層 ４ ソース領域 ６ 絶縁ゲート １０ ＬＤＭＯＳＦＥＴ １１ ドレイン領域 １３ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項１】 絶縁層上に形成された半導体層と、この
半導体層内の絶縁層と反対側の主表面近傍に形成された
第１導電型のソース領域と、このソース領域を囲むよう
に半導体層内の主表面近傍に形成された第２導電型のウ
エル領域と、このウェル領域との間で所定の耐圧を保持
できる距離だけ離間されて半導体層内に埋設された第１
導電型のドレイン領域と、絶縁層内に埋設されドレイン
領域と電気的に接続されたドレイン電極と、半導体層の
主表面上に形成されソース領域とドレイン領域との間で
半導体層内を流れる主電流を制御する絶縁ゲートとを備
えたことを特徴とする半導体装置。 - 【請求項２】 絶縁層上に形成された半導体層と、この
半導体層内の絶縁層と反対側の主表面近傍に形成された
第１導電型のソース領域と、このソース領域を囲むよう
に半導体層内の主表面近傍に形成された第２導電型のウ
エル領域と、このウェル領域との間で所定の耐圧を保持
できる距離だけ離間され且つ半導体層内の主表面近傍か
ら少なくとも絶縁層に接する主裏面近傍に達するように
形成された第１導電型のドレイン領域と、少なくともド
レイン領域よりも大きく且つソース領域方向へ延伸させ
て絶縁層内に形成されるとともにドレイン領域と電気的
に接続されたドレイン電極と、半導体層の主表面上に形
成されソース領域とドレイン領域との間で半導体層内を
流れる主電流を制御する絶縁ゲートとを備えたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128527A JPH08321611A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128527A JPH08321611A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321611A true JPH08321611A (ja) | 1996-12-03 |
Family
ID=14986959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7128527A Withdrawn JPH08321611A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321611A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012060014A1 (ja) * | 2010-11-05 | 2012-05-10 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| WO2017125827A1 (en) * | 2016-01-18 | 2017-07-27 | Silanna Asia Pte Ltd | Quasi-lateral diffusion transistor with diagonal current flow direction |
-
1995
- 1995-05-26 JP JP7128527A patent/JPH08321611A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012060014A1 (ja) * | 2010-11-05 | 2012-05-10 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5668758B2 (ja) * | 2010-11-05 | 2015-02-12 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9564527B2 (en) | 2010-11-05 | 2017-02-07 | Fujitsu Limited | Semiconductor device and manufacturing method of semiconductor device |
| WO2017125827A1 (en) * | 2016-01-18 | 2017-07-27 | Silanna Asia Pte Ltd | Quasi-lateral diffusion transistor with diagonal current flow direction |
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