JPH08321611A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【目的】高耐圧化を実現するとともにオン抵抗の増加を
抑える。 【構成】絶縁層2上にN型の半導体層3が形成され、そ
の主表面3aの近傍にN型のソース領域4と、このソー
ス領域4を囲むP型のウェル領域5とが形成してある。
N型のドレイン領域11は、半導体層3内において絶縁
層2との界面の近傍に埋設して形成してある。また、こ
のドレイン領域11に接続されるドレイン電極13は絶
縁層2内に形成してある。上記構成によれば、ソース領
域4とドレイン領域11との間の主電流の電流通路Lの
断面積を大きくすることができ、しかも、電界が集中す
るウエル領域5およびドレイン領域11はRESURF
条件を満たすように形成することができる。そのため、
高耐圧を維持しつつオン抵抗を低減させ、しかも、素子
面積の増大も抑えることができる。
抑える。 【構成】絶縁層2上にN型の半導体層3が形成され、そ
の主表面3aの近傍にN型のソース領域4と、このソー
ス領域4を囲むP型のウェル領域5とが形成してある。
N型のドレイン領域11は、半導体層3内において絶縁
層2との界面の近傍に埋設して形成してある。また、こ
のドレイン領域11に接続されるドレイン電極13は絶
縁層2内に形成してある。上記構成によれば、ソース領
域4とドレイン領域11との間の主電流の電流通路Lの
断面積を大きくすることができ、しかも、電界が集中す
るウエル領域5およびドレイン領域11はRESURF
条件を満たすように形成することができる。そのため、
高耐圧を維持しつつオン抵抗を低減させ、しかも、素子
面積の増大も抑えることができる。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置、特に電力
変換用集積回路に用いるに良好な横方向型パワー半導体
装置に関するものである。
変換用集積回路に用いるに良好な横方向型パワー半導体
装置に関するものである。
【0002】
【従来の技術】近年、パワーICの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるSOI技術を利
用したSOIパワー半導体装置が注目されている。従来
のこの種のパワー半導体装置のひとつとして、第5図に
示すような横形2重拡散MOS電界効果トランジスタ、
いわゆるLDMOSFET(Lateral Double Diffused
MOSFET)がある。第5図(a)は従来のLDMO
SFETの平面図、同図(b)は同図(a)のX−X’
断面の要部拡大図、同図(c)は同図(a)のY−Y’
断面の要部拡大図を表わしている。
子間を絶縁層によって完全に分離できるSOI技術を利
用したSOIパワー半導体装置が注目されている。従来
のこの種のパワー半導体装置のひとつとして、第5図に
示すような横形2重拡散MOS電界効果トランジスタ、
いわゆるLDMOSFET(Lateral Double Diffused
MOSFET)がある。第5図(a)は従来のLDMO
SFETの平面図、同図(b)は同図(a)のX−X’
断面の要部拡大図、同図(c)は同図(a)のY−Y’
断面の要部拡大図を表わしている。
【0003】このLDMOSFET50は、例えば単結
晶シリコンから成る半導体基板1の一方の主面に埋め込
み酸化膜から成る絶縁層2を形成し、この絶縁層2上に
N型の半導体層3を形成して、この半導体層3の絶縁層
2と反対側の主表面3aの近傍に形成されたN型のソー
ス領域4と、このソース領域4を囲むように半導体層3
内に形成されたP型のウエル領域5と、このウエル領域
5と離間して形成されたN型のドレイン領域51と、ソ
ース領域4とドレイン領域5との間で流れる主電流を制
御する絶縁ゲート6とを備え、ソース領域4に接続され
るソース電極52、ドレイン領域に接続されるドレイン
電極53及び絶縁ゲート6に接続されるゲート電極54
をそれぞれ半導体層3の主表面上に絶縁層7を介して形
成して成るものである。
晶シリコンから成る半導体基板1の一方の主面に埋め込
み酸化膜から成る絶縁層2を形成し、この絶縁層2上に
N型の半導体層3を形成して、この半導体層3の絶縁層
2と反対側の主表面3aの近傍に形成されたN型のソー
ス領域4と、このソース領域4を囲むように半導体層3
内に形成されたP型のウエル領域5と、このウエル領域
5と離間して形成されたN型のドレイン領域51と、ソ
ース領域4とドレイン領域5との間で流れる主電流を制
御する絶縁ゲート6とを備え、ソース領域4に接続され
るソース電極52、ドレイン領域に接続されるドレイン
電極53及び絶縁ゲート6に接続されるゲート電極54
をそれぞれ半導体層3の主表面上に絶縁層7を介して形
成して成るものである。
【0004】また、このようにして形成したLDMOS
FET50は、複数個隣接して配置され、各LDMOS
FET50のソース電極52、ゲート電極54そしてド
レイン電極53同士を全て半導体層3の主表面3a側で
接続してあり、大きな電位差の生じるドレイン電極53
とソース領域4は平面的に所定の距離が確保されるよう
にレイアウトされている。
FET50は、複数個隣接して配置され、各LDMOS
FET50のソース電極52、ゲート電極54そしてド
レイン電極53同士を全て半導体層3の主表面3a側で
接続してあり、大きな電位差の生じるドレイン電極53
とソース領域4は平面的に所定の距離が確保されるよう
にレイアウトされている。
【0005】ところで、この種のLDMOSFET50
においては、活性シリコン層(半導体層3)の厚みとド
リフト領域濃度との間に、 活性シリコン層厚み〔cm〕×ドリフト領域の不純物濃度〔atm/cm3 〕 =1×1012〔atm/cm2 〕 …(1) という式で表される”RESURF条件”と呼ばれる表
面電界の緩和に関する最適条件が存在し、活性シリコン
層厚みとドリフト領域濃度が上式(1)のRESURF
条件を満たすとき、LDMOSFET50の活性層内の
電界の局所集中が緩和され、電界は高耐圧に適した分布
となる。このようにして形成されたLDMOSFET5
0は高耐圧が実現できると共に、高温でのリークが少な
く、他の制御回路と同一チップ上で形成することが容易
となり、別電位のフローティングLDMOSFETを同
一チップ状に集積できるなどの利点を有している。
においては、活性シリコン層(半導体層3)の厚みとド
リフト領域濃度との間に、 活性シリコン層厚み〔cm〕×ドリフト領域の不純物濃度〔atm/cm3 〕 =1×1012〔atm/cm2 〕 …(1) という式で表される”RESURF条件”と呼ばれる表
面電界の緩和に関する最適条件が存在し、活性シリコン
層厚みとドリフト領域濃度が上式(1)のRESURF
条件を満たすとき、LDMOSFET50の活性層内の
電界の局所集中が緩和され、電界は高耐圧に適した分布
となる。このようにして形成されたLDMOSFET5
0は高耐圧が実現できると共に、高温でのリークが少な
く、他の制御回路と同一チップ上で形成することが容易
となり、別電位のフローティングLDMOSFETを同
一チップ状に集積できるなどの利点を有している。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来構成のLDMOSFET50では、RESURF条件
によって活性シリコン層厚みとドリフト領域濃度とがト
レードオフの関係になっているため、耐圧一定の条件の
もとでは、オン抵抗の低減を目的に活性シリコン層厚み
を厚くしてもドリフト領域濃度を小さくしなければなら
ず、結局オン抵抗を低減することができない。また、図
5(b)における矢印Lで示すように、ドレイン領域5
1とソース領域4との間で半導体層3内を流れる電流通
路は、半導体層3の主表面3aの近傍のみに分布するた
め、活性シリコン層(半導体層3)の厚みを厚くしても
オン抵抗を低減させることはできない。さらに、チャネ
ル幅を広くすればオン抵抗を低減させることができる
が、素子面積が大きくなるという問題がある。
来構成のLDMOSFET50では、RESURF条件
によって活性シリコン層厚みとドリフト領域濃度とがト
レードオフの関係になっているため、耐圧一定の条件の
もとでは、オン抵抗の低減を目的に活性シリコン層厚み
を厚くしてもドリフト領域濃度を小さくしなければなら
ず、結局オン抵抗を低減することができない。また、図
5(b)における矢印Lで示すように、ドレイン領域5
1とソース領域4との間で半導体層3内を流れる電流通
路は、半導体層3の主表面3aの近傍のみに分布するた
め、活性シリコン層(半導体層3)の厚みを厚くしても
オン抵抗を低減させることはできない。さらに、チャネ
ル幅を広くすればオン抵抗を低減させることができる
が、素子面積が大きくなるという問題がある。
【0007】また、ソース,ドレイン,ゲートの3つの
電極を一平面内で接続するという制約上、ソース領域4
がドレイン電極53と交差しないように第5図(a)に
示すようにソース領域4は完全にドレイン領域51を平
面的に包囲する構造ではなく、一部を開いた構造にする
必要がある。このために、素子の面積効率が低下すると
いう問題がある。従って、上記従来構成のLDMOSF
ET50においては、耐圧を維持しつつ、素子面積を増
大させることなく、オン抵抗を低減することができない
という問題があった。
電極を一平面内で接続するという制約上、ソース領域4
がドレイン電極53と交差しないように第5図(a)に
示すようにソース領域4は完全にドレイン領域51を平
面的に包囲する構造ではなく、一部を開いた構造にする
必要がある。このために、素子の面積効率が低下すると
いう問題がある。従って、上記従来構成のLDMOSF
ET50においては、耐圧を維持しつつ、素子面積を増
大させることなく、オン抵抗を低減することができない
という問題があった。
【0008】本発明は、上記問題に鑑みてなされたもの
であり、その目的とするところは、高耐圧化を実現する
とともにオン抵抗の増加を抑えた半導体装置を提供する
ことにある。
であり、その目的とするところは、高耐圧化を実現する
とともにオン抵抗の増加を抑えた半導体装置を提供する
ことにある。
【0009】
【課題を解決するための手段】請求項1の発明は、上記
目的を達成するために、絶縁層上に形成された半導体層
と、この半導体層内の絶縁層と反対側の主表面近傍に形
成された第1導電型のソース領域と、このソース領域を
囲むように半導体層内の主表面近傍に形成された第2導
電型のウエル領域と、このウェル領域との間で所定の耐
圧を保持できる距離だけ離間されて半導体層内に埋設さ
れた第1導電型のドレイン領域と、絶縁層内に埋設され
ドレイン領域と電気的に接続されたドレイン電極と、半
導体層の主表面上に形成されソース領域とドレイン領域
との間で半導体層内を流れる主電流を制御する絶縁ゲー
トとを備えたことを特徴とする。
目的を達成するために、絶縁層上に形成された半導体層
と、この半導体層内の絶縁層と反対側の主表面近傍に形
成された第1導電型のソース領域と、このソース領域を
囲むように半導体層内の主表面近傍に形成された第2導
電型のウエル領域と、このウェル領域との間で所定の耐
圧を保持できる距離だけ離間されて半導体層内に埋設さ
れた第1導電型のドレイン領域と、絶縁層内に埋設され
ドレイン領域と電気的に接続されたドレイン電極と、半
導体層の主表面上に形成されソース領域とドレイン領域
との間で半導体層内を流れる主電流を制御する絶縁ゲー
トとを備えたことを特徴とする。
【0010】請求項2の発明は、上記目的を達成するた
めに、絶縁層上に形成された半導体層と、この半導体層
内の絶縁層と反対側の主表面近傍に形成された第1導電
型のソース領域と、このソース領域を囲むように半導体
層内の主表面近傍に形成された第2導電型のウエル領域
と、このウェル領域との間で所定の耐圧を保持できる距
離だけ離間され且つ半導体層内の主表面近傍から少なく
とも絶縁層に接する主裏面近傍に達するように形成され
た第1導電型のドレイン領域と、少なくともドレイン領
域よりも大きく且つソース領域方向へ延伸させて絶縁層
内に形成されるとともにドレイン領域と電気的に接続さ
れたドレイン電極と、半導体層の主表面上に形成されソ
ース領域とドレイン領域との間で半導体層内を流れる主
電流を制御する絶縁ゲートとを備えたことを特徴とす
る。
めに、絶縁層上に形成された半導体層と、この半導体層
内の絶縁層と反対側の主表面近傍に形成された第1導電
型のソース領域と、このソース領域を囲むように半導体
層内の主表面近傍に形成された第2導電型のウエル領域
と、このウェル領域との間で所定の耐圧を保持できる距
離だけ離間され且つ半導体層内の主表面近傍から少なく
とも絶縁層に接する主裏面近傍に達するように形成され
た第1導電型のドレイン領域と、少なくともドレイン領
域よりも大きく且つソース領域方向へ延伸させて絶縁層
内に形成されるとともにドレイン領域と電気的に接続さ
れたドレイン電極と、半導体層の主表面上に形成されソ
ース領域とドレイン領域との間で半導体層内を流れる主
電流を制御する絶縁ゲートとを備えたことを特徴とす
る。
【0011】
【作用】請求項1の発明の構成では、絶縁層上に形成さ
れた半導体層と、この半導体層内の絶縁層と反対側の主
表面近傍に形成された第1導電型のソース領域と、この
ソース領域を囲むように半導体層内の主表面近傍に形成
された第2導電型のウエル領域と、このウェル領域との
間で所定の耐圧を保持できる距離だけ離間されて半導体
層内に埋設された第1導電型のドレイン領域と、絶縁層
内に埋設されドレイン領域と電気的に接続されたドレイ
ン電極と、半導体層の主表面上に形成されソース領域と
ドレイン領域との間で半導体層内を流れる主電流を制御
する絶縁ゲートとを備えたので、いわゆるリザーフ条件
を満たしながら、半導体層内におけるソース領域とドレ
イン領域との間の主電流が流れる電流通路の部分の深さ
方向断面積を広くとることができ、高耐圧とオン抵抗の
減少とを両立させ、且つ素子面積を増大させることもな
いものである。
れた半導体層と、この半導体層内の絶縁層と反対側の主
表面近傍に形成された第1導電型のソース領域と、この
ソース領域を囲むように半導体層内の主表面近傍に形成
された第2導電型のウエル領域と、このウェル領域との
間で所定の耐圧を保持できる距離だけ離間されて半導体
層内に埋設された第1導電型のドレイン領域と、絶縁層
内に埋設されドレイン領域と電気的に接続されたドレイ
ン電極と、半導体層の主表面上に形成されソース領域と
ドレイン領域との間で半導体層内を流れる主電流を制御
する絶縁ゲートとを備えたので、いわゆるリザーフ条件
を満たしながら、半導体層内におけるソース領域とドレ
イン領域との間の主電流が流れる電流通路の部分の深さ
方向断面積を広くとることができ、高耐圧とオン抵抗の
減少とを両立させ、且つ素子面積を増大させることもな
いものである。
【0012】請求項2の発明の構成では、絶縁層上に形
成された半導体層と、この半導体層内の絶縁層と反対側
の主表面近傍に形成された第1導電型のソース領域と、
このソース領域を囲むように半導体層内の主表面近傍に
形成された第2導電型のウエル領域と、このウェル領域
との間で所定の耐圧を保持できる距離だけ離間され且つ
半導体層内の主表面近傍から少なくとも絶縁層に接する
主裏面近傍に達するように形成された第1導電型のドレ
イン領域と、少なくともドレイン領域よりも大きく且つ
ソース領域方向へ延伸させて絶縁層内に形成されるとと
もにドレイン領域と電気的に接続されたドレイン電極
と、半導体層の主表面上に形成されソース領域とドレイ
ン領域との間で半導体層内を流れる主電流を制御する絶
縁ゲートとを備えたので、絶縁層内に形成されたドレイ
ン電極によって半導体層内のキャリアが絶縁層の方へ引
き寄せられて反転層を形成し、いわゆるリザーフ条件を
満たしながらチャネル幅を大きくして主電流が流れる電
流通路の部分の深さ方向断面積をさらに拡大することが
でき、高耐圧とオン抵抗の減少とを両立させ、且つ素子
面積を増大させることもないものである。
成された半導体層と、この半導体層内の絶縁層と反対側
の主表面近傍に形成された第1導電型のソース領域と、
このソース領域を囲むように半導体層内の主表面近傍に
形成された第2導電型のウエル領域と、このウェル領域
との間で所定の耐圧を保持できる距離だけ離間され且つ
半導体層内の主表面近傍から少なくとも絶縁層に接する
主裏面近傍に達するように形成された第1導電型のドレ
イン領域と、少なくともドレイン領域よりも大きく且つ
ソース領域方向へ延伸させて絶縁層内に形成されるとと
もにドレイン領域と電気的に接続されたドレイン電極
と、半導体層の主表面上に形成されソース領域とドレイ
ン領域との間で半導体層内を流れる主電流を制御する絶
縁ゲートとを備えたので、絶縁層内に形成されたドレイ
ン電極によって半導体層内のキャリアが絶縁層の方へ引
き寄せられて反転層を形成し、いわゆるリザーフ条件を
満たしながらチャネル幅を大きくして主電流が流れる電
流通路の部分の深さ方向断面積をさらに拡大することが
でき、高耐圧とオン抵抗の減少とを両立させ、且つ素子
面積を増大させることもないものである。
【0013】
(実施例1)図1(a)〜(c)は本発明の第1の実施
例における半導体装置である横形2重拡散MOSFET
(LDMOSFET)10を示するものである。図1に
示すように、本実施例の基本構造は図5に示した従来例
のものとほぼ共通であるから、共通する部分には同一の
符号を付して説明は省略する。
例における半導体装置である横形2重拡散MOSFET
(LDMOSFET)10を示するものである。図1に
示すように、本実施例の基本構造は図5に示した従来例
のものとほぼ共通であるから、共通する部分には同一の
符号を付して説明は省略する。
【0014】本実施例のLDMOSFET10は、図5
の従来例と同様に絶縁層2、N型の半導体層3、N型の
ソース領域4及びP型のウエル領域5を備えるととも
に、ウェル領域5との間で所定の耐圧を保持できる距離
だけ離間されて半導体層3内に埋設されたN型のドレイ
ン領域11と、絶縁層2内に埋設されドレイン領域11
と電気的に接続されたドレイン電極13と、半導体層3
の主表面3a上に形成されソース領域4とドレイン領域
11との間で半導体層3内を流れる主電流をゲート制御
する絶縁ゲート6とを備えている。なお、半導体層3の
主表面3a上には、ソース領域4に接続されるソース電
極12と、絶縁ゲート6に接続されるゲート電極14と
がそれぞれ設けてある。
の従来例と同様に絶縁層2、N型の半導体層3、N型の
ソース領域4及びP型のウエル領域5を備えるととも
に、ウェル領域5との間で所定の耐圧を保持できる距離
だけ離間されて半導体層3内に埋設されたN型のドレイ
ン領域11と、絶縁層2内に埋設されドレイン領域11
と電気的に接続されたドレイン電極13と、半導体層3
の主表面3a上に形成されソース領域4とドレイン領域
11との間で半導体層3内を流れる主電流をゲート制御
する絶縁ゲート6とを備えている。なお、半導体層3の
主表面3a上には、ソース領域4に接続されるソース電
極12と、絶縁ゲート6に接続されるゲート電極14と
がそれぞれ設けてある。
【0015】さらに、本実施例においては、上記構成を
有するLDMOSFET10を複数個隣接して形成配置
しており、各LDMOSFET10のソース電極12及
びゲート電極14同士を半導体層3の主表面3a側にお
いて接続するとともに、ドレイン電極13同士を絶縁層
2内で接続してある。ここで、図5に示す従来例のLD
MOSFET50においては、ドレイン領域51を半導
体層3内の主表面3a近傍に形成していたために、ソー
ス領域4とドレイン領域51との間の半導体層3内を流
れる主電流の電流通路Lは半導体層3の主表面3aの近
傍に限られていた。しかしながら、本実施例のLDMO
SFET10では、ドレイン領域11を半導体層3内の
絶縁層2との界面近傍に形成したため、電流通路Lを主
表面3aの近傍のみならず、第1図(b)及び(c)に
示すように主表面3aの近傍から絶縁層2との界面近傍
に至るまでの垂直な方向にも延在させることができるの
で、従来例と比べて素子面積を増大させることなく電流
通路Lの断面積を大きくすることができ、オン抵抗を低
減させることができる。
有するLDMOSFET10を複数個隣接して形成配置
しており、各LDMOSFET10のソース電極12及
びゲート電極14同士を半導体層3の主表面3a側にお
いて接続するとともに、ドレイン電極13同士を絶縁層
2内で接続してある。ここで、図5に示す従来例のLD
MOSFET50においては、ドレイン領域51を半導
体層3内の主表面3a近傍に形成していたために、ソー
ス領域4とドレイン領域51との間の半導体層3内を流
れる主電流の電流通路Lは半導体層3の主表面3aの近
傍に限られていた。しかしながら、本実施例のLDMO
SFET10では、ドレイン領域11を半導体層3内の
絶縁層2との界面近傍に形成したため、電流通路Lを主
表面3aの近傍のみならず、第1図(b)及び(c)に
示すように主表面3aの近傍から絶縁層2との界面近傍
に至るまでの垂直な方向にも延在させることができるの
で、従来例と比べて素子面積を増大させることなく電流
通路Lの断面積を大きくすることができ、オン抵抗を低
減させることができる。
【0016】また、電界が集中するウエル領域5および
ドレイン領域11は、従来例と同様にRESURF条件
を満たすように形成することができ、従来例と略同一の
高い耐圧を維持することができる。さらに、本実施例に
おいては複数個のLDMOSFET10のドレイン電極
13同士を絶縁層2内で配線する構造としたので、図5
に示した従来例のように、ドレイン電極53とソース領
域4を離間させるように配置する表面レイアウトを採る
必要がないため、素子の面積効率を向上させることがで
きる。
ドレイン領域11は、従来例と同様にRESURF条件
を満たすように形成することができ、従来例と略同一の
高い耐圧を維持することができる。さらに、本実施例に
おいては複数個のLDMOSFET10のドレイン電極
13同士を絶縁層2内で配線する構造としたので、図5
に示した従来例のように、ドレイン電極53とソース領
域4を離間させるように配置する表面レイアウトを採る
必要がないため、素子の面積効率を向上させることがで
きる。
【0017】本実施例の構成では、ドレイン領域11を
半導体層3内の絶縁層2との界面近傍に形成したため、
電流通路Lを主表面3aの近傍のみならず、絶縁層2と
の界面近傍に至るまでの垂直な方向にも延在させて電流
通路Lの断面積を大きくすることができ、しかも、電界
が集中するウエル領域5およびドレイン領域11はRE
SURF条件を満たすように形成することができるの
で、高耐圧を維持しつつオン抵抗を低減させ、しかも、
素子面積の増大も抑えることができる。
半導体層3内の絶縁層2との界面近傍に形成したため、
電流通路Lを主表面3aの近傍のみならず、絶縁層2と
の界面近傍に至るまでの垂直な方向にも延在させて電流
通路Lの断面積を大きくすることができ、しかも、電界
が集中するウエル領域5およびドレイン領域11はRE
SURF条件を満たすように形成することができるの
で、高耐圧を維持しつつオン抵抗を低減させ、しかも、
素子面積の増大も抑えることができる。
【0018】なお、ドレイン電極13を半導体層3の主
表面3a側に配線する場合には、例えば、横方向に分離
された基板などを用いて、一分離島を貫通して電極配線
を行えばよく、この場合、このようなLDMOSFET
10を複数個集積した時に互いのドレイン電圧が異って
も相互干渉することはない。 (実施例2)図2(a)〜(c)は、本発明の第2の実
施例におけるLDMOSFET20を示すものであり、
基本的な構成については実施例1と共通であるので、共
通する部分には同一の符号を付して説明は省略し、本実
施例の特徴となる部分についてのみ説明する。
表面3a側に配線する場合には、例えば、横方向に分離
された基板などを用いて、一分離島を貫通して電極配線
を行えばよく、この場合、このようなLDMOSFET
10を複数個集積した時に互いのドレイン電圧が異って
も相互干渉することはない。 (実施例2)図2(a)〜(c)は、本発明の第2の実
施例におけるLDMOSFET20を示すものであり、
基本的な構成については実施例1と共通であるので、共
通する部分には同一の符号を付して説明は省略し、本実
施例の特徴となる部分についてのみ説明する。
【0019】本実施例は、ソース領域4と接続されるソ
ース電極22を、絶縁層7等を介して半導体層3の主表
面3a上の略全面に形成している点に特徴を有するもの
であり、他の構成については実施例1と共通である。本
実施例の構成では、ソース電極22の面積を拡大するこ
とができるため、動作時に半導体層3で発生する熱を主
表面3aの側から放熱させることができるという利点を
有し、周囲を囲む絶縁膜の熱伝導性が低いことからSO
I構造が有する問題のひとつである放熱性の悪さを改善
することができる。
ース電極22を、絶縁層7等を介して半導体層3の主表
面3a上の略全面に形成している点に特徴を有するもの
であり、他の構成については実施例1と共通である。本
実施例の構成では、ソース電極22の面積を拡大するこ
とができるため、動作時に半導体層3で発生する熱を主
表面3aの側から放熱させることができるという利点を
有し、周囲を囲む絶縁膜の熱伝導性が低いことからSO
I構造が有する問題のひとつである放熱性の悪さを改善
することができる。
【0020】(実施例3)図3は、本発明の第3の実施
例におけるLDMOSFET30を示す側面断面図であ
る。なお、本実施例の基本構成も実施例1と共通であ
り、共通する部分には同一の符号を付して説明は省略す
る。本実施例のLDMOSFET30は、実施例1と同
様に絶縁層2、N型の半導体層3、N型のソース領域
4、P型のウエル領域5、主電流をゲート制御する絶縁
ゲート構造体6を備え、RESURF条件によって所定
の耐圧を保持できる距離だけウエル領域5と平面的に離
間して形成されたN型のドレイン領域31を、主表面3
aの近傍から半導体層3を貫通させて絶縁層2との界面
まで到達させ、且つドレイン領域31の絶縁層2側と接
続された埋込ドレイン電極35を絶縁層2内に形成して
成るものである。なお、埋込ドレイン電極35は、その
一部が絶縁層2内においてソース領域4の下方近傍まで
延伸させてある。また、ソース領域4、絶縁ゲート6及
びドレイン領域31を、各々ソース電極32、ゲート電
極34及びドレイン電極33に半導体層3の主表面3a
側で接続してある。
例におけるLDMOSFET30を示す側面断面図であ
る。なお、本実施例の基本構成も実施例1と共通であ
り、共通する部分には同一の符号を付して説明は省略す
る。本実施例のLDMOSFET30は、実施例1と同
様に絶縁層2、N型の半導体層3、N型のソース領域
4、P型のウエル領域5、主電流をゲート制御する絶縁
ゲート構造体6を備え、RESURF条件によって所定
の耐圧を保持できる距離だけウエル領域5と平面的に離
間して形成されたN型のドレイン領域31を、主表面3
aの近傍から半導体層3を貫通させて絶縁層2との界面
まで到達させ、且つドレイン領域31の絶縁層2側と接
続された埋込ドレイン電極35を絶縁層2内に形成して
成るものである。なお、埋込ドレイン電極35は、その
一部が絶縁層2内においてソース領域4の下方近傍まで
延伸させてある。また、ソース領域4、絶縁ゲート6及
びドレイン領域31を、各々ソース電極32、ゲート電
極34及びドレイン電極33に半導体層3の主表面3a
側で接続してある。
【0021】本実施例のLDMOSFET30では、ソ
ース領域4の下方近傍まで延伸された埋込ドレイン電極
35がドレイン領域31と同じボテンシャルを有するた
めに、半導体層3内を移動するキャリアである電子が絶
縁層2の近傍に引き付けられて反転層を形成し、半導体
層3の主表面3aの近傍のみならず主表面3a近傍から
絶縁層2に至るまでの垂直な方向に電流通路Lを延在さ
せることができ、素子の厚み方向いっぱいに電流通路L
を確保できるので、素子面積を増加させることなくチャ
ネル幅を大きくすることができ、オン抵抗を低減させる
ことができるのである。
ース領域4の下方近傍まで延伸された埋込ドレイン電極
35がドレイン領域31と同じボテンシャルを有するた
めに、半導体層3内を移動するキャリアである電子が絶
縁層2の近傍に引き付けられて反転層を形成し、半導体
層3の主表面3aの近傍のみならず主表面3a近傍から
絶縁層2に至るまでの垂直な方向に電流通路Lを延在さ
せることができ、素子の厚み方向いっぱいに電流通路L
を確保できるので、素子面積を増加させることなくチャ
ネル幅を大きくすることができ、オン抵抗を低減させる
ことができるのである。
【0022】また、本実施例の構成では、絶縁層2内に
おいて延伸された埋込ドレイン電極35がフィールドプ
レートの役割も果たし、特に電界が集中するドレイン領
域31の電界緩和に効果を奏し、従来と同一の面積であ
れば従来と同等あるいはそれ以上の耐圧を維持すること
ができる。従って、本実施例の構成によれば、高耐圧を
維持しつつ、素子面積を増加させることもなく、オン抵
抗を低減させることができる。
おいて延伸された埋込ドレイン電極35がフィールドプ
レートの役割も果たし、特に電界が集中するドレイン領
域31の電界緩和に効果を奏し、従来と同一の面積であ
れば従来と同等あるいはそれ以上の耐圧を維持すること
ができる。従って、本実施例の構成によれば、高耐圧を
維持しつつ、素子面積を増加させることもなく、オン抵
抗を低減させることができる。
【0023】(実施例4)図4は、本発明の第4の実施
例におけるLDMOSFET40を示す側面断面図であ
る。なお、本実施例の基本構成は実施例3と共通であ
り、共通する部分には同一の符号を付して説明は省略す
る。本実施例のLDMOSFET40は、ドレイン領域
41を半導体層3の絶縁層2との界面近傍のみに形成し
た点と、一部をソース領域4の下方近傍まで延伸して絶
縁層2内に形成した埋込ドレイン電極35のみをドレイ
ン電極とした点とに特徴を有し、他の構成は実施例3と
共通である。
例におけるLDMOSFET40を示す側面断面図であ
る。なお、本実施例の基本構成は実施例3と共通であ
り、共通する部分には同一の符号を付して説明は省略す
る。本実施例のLDMOSFET40は、ドレイン領域
41を半導体層3の絶縁層2との界面近傍のみに形成し
た点と、一部をソース領域4の下方近傍まで延伸して絶
縁層2内に形成した埋込ドレイン電極35のみをドレイ
ン電極とした点とに特徴を有し、他の構成は実施例3と
共通である。
【0024】したがって、本実施例のLDMOSFET
40もまた、実施例3と同様に電流通路Lをドレイン領
域41から半導体層3の主表面3aの近傍のソース領域
4まで垂直方向に延在させ、且つ、埋込ドレイン電極3
5の一部を延伸していることで電流通路Lを半導体層3
の絶縁層2側により拡大でき、これら2つの相乗効果に
よってさらにオン抵抗を低減することができる。
40もまた、実施例3と同様に電流通路Lをドレイン領
域41から半導体層3の主表面3aの近傍のソース領域
4まで垂直方向に延在させ、且つ、埋込ドレイン電極3
5の一部を延伸していることで電流通路Lを半導体層3
の絶縁層2側により拡大でき、これら2つの相乗効果に
よってさらにオン抵抗を低減することができる。
【0025】また、絶縁層2内において延伸された埋込
ドレイン電極35がフィールドプレートの役割も果た
し、特に電界が集中するドレイン領域41の電界緩和に
効果を奏し、従来と同一の面積であれば従来と同等ある
いはそれ以上の耐圧を維持することができ、高耐圧を維
持しつつ、素子面積を増加させることもなく、オン抵抗
を低減させることができる点も実施例3と同様である。
ここで、埋込ドレイン電極35を半導体層3の主表面3
a側に配線するためには、例えば、横方向に分離された
基板などを用いて、分離島を貫通して電極配線を行えば
よく、この場合、このようなLDMOSFET40を複
数個集積した時にお互いのドレイン電圧が異っても相互
干渉することはない。
ドレイン電極35がフィールドプレートの役割も果た
し、特に電界が集中するドレイン領域41の電界緩和に
効果を奏し、従来と同一の面積であれば従来と同等ある
いはそれ以上の耐圧を維持することができ、高耐圧を維
持しつつ、素子面積を増加させることもなく、オン抵抗
を低減させることができる点も実施例3と同様である。
ここで、埋込ドレイン電極35を半導体層3の主表面3
a側に配線するためには、例えば、横方向に分離された
基板などを用いて、分離島を貫通して電極配線を行えば
よく、この場合、このようなLDMOSFET40を複
数個集積した時にお互いのドレイン電圧が異っても相互
干渉することはない。
【0026】なお、上記実施例1〜4においては半導体
装置として、LDMOSFETを例に説明したが、本発
明の半導体装置はLDMOSFETに限定されるもので
はなく、例えば、LIGBTであってもよい。なお、L
IGBTの場合には、ソースはエミッタ、ドレインはコ
レクタとそれぞれ通称され、且つコレクタはLDMOS
FETのドレイン領域とは逆導電型の半導体領域とな
る。
装置として、LDMOSFETを例に説明したが、本発
明の半導体装置はLDMOSFETに限定されるもので
はなく、例えば、LIGBTであってもよい。なお、L
IGBTの場合には、ソースはエミッタ、ドレインはコ
レクタとそれぞれ通称され、且つコレクタはLDMOS
FETのドレイン領域とは逆導電型の半導体領域とな
る。
【0027】
【発明の効果】請求項1の発明は、絶縁層上に形成され
た半導体層と、この半導体層内の絶縁層と反対側の主表
面近傍に形成された第1導電型のソース領域と、このソ
ース領域を囲むように半導体層内の主表面近傍に形成さ
れた第2導電型のウエル領域と、このウェル領域との間
で所定の耐圧を保持できる距離だけ離間されて半導体層
内に埋設された第1導電型のドレイン領域と、絶縁層内
に埋設されドレイン領域と電気的に接続されたドレイン
電極と、半導体層の主表面上に形成されソース領域とド
レイン領域との間で半導体層内を流れる主電流を制御す
る絶縁ゲートとを備えたので、いわゆるリザーフ条件を
満たしながら、半導体層内におけるソース領域とドレイ
ン領域との間の主電流が流れる電流通路の部分の深さ方
向断面積を広くとることができ、素子面積の増大を抑制
しながら高耐圧とオン抵抗の減少とを両立させることが
できるという効果がある。
た半導体層と、この半導体層内の絶縁層と反対側の主表
面近傍に形成された第1導電型のソース領域と、このソ
ース領域を囲むように半導体層内の主表面近傍に形成さ
れた第2導電型のウエル領域と、このウェル領域との間
で所定の耐圧を保持できる距離だけ離間されて半導体層
内に埋設された第1導電型のドレイン領域と、絶縁層内
に埋設されドレイン領域と電気的に接続されたドレイン
電極と、半導体層の主表面上に形成されソース領域とド
レイン領域との間で半導体層内を流れる主電流を制御す
る絶縁ゲートとを備えたので、いわゆるリザーフ条件を
満たしながら、半導体層内におけるソース領域とドレイ
ン領域との間の主電流が流れる電流通路の部分の深さ方
向断面積を広くとることができ、素子面積の増大を抑制
しながら高耐圧とオン抵抗の減少とを両立させることが
できるという効果がある。
【0028】請求項2の発明は、絶縁層上に形成された
半導体層と、この半導体層内の絶縁層と反対側の主表面
近傍に形成された第1導電型のソース領域と、このソー
ス領域を囲むように半導体層内の主表面近傍に形成され
た第2導電型のウエル領域と、このウェル領域との間で
所定の耐圧を保持できる距離だけ離間され且つ半導体層
内の主表面近傍から少なくとも絶縁層に接する主裏面近
傍に達するように形成された第1導電型のドレイン領域
と、少なくともドレイン領域よりも大きく且つソース領
域方向へ延伸させて絶縁層内に形成されるとともにドレ
イン領域と電気的に接続されたドレイン電極と、半導体
層の主表面上に形成されソース領域とドレイン領域との
間で半導体層内を流れる主電流を制御する絶縁ゲートと
を備えたので、絶縁層内に形成されたドレイン電極によ
って半導体層内のキャリアが絶縁層の方へ引き寄せられ
て反転層を形成し、いわゆるリザーフ条件を満たしなが
らチャネル幅を大きくして主電流が流れる電流通路の部
分の深さ方向断面積をさらに拡大することができ、素子
面積の増大を抑制しながら高耐圧とオン抵抗の減少とを
両立させることができるという効果がある。
半導体層と、この半導体層内の絶縁層と反対側の主表面
近傍に形成された第1導電型のソース領域と、このソー
ス領域を囲むように半導体層内の主表面近傍に形成され
た第2導電型のウエル領域と、このウェル領域との間で
所定の耐圧を保持できる距離だけ離間され且つ半導体層
内の主表面近傍から少なくとも絶縁層に接する主裏面近
傍に達するように形成された第1導電型のドレイン領域
と、少なくともドレイン領域よりも大きく且つソース領
域方向へ延伸させて絶縁層内に形成されるとともにドレ
イン領域と電気的に接続されたドレイン電極と、半導体
層の主表面上に形成されソース領域とドレイン領域との
間で半導体層内を流れる主電流を制御する絶縁ゲートと
を備えたので、絶縁層内に形成されたドレイン電極によ
って半導体層内のキャリアが絶縁層の方へ引き寄せられ
て反転層を形成し、いわゆるリザーフ条件を満たしなが
らチャネル幅を大きくして主電流が流れる電流通路の部
分の深さ方向断面積をさらに拡大することができ、素子
面積の増大を抑制しながら高耐圧とオン抵抗の減少とを
両立させることができるという効果がある。
【図1】実施例1を示し、(a)は平面図、(b)は
(a)のX−X’断面の要部拡大図、(c)は(a)の
Y−Y’断面の要部拡大図である。
(a)のX−X’断面の要部拡大図、(c)は(a)の
Y−Y’断面の要部拡大図である。
【図2】実施例2を示し、(a)は平面図、(b)は
(a)のX−X’断面の要部拡大図、(c)は(a)の
Y−Y’断面の要部拡大図である。
(a)のX−X’断面の要部拡大図、(c)は(a)の
Y−Y’断面の要部拡大図である。
【図3】実施例3を示す側面断面図である。
【図4】実施例4を示す側面断面図である。
【図5】従来例を示し、(a)は平面図、(b)は
(a)のX−X’断面の要部拡大図、(c)は(a)の
Y−Y’断面の要部拡大図である。
(a)のX−X’断面の要部拡大図、(c)は(a)の
Y−Y’断面の要部拡大図である。
2 絶縁層 3 半導体層 4 ソース領域 6 絶縁ゲート 10 LDMOSFET 11 ドレイン領域 13 ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項1】 絶縁層上に形成された半導体層と、この
半導体層内の絶縁層と反対側の主表面近傍に形成された
第1導電型のソース領域と、このソース領域を囲むよう
に半導体層内の主表面近傍に形成された第2導電型のウ
エル領域と、このウェル領域との間で所定の耐圧を保持
できる距離だけ離間されて半導体層内に埋設された第1
導電型のドレイン領域と、絶縁層内に埋設されドレイン
領域と電気的に接続されたドレイン電極と、半導体層の
主表面上に形成されソース領域とドレイン領域との間で
半導体層内を流れる主電流を制御する絶縁ゲートとを備
えたことを特徴とする半導体装置。 - 【請求項2】 絶縁層上に形成された半導体層と、この
半導体層内の絶縁層と反対側の主表面近傍に形成された
第1導電型のソース領域と、このソース領域を囲むよう
に半導体層内の主表面近傍に形成された第2導電型のウ
エル領域と、このウェル領域との間で所定の耐圧を保持
できる距離だけ離間され且つ半導体層内の主表面近傍か
ら少なくとも絶縁層に接する主裏面近傍に達するように
形成された第1導電型のドレイン領域と、少なくともド
レイン領域よりも大きく且つソース領域方向へ延伸させ
て絶縁層内に形成されるとともにドレイン領域と電気的
に接続されたドレイン電極と、半導体層の主表面上に形
成されソース領域とドレイン領域との間で半導体層内を
流れる主電流を制御する絶縁ゲートとを備えたことを特
徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7128527A JPH08321611A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7128527A JPH08321611A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08321611A true JPH08321611A (ja) | 1996-12-03 |
Family
ID=14986959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7128527A Withdrawn JPH08321611A (ja) | 1995-05-26 | 1995-05-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08321611A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012060014A1 (ja) * | 2010-11-05 | 2012-05-10 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
WO2017125827A1 (en) * | 2016-01-18 | 2017-07-27 | Silanna Asia Pte Ltd | Quasi-lateral diffusion transistor with diagonal current flow direction |
-
1995
- 1995-05-26 JP JP7128527A patent/JPH08321611A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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