DE3688809T2

DE3688809T2 - MISFET-Halbleiteranordnung mit verminderten Leckstrom.

Info

Publication number: DE3688809T2
Application number: DE86107628T
Authority: DE
Inventors: Akio Fujitsu Ltd Pat Dep Nezu
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-06-07
Filing date: 1986-06-05
Publication date: 1993-11-18
Anticipated expiration: 2006-06-06
Also published as: DE3688809D1; EP0204336B1; EP0204336A3; KR870000764A; EP0204336A2; US4785343A; KR900000062B1; JPS61281554A

Description

Die vorliegende Erfindung bezieht sich auf einen Aufbau eines Metall-Isolator-Halbleiter-Feldeffekttransistors der nachstehend als MISFET bezeichnet wird. Insbesondere bezieht sie sich auf einen Aufbau, der dazu bestimmt ist, den Kriechstrom, der durch einen parasitären Transistor verursacht wird, der angrenzend an eine aktive Zone des MISFET gebildet ist, zu reduzieren.
Von den FET-Halbleiteranordnungen ist der MISFET (bekannt als MOSFET, wenn ein Oxidfilm als Isolator verwendet wird) am verbreitetsten. Um von einem MISFET einen großen Ausgangsstrom zu erhalten, ist es notwendig, ihn mit einer langen Gatebreite zu konstruieren. Zu diesem Zweck werden in der Praxis viele Ausführungen verwendet.
Wenn der MISFET in einem IC (integrierter Schaltkreis) eingefügt ist, sind die Zwischenverbindungsverdrahtungen zu Source- und Drainelektroden auf einem dielektrischen Film gebildet, der über einem Substrat gebildet ist. In einigen Fällen induziert ein Teil der Verdrahtung, die an die aktive Zone des MISFET angrenzt, eine Inversionsschicht unter der Oberfläche des Substrats und bildet einen parasitären Transistor, der mit den Drain- und Sourcezonen des MISFET arbeitet.
Falls an die Drainverdrahtung eine hohe Spannung angelegt wird, induziert sie die Inversionsschicht, und der parasitäre Transistor verursacht einen Kriechstrom. Die vorliegende Erfindung sieht ein Muster der Gateelektrode vor, das den obengenannten Kriechstrom bei solchen Bedingungen unterdrückt.
Ein Beispiel eines vorher bekannten MISFET ist in Fig. 1 gezeigt. Fig. 1A ist eine Draufsicht auf einen Doppel- MISFET, der eine gemeinsame Source hat, und Fig. 1B und Fig. 1C zeigen Querschnittsansichten längs der unterbrochenen Linien X-X' bzw. Y-Y' in Fig. 1A.
Die folgende Offenbarung bezieht sich auf solche Doppel-MISFET's, aber für den Fachmann wird verständlich sein, daß sie auf solch eine Struktur nicht begrenzt und auf jeden Typ eines FET anwendbar ist.
In Fig. 1 ist ein n&supmin;-Typ-Substrat 1 verwendet, und ein Feldoxidfilm 2 ist auf einer Oberfläche des Substrats 1 gebildet. Der Feldoxidfilm 2 hat eine Öffnung für eine aktive Zone 3 des MISFET, die eine Sourcezone 4, zwei Drainzonen 5 und 5' und zwei Kanalzonen 6 und 6' umfaßt.
Die Kanalzonen 6 und 6' sind mit Gateisolierfilmen 7 bzw. 7' bedeckt (das sind gewöhnlich Oxidfilme), und darauf sind polykristalline Silizium-Gateelektroden 8 und 8' gebildet. Die Source- und Drainzonen sind zum Beispiel durch ein Ionenimplantationsverfahren unter Verwendung des Feldoxidfilms 2 und der Gateelektroden 8 und 8' als Maske gebildet. In diesem Fall sind p&spplus;-Typ-Verunreinigungen in die aktive Zone 3 des MISFET implantiert und die p&spplus;-Typ-Zonen von Source und Drain gebildet.
Nach der Bildung der Source- und Drainzonen wird eine Isolierschicht 9, zum Beispiel eine PSG- (Phosphorsilikatglas-) Schicht, durch ein CVD- (chemisches Dampfabscheidungs-) Verfahren gebildet. Kontaktfenster 12 für die Source- und Drainelektroden werden in der Isolierschicht 9 gebildet.
Anschließend wird eine Aluminiumschicht über der gesamten Oberfläche des Substrats abgeschieden, so daß eine Sourceelektrode 10, eine Sourceverdrahtung 10', zwei Drainelektroden 11 und eine Drainverdrahtung 11' durch ein selektives Ätzverfahren unter Verwendung der Photolithographie gebildet werden.
Die obengenannte MISFET-Struktur, die in Fig. 1 gezeigt ist, hat zwei Drainzonen 5 und 5', eine gemeinsame Sourcezone 4 und zwei Kanalzonen 6 und 6'. Diese Ausführung trägt dazu bei, einen großen Source-Drain-Strom IDS und demzufolge eine große Steilheit gm zu erhalten, die für eine p-Kanal- Ausgangsschaltung mit offenem Drain geeignet ist. Wenn der obengenannte p-Kanal-MISFET in einer Treiberschaltung zum Beispiel für eine Fluoreszenzanzeigeröhre verwendet wird, wird an die Drainverdrahtung 11' eine negative Spannung von etwa -35 V angelegt. Fig. 2 zeigt ein Schaltungsdiagramm von solch einer Anwendung.
In Fig. 2 bezeichnet Bezugszeichen Tr einen p-Kanal- MISFET, der in einen IC 20 eingefügt ist; Dsp ist eine Fluoreszenzanzeigeröhre, die durch den IC 20 angesteuert wird; eine Anodenelektrode 21 der Anzeigeröhre Dsp ist mit dem Ausgang des FET Tr verbunden, dessen Source-, Drain- und Gateelektroden durch S, D bzw. G gekennzeichnet sind. Ein negativer Anschluß einer Energieversorgung 24 ist mit einem Mittelabgriff eines Transformators 27 verbunden, der mit einer Heizung 22 der Dsp über eine Zenerdiode 25 verbunden ist, und ist auch mit dem Drain D des Tr über ein Register 26 verbunden. Eine Verbindung einer Gitterelektrode 23 der Dsp ist der Einfachheit halber nicht gezeigt.
Wenn der MISFET Tr leitend ist, beträgt der Spannungsabfall zwischen der Source S und dem Drain D des MISFET Tr etwa einige Volt, und die meiste Spannung der Energieversorgung 24 wird an die Fluoreszenzanzeigeröhre DSP angelegt.
Wenn die Gatespannung von Tr auf ein Sperrniveau gesteuert wird, wird die Spannung der Energieversorgung an das Drain D des MISFET Tr angelegt. Wenn, wie in Fig. 2 gezeigt, die negative Spannung der Energieversorgung 24 zum Beispiel -35 Volt beträgt, beträgt die Drainspannung des MISFET fast -35 Volt.
In Fig. 1A wird, wenn die Spannung der Drainverdrahtung 11' -35 Volt wird, eine Inversionsschicht in dem kreuzweise schraffierten Teil des n&supmin;-Substrats unter der Drainverdrahtung 11' gebildet. Ein Kanal 6'' des parasitären Transistors Tr' wird wie in Fig. 1D gezeigt gebildet.
Der parasitäre p-Kanal-Transistor Tr', der in Fig. 1D gezeigt ist, besteht aus einer Sourcezone 4, einer Drainzone 5, einer Kanalzone 6'' und einer Gateelektrode 80 (ein verlängerter Teil der Gateelektrode 8, der später erläutert wird) und einer Drainverdrahtung 11' als zweite obere Gateelektrode. Der Strom, der in diesen parasitären Transistoren fließt, verursacht einen Kriechstrom des Haupttransistors Tr.
Der Kriechstrom auf Grund des parasitären Transistors Tr', der oben erwähnt ist, kann durch folgende Verfahren reduziert werden. Das erste Verfahren besteht darin, die Gateelektroden 8 und 8' über den Bereich aus der aktiven MISFET-Zone 3 heraus gerade zu verlängern und auf die Zone des kreuzweise schraffierten Teils 11' zu erweitern, wie durch die Strichlinien 80 und 80' der Gateelektroden 8 und 8' gezeigt. Das Verfahren unterdrückt zu einem gewissen Grade den Kriechstrom als Funktion der positiven Spannung der Gateelektrode 80 und 80'.
Das zweite Verfahren besteht darin, einen Kanalstopper in dem Bereich zu bilden, in dem der parasitäre Transistor Tr' gebildet ist. Ein n&spplus;-Kanalstopper 16 von rechteckiger Form, der durch die Strichlinie in Fig. 1A gezeigt ist, wird durch die Ionenimplantationstechnik bei einer frühen Stufe eines Waferverfahrens gebildet. Der n&spplus;-Kanalstopper 16 verhindert das Herbeiführen der Inversionsschicht in dem Substrat.
Die obengenannten Verfahren zum Reduzieren des Kriechstroms sind in der Technik üblich, reichen aber noch nicht aus, um den Kriechstrom vollständig abzustellen. Hinsichtlich des ersten Verfahrens kann die Gateelektrode die Bildung der Inversionsschicht nicht völlig verhindern, falls die an die Drainverdrahtung 11' angelegte Spannung im Vergleich zu jener der Gateelektrode 80 hoch ist, und als Resultat wird der Kanal 6'' für den parasitären Transistor Tr' gebildet.
Bezüglich des zweiten Verfahrens zum Unterdrücken des Kriechstroms durch Bilden des Kanalstoppers 16 ist es besser, den Kanalstopper 16 so nahe wie möglich an der aktiven Zone 3 des MISFET zu bilden. Gewöhnlich wird der Kanalstopper direkt unter dem Feldoxidfilm 2 gebildet, der in Kontakt mit den aktiven Zonen gebildet ist. Solch ein Verfahren ist als LOCOS-Verfahren wohlbekannt.
Darüber hinaus kann in einem Transistor, der bei hoher Spannung arbeiten soll, der Kanalstopper nicht nahe der aktiven Zone vorgesehen werden, da er die Durchbruchspannung an dem pn-Übergang der Drain- oder Sourcezonen 5, 5', 4 zu dem Kanalstopper 16 vermindert.
Wie in Fig. 1A gezeigt, ist der Kanalstopper 16 in einem Öffnungsfenster, das in dem Feldoxidfilm 2 gebildet ist, und in kurzer Entfernung von der aktiven MISFET-Zone 3 gebildet. Als Resultat können die Bildung der Inversionsschicht und der Kriechstrom nicht vermieden werden.
Der Kriechstrom durch den parasitären Transistor erhöht den Verlustenergieverbrauch und verursacht einen Temperaturanstieg des MISFET. Andererseits glüht zum Beispiel als Resultat der Verschlechterung der MISFET-Kennlinie die Fluoreszenzanzeigeröhre in dem Anzeigeschirm teilweise, auch wenn sie gesperrt sein sollte.
JP-A-60 92 667 von dem jetzigen Anmelder offenbart eine MIS-Transistorstruktur mit den Merkmalen der Präambel des beiliegenden Anspruches 1. Die Gateelektrode hat eine Erweiterung, die auf einer Feldoxidzone unter einer Drainverdrahtung gebildet ist, wodurch die Bildung einer invertierten Schicht unter den Erweiterungen verhindert wird.
JP-A-55 130 170 von Hitachi offenbart eine MIS- Transistorstruktur, bei der das Gate des MIS-Transistors erweitert ist, um die Source- oder Drainzonen von einer einem parasitären Kanal vorbeugenden Zone zu isolieren.
Gemäß der vorliegenden Erfindung ist eine MISFET- Halbleiteranordnung vorgesehen, die ein Halbleitersubstrat eines ersten Leitfähigkeitstyps umfaßt, einen Feldoxidfilm, der auf dem genannten Substrat gebildet ist und eine Öffnung hat, die eine aktive Zone in dem genannten Substrat definiert, welche aktive Zone eine Sourcezone, eine Drainzone und eine Kanalzone umfaßt, die zwischen den genannten Source- und Drainzonen angeordnet ist, welche Source- und Drainzonen einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp haben, welche MISFET-Halbleiteranordnung ferner einen Gateisolierfilm umfaßt, der auf der genannten Kanalzone gebildet ist, eine Gateelektrode, die auf dem genannten Gateisolierfilm gebildet ist, eine Isolierschicht, die die gesamte Oberfläche des Substrats bedeckt, eine Drainelektrode, die auf der genannten Isolierschicht gebildet und mit der genannten Drainzone durch Kontaktlöcher verbunden ist, die in der genannten Isolierschicht gebildet sind, und eine Drainverdrahtung, die auf der genannten Isolierschicht gebildet und mit der genannten Drainelektrode verbunden ist, welche Drainverdrahtung sich von der Drainzone zu der genannten Sourcezone längs der Grenze zwischen der genannten aktiven Zone und der genannten Feldoxidzone erstreckt; dadurch gekennzeichnet, daß die genannte Gateelektrode eine Erweiterung hat, die wenigstens teilweise auf einem anderen Teil des Gateisolierfilms innerhalb der genannten aktiven Zone und längs der genannten Grenze unter der genannten Drainverdrahtung gebildet ist.
So erstreckt sich bei der vorliegenden Erfindung eine Gateelektrode des FET längs der Grenzzone zwischen der aktiven Zone und dem Feldoxidfilm des genannten MISFET und unter seiner Drainverdrahtung, um den FET mit einer zusätzlichen Gateelektrode zu versehen, die nachstehend als Erweiterung der Gateelektrode (erweiterte Gateelektrode) bezeichnet wird.
Ausführungsformen der vorliegenden Erfindung sehen ein Gateelektrodenmuster vor, um den Kriechstrom, der durch den parasitären Transistor verursacht wird, zu minimieren und/oder den Fluß des Kriechstromes durch den parasitären Transistor effektiv abzustellen; und gestatten das Bilden des Gateelektrodenmusters ohne zusätzliche Waferverfahren.
Es wird angenommen, daß der parasitäre Transistor Tr', der den Kriechstrom verursacht, mit dem MISFET Tr parallel verbunden ist. Dies ist in der Ersatzschaltung von Fig. 3A schematisch gezeigt. In der Schaltung nach Stand der Technik wird der parasitäre Transistor Tr' nicht vollkommen gesperrt, wodurch ein Kriechstrom verursacht wird.
Die vorliegende Erfindung sieht eine zusätzliche erweiterte Gateelektrode vor, die mit der Gateelektrode von Tr verbunden ist. Falls das zusätzliche erweiterte Gate für die Sourcezone von Tr vorgesehen ist, wird der parasitäre Transistor Tr' ein FET mit einem Doppelgate. Die Funktion von Tr' in diesem Fall ist leicht verständlich, wenn Tr' in zwei seriell verbundene FETs Tr1 und Tr2 getrennt wird, wie in Fig. 3B gezeigt.
Bei einer ersten Ausführungsform der vorliegenden Erfindung besteht das Gate des ersten Transistors Tr1 aus der Drainverdrahtung, und das Gate des zweiten Transistors Tr2 aus dem erweiterten Gate des Haupttransistors Tr. Tr2 hat die Funktion, den Kriechstrom zu unterbrechen.
Bei einer zweiten Ausführungsform ist die erweiterte Gateelektrode bei der Drainzone eingesetzt, und der parasitäre Transistor Tr' kann als in Tr1 und Tr3 geteilt angesehen werden, die seriell verbunden sind, wie in Fig. 3C gezeigt.
Bei einer dritten Ausführungsform ist die erweiterte Gateelektrode sowohl bei den Source- als auch bei den Drainzonen eingesetzt, und der parasitäre Transistor Tr' kann als drei Transistoren Tr1, Tr2 und Tr3 angesehen werden, die seriell verbunden sind, wie in Fig. 3D gezeigt.
Wenn der Haupt-MISFET Tr auf einen Sperrpegel gesteuert ist, und selbst wenn Tr1 auf Grund einer negativen hohen Spannung der Drainverdrahtung leitend wird, wird Tr2 oder Tr3 nichtleitend und unterbricht den Kriechstrom von Tr1.
An Hand eines Beispiels werden Ausführungsformen der Erfindung nun ausführlich beschrieben, wobei Bezug auf die beiliegenden Zeichnungen genommen wird, die einen Teil hiervon bilden, in denen gleiche Bezugszeichen durchgängig auf gleiche Teile verweisen und in denen:
Fig. 1A eine Draufsicht auf ein Muster eines vorher vorgeschlagenen MISFET zeigt.
Fig. 1B bis 1D eine Querschnittsansicht des MISFET längs der unterbrochenen Linien X-X', Y-Y' bzw. einer gestrichelten Kurve 14 in Fig. 1A zeigen.
Fig. 2 ein Schaltungsdiagramm ist, das eine Anwendung eines MISFET zeigt, der als Treiber einer Fluoreszenzanzeigeröhre verwendet wird.
Fig. 3A bis 3D Ersatzschaltungsdiagramme des MISFET zeigen, die einen parasitären Transistor und einen zusätzlichen Transistor zum Verhindern eines Kriechstroms darstellen: wobei
Fig. 3A ein Ersatzschaltungsdiagramm für den vorher vorgeschlagenen MISFET zeigt, bei dem ein parasitärer Transistor Tr' parallel zu dem Haupttransistor Tr gebildet ist;
Fig. 3B ein Ersatzschaltungsdiagramm für eine erste Ausführungsform der Erfindung zeigt, bei der die Gateelektrode eines zusätzlichen Transistors Tr2 in der Sourcezone des Haupttransistors Tr vorgesehen ist;
Fig. 3C ein Ersatzschaltungsdiagramm für eine zweite Ausführungsform der Erfindung zeigt, bei der die Gateelektrode eines zusätzlichen Transistors Tr3 in der Drainzone des Haupttransistors Tr vorgesehen ist;
Fig. 3D ein Ersatzschaltungsdiagramm für eine dritte Ausführungsform der Erfindung zeigt, bei der die Gateelektroden von zusätzlichen Transistoren sowohl in den Sourceals auch in den Drainzonen des Haupttransistors Tr vorgesehen sind.
Fig. 4A eine Draufsicht auf ein Muster für einen MISFET einer ersten Ausführungsform der vorliegenden Erfindung zeigt, bei der das erweiterte Gate bei der Sourcezone des Haupt-FET eingesetzt ist.
Fig. 4B bis 4D eine Querschnittsansicht längs von unterbrochenen Linien X-X', Y-Y' bzw. einer gestrichelten Kurve 14 in Fig. 4A zeigen.
Fig. 5 eine Draufsicht auf ein Muster für einen MISFET der zweiten Ausführungsform der vorliegenden Erfindung zeigt, bei der das erweiterte Gate bei der Drainzone des Haupt-FET eingesetzt ist.
Fig. 6 eine Draufsicht auf einen MISFET einer dritten Ausführungsform der vorliegenden Erfindung zeigt, bei der das erweiterte Gate sowohl bei den Source- als auch bei den Drainzonen des Haupt-FET eingesetzt ist.
Beim Herstellen der in Fig. 4A bis 4D gezeigten Ausführungsform wird ein n&supmin;-Typ-Siliziumsubstrat verwendet. Das Substrat 1 wird mit einer Doppelschicht aus Siliziumdioxid- und Siliziumnitridfilmen (nicht gezeigt) bedeckt, und dann wird die Schicht für eine Feldoxidfilmzone selektiv weggeätzt. Anschließend wird das Substrat einer Oxidation unterzogen. Der Feldoxidfilm 2 mit einer Dicke von 300 bis 500 nm (3000 bis 5000 Å) wächst über die ganze Oberfläche des Substrats 1, so daß Öffnungen für eine aktive MISFET- Zone 3 und eine Kanalstopperzone 16' (ein Kanalstopper wird später gebildet) automatisch gebildet werden.
Anders als üblich wird die Kanalstopperzone 16' nicht um die aktive Zone 3 herum, sondern nur auf einem Teil parallel zu einem Rand der aktiven Zone 3 gebildet. Die Größe und Position der Kanalstopperzone 16' wird
unter Berücksichtigung der Durchbruchspannung zwischen dem Kanalstopper 16 und der aktiven Zone bestimmt. Es ist wünschenswert, den Kanalstopper 16 so weit wie möglich unter der Drainverdrahtung 11' zu bilden, um das Wachsen der Inversionsschicht zu verhindern, die durch eine Spannung verursacht wird, die an der Drainverdrahtung 11' anliegt.
Danach wird die Doppelschicht aus Siliziumdioxid- und Siliziumnitridfilmen entfernt. Das Substrat wird wieder einer thermischen Oxidation unterzogen, und dann wird ein Siliziumoxidfilm mit einer Dicke von 30 bis 100 nm (300 bis 1000 Å) über dem Substrat gebildet. Dann wird eine polykristalline Siliziumschicht auf dem Substrat durch chemische Dampfabscheidung (CVD) zu einer Dicke von 400 bis 500 nm (4000 bis 5000 Å) abgeschieden.
Der Siliziumdioxidfilm und die polykristalline Siliziumschicht werden durch ein herkömmliches photolithographisches Verfahren selektiv entfernt. Plasmaätzen wird eingesetzt, um die polykristalline Siliziumschicht zu entfernen, und eine Ätzlösung mit HF (Fluorwasserstoffsäure) wird verwendet, um den Siliziumdioxidfilm selektiv zu entfernen.
Der so auf der Kanalzone 6 und 6' gebildete Siliziumdioxidfilm stellt einen Gateoxidfilm 7 und 7' dar. Die auf dem Gateoxidfilm verbleibende polykristalline Siliziumschicht stellt entsprechend die Gateelektroden 8 und 8' und eine zusätzliche erweiterte Gateelektrode 8'' dar, die sich längs der Grenze der aktiven Zone 3 erstreckt. Sie sind durch eine Zwischenverbindungsverdrahtung 8 verbunden, um einen IC zu bilden.
Diese Herstellungsverfahren, die für die Gateelektroden 8, 8' und 8'' und die Verdrahtung 8 eingesetzt werden, sind in der Technik der MOSFET-Gate-Herstellung wohlbekannt.
Beim Vergleich des Musters von Fig. 4A mit jenem von Fig. 1A hat das Muster von Fig. 4A eine zusätzliche erweiterte Gateelektrode 8'' (Erweiterung der Gateelektrode 8, 8').
Wie ersichtlich ist, ist die erweiterte Gateelektrode 8'' an ihren beiden Enden mit den Gateelektroden 8 und 8' verbunden und erstreckt sich längs der Grenzzone zwischen der aktiven MISFET-Zone 3 und der Feldoxidzone 2. Die Musterbreite der Erweiterung 8'' ist nicht wesentlich, sie kann dieselbe wie jene von Elektrode 8 und 8' sein.
Die in Fig. 4 gezeigte erweiterte Gateelektrode 8'' ist auf dem Gateoxidfilm 7'' in der aktiven Zone 3 des MISFET gebildet, aber dies ist nicht wesentlich, und es ist zulässig, die Erweiterung 8'' teilweise auf dem Feldoxidfilm 2 längs der Grenzzone zu bilden.
Dann werden n-Typ-Verunreinigungsionen, wie Phosphor- oder Arsenionen, für die Kanalstopperzone 16 selektiv implantiert. Eine Dosis von 3·10¹²/cm² und eine Implantationsenergie von etwa 80 keV sind wünschenswert.
Danach werden p-Typ-Ionen, wie Borionen, für die Sourcezone 4 und die Drainzonen 5 und 5' selektiv implantiert. Eine Dosis von (5-10)·10¹&sup4;/cm² und eine Implantationsenergie von etwa 60 keV sind wünschenswert.
Anschließend wird eine PSG-Schicht 9 auf der gesamten Oberfläche des Substrats durch ein CVD-Verfahren abgeschieden, um die Oberfläche der Anordnung zu schützen und zu isolieren. Die Kontaktfenster 12 für die Source- und Drainzonen 4, 5, 5' werden durch Photolithographie gebildet. Dann wird eine Aluminiumschicht auf der gesamten Oberfläche abgeschieden und selektiv geätzt, wobei die Sourceelektrode 10 und die Verdrahtung 10' und die Drainelektrode 11 und die Verdrahtung 11' durch ein wohlbekanntes photolithographisches Verfahren gebildet werden.
Fig. 4B und 4C zeigen eine Querschnittsansicht längs der Linie X-X' bzw. Y-Y'. Eine gestrichelte Kurve 14 mit einem Pfeil zeigt eine Richtung des Stromflusses in einem parasitären Transistor Tr' an, wie bei dem Stand der Technik erläutert. Fig. 4D zeigt eine Querschnittsansicht längs der gestrichelten Kurve 14.
Wenn Fig. 4D mit Fig. 1D verglichen wird, hat der parasitäre Transistor Tr' eine erweiterte Gateelektrode 8'', die angrenzend an die Sourcezone 4 gebildet ist. Wie zuvor bei der Situation beschrieben worden ist, wenn der Haupt-MISFET nichtleitend ist, bildet die Erweiterung 8'' einen Unterbrechungstransistor Tr2 und hat die Funktion, die Bildung einer Inversionsschicht zu verhindern, da die Erweiterung 8'' an einer Position gebildet ist, um eine Oberfläche des Substrats von der Drainverdrahtung 11' abzuschirmen, wie in Fig. 4D gezeigt. Selbst wenn die Inversionsschicht induziert und ein Kanal 6'' unter der Gateelektrode 80 und der Drainverdrahtung 11' gebildet wird, sperrt das erweiterte Gate 8'' den Kanal 6'' und unterbricht einen Kriechstrom von der Sourcezone 4 zu der Drainzone 5. Fig. 3B ist das Ersatzschaltungsdiagramm für eine in Fig. 4 gezeigte Struktur.
Andererseits ist bei der Situation, wenn der Haupt- MISFET Tr leitend ist, der Unterbrechungstransistor Tr2 auch leitend, was kein Problem darstellt.
Fig. 5 zeigt eine zweite Ausführungsform der vorliegenden Erfindung mit einem unterschiedlichen Muster der Unterdrückungsgafeelektrode. Unter Bezugnahme auf Fig. 5 erstrecken sich die Erweiterungen 8'' der Gateelektrode über die Drainzonen 5 und 5'.
Deshalb haben die Erweiterungen 8'' die Form von in entgegengesetzte Richtungen nach außen gerichteten Erweiterungen von den Elektroden 8 bzw. 8'.
Außer der Gatebildung des MISFET ist die Struktur von Fig. 5 fast dieselbe wie jene von Fig. 4. Die Erweiterungen 8'' sind auf zu dem in Fig. 4D gezeigten Fall entgegengesetzten Seiten der Elektrode (8, 8') gebildet. So ist der Unterbrechungstransistor Tr3 auf der Drainseite des Haupt- MISFET gebildet. Eine Ersatzschaltung von Fig. 5 ist als Fig. 3C gezeigt.
Eine dritte bevorzugte Ausführungsform der vorliegenden Erfindung ist in Fig. 6 gezeigt. Dieser Typ ist eine Kombination der in Fig. 4 und 5 gezeigten Strukturen. Die Erweiterungen 8'' der Gateelektrode sind auf beiden Seiten der Source- 4 und Drainzonen 5 und 5' vorgesehen. Deshalb hat der parasitäre Transistor Tr' zwei erweiterte Gateelektroden 8''. Ein Ersatzschaltungsdiagrammm ist als Fig. 3D gezeigt. Zwei Unterbrechungstransistoren Tr2 und Tr3 sind seriell gebildet und sperren den Kriechstrom perfekter ab.
Von den drei Typen der vorliegenden Erfindung ist der Typ wie in Fig. 6 gezeigt beim Unterdrücken des Kriechstromes effektiver als die anderen.
Für den Fachmann wird es klar sein, daß die Ausführungsformen, wie sie hierin bezüglich eines p-Kanal-MISFET offenbart sind, leicht für einen n-Kanal-MISFET abgewandelt werden können, indem der Leitfähigkeitstyp und die Polarität der angelegten Spannung umgekehrt werden.
Der Kanalstopper, der bezüglich der Ausführungsformen beschrieben wurde, ist nicht auf die in den Figuren dargestellte Form begrenzt.
Es ist möglich, einen Kanalstopper zu bilden, der die aktive MISFET-Zone 3 umgibt, oder den Kanalstopper direkt unter dem Feldoxidfilm zu bilden.
Die Form der Source- und Drainzonen und das Muster von jeder Elektrode und Verdrahtung können auch abgewandelt werden.
Es ist ersichtlich, daß die Erfindung einen MISFET vorsieht, der eine zusätzliche Gateelektrode (als erweiterte Gateelektrode bezeichnet) hat, die sich längs einer Grenzzone zwischen einer aktiven MISFET-Zone und einem Feldoxidfilm unter einer Drainverdrahtung erstreckt. Wenn an die Drainverdrahtung eine Spannung angelegt wird, die hoch genug ist, um in dem Substrat eine Inversionsschicht mit derselben Polarität wie jener des MISFET-Kanals zu induzieren, wird ein parasitärer Transistor Tr&sub1; parallel zu dem MISFET gebildet und erhöht den Kriechstrom. Die erweiterte Gateelektrode der vorliegenden Erfindung bildet einen Unterbrechungstransistor Tr&sub2;, der mit dem parasitären Transistor seriell verbunden ist und den Kriechstrom sperrt.

Claims

1. Eine MISFET-Halbleiteranordnung mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einem Feldoxidfilm (2), der auf dem genannten Substrat gebildet ist und eine Öffnung hat, die eine aktive Zone (2) in dem genannten Substrat definiert, welche aktive Zone (2) eine Sourcezone (4), eine Drainzone (5, 5') und eine Kanalzone (6, 6') umfaßt, die zwischen den genannten Source- und Drainzonen angeordnet ist, welche Source- und Drainzonen einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp haben, welche MISFET-Halbleiteranordnung ferner einen Gateisolierfilm (7, 7') umfaßt, der auf der genannten Kanalzone (6, 6') gebildet ist, eine Gateelektrode (8, 8'), die auf dem genannten Gateisolierfilm (7, 7') gebildet ist, eine Isolierschicht (9), die die gesamte Oberfläche des Substrats bedeckt, eine Drainelektrode (11), die auf der genannten Isolierschicht (9) gebildet und mit der genannten Drainzone durch Kontaktlöcher (12) verbunden ist, die in der genannten Isolierschicht (9) gebildet sind, und eine Drainverdrahtung (11'), die auf der genannten Isolierschicht (9) gebildet und mit der genannten Drainelektrode (11) verbunden ist, welche Drainverdrahtung (11') sich von der Drainzone (5, 5') zu der genannten Sourcezone (4) längs der Grenze zwischen der genannten aktiven Zone (2) und der genannten Feldoxidzone (2) erstreckt;

dadurch gekennzeichnet, daß: die genannte Gateelektrode (8, 8') eine Erweiterung (8'') hat, die wenigstens teilweise auf einem anderen Teil (7'') des Gateisolierfilms innerhalb der genannten aktiven Zone (2) und längs der genannten Grenze unter der genannten Drainverdrahtung (11') gebildet ist.

2. Eine MISFET-Halbleiteranordnung nach Anspruch 1, bei der sich die genannte Erweiterung (8'') der Gateelektrode (8, 8') über die genannte Sourcezone (4) erstreckt.

3. Eine MISFET-Halbleiteranordnung nach Anspruch 1, beider sich die genannte Erweiterung (8'') der Gateelektrode (8, 8') über die genannte Drainzone (5, 5') erstreckt.

4. Eine MISFET-Halbleiteranordnung nach Anspruch 1, bei der sich die genannte Erweiterung (8'') der Gateelektrode (8, 8') über die genannte Drainzone (5, 5') und über die genannte Sourcezone (4) erstreckt.

5. Eine MISFET-Halbleiteranordnung nach irgendeinem vorhergehenden Anspruch, bei der die genannte Erweiterung (8'') der Gateelektrode (8, 8') vollständig innerhalb der genannten aktiven Zone ( ) gebildet ist.

6. Eine MISFET-Halbleiteranordnung nach irgendeinem vorhergehenden Anspruch, die ferner einen Kanalstopper (16) umfaßt, der unter dem genannten Feldoxidfilm (2) und längs der genannten Grenze unter der genannten Drainverdrahtung (11') gebildet ist.

7. Eine MISFET-Halbleiteranordnung nach irgendeinem der Ansprüche 1 bis 5, die ferner einen Kanalstopper (16) umfaßt, der in einer Öffnung des genannten Feldoxidfilms (2) gebildet ist, welche Öffnung längs der genannten Grenze unter der genannten Drainverdrahtung (11') gebildet ist.

8. Eine MISFET-Halbleiteranordnung nach irgendeinem vorhergehenden Anspruch, bei der der genannte Gateisolierfilm ein Siliziumdioxidfilm ist.