JPS6092667A - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
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- JPS6092667A JPS6092667A JP20147383A JP20147383A JPS6092667A JP S6092667 A JPS6092667 A JP S6092667A JP 20147383 A JP20147383 A JP 20147383A JP 20147383 A JP20147383 A JP 20147383A JP S6092667 A JPS6092667 A JP S6092667A
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- 239000002184 metal Substances 0.000 claims description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Landscapes
- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＭＩＳトランジスタに係り、特に高耐圧ＭＩＳ
）ランジスタの構造に関する〇（ｂ） 従来技術と問題
点 螢光表示管等の駆動に用いられるＭｆＳ型半導体集積回
路（ＩＣ）に於ては、その出力段に高耐圧ＭＩＳ）ラン
ジスタが用いられるが、従来の高耐圧Ｍ Ｉ Ｓ ）
５ンジスタに於ては、パターンレイアウトの関係で該高
耐圧ＭＩＳトランジスタのフィールド部に寄生するトラ
ンジスタがＯＮし、ソース−ドレイン間にリーク電流を
生じてその性能が低下するという問題があった。
）ランジスタの構造に関する〇（ｂ） 従来技術と問題
点 螢光表示管等の駆動に用いられるＭｆＳ型半導体集積回
路（ＩＣ）に於ては、その出力段に高耐圧ＭＩＳ）ラン
ジスタが用いられるが、従来の高耐圧Ｍ Ｉ Ｓ ）
５ンジスタに於ては、パターンレイアウトの関係で該高
耐圧ＭＩＳトランジスタのフィールド部に寄生するトラ
ンジスタがＯＮし、ソース−ドレイン間にリーク電流を
生じてその性能が低下するという問題があった。
第１図は従来の高耐圧ＭＩＳトランジスタに寄生するフ
ィールド・トランジスタがＯＮする状況をｐチャネル型
ＭＯＳトランジスタの例で示した模式平面図（絶縁膜は
透視して示す）（イ）及びそのＡ−Ａ矢視断面図（ロ）
で、図中ｌはｎ型シリコン’（Ｓｉ）基板、２はｎ型チ
ャネル・カット領域、３はフィールド酸化膜、４はゲー
ト酸化膜、５は多結晶シリコン（Ｓｉ ）ゲート電極、
６はｐ＋型ドレイン領域、７１Ｌ及び７ｂはｐ＋型ソー
ス領域、８はりん珪酸ガラス（ＰＳＧ）等よりなる眉間
絶縁膜、９は電極コンタクト窓、１０はアルミニウム（
Ａｊ、 ）等の金属層よシなるドレイン間ｇ、１１は上
記同様のソース配線である。
ィールド・トランジスタがＯＮする状況をｐチャネル型
ＭＯＳトランジスタの例で示した模式平面図（絶縁膜は
透視して示す）（イ）及びそのＡ−Ａ矢視断面図（ロ）
で、図中ｌはｎ型シリコン’（Ｓｉ）基板、２はｎ型チ
ャネル・カット領域、３はフィールド酸化膜、４はゲー
ト酸化膜、５は多結晶シリコン（Ｓｉ ）ゲート電極、
６はｐ＋型ドレイン領域、７１Ｌ及び７ｂはｐ＋型ソー
ス領域、８はりん珪酸ガラス（ＰＳＧ）等よりなる眉間
絶縁膜、９は電極コンタクト窓、１０はアルミニウム（
Ａｊ、 ）等の金属層よシなるドレイン間ｇ、１１は上
記同様のソース配線である。
「Ｊｌｌも前記螢光いアで管を駆動１イ、ｐ ｌｌｔ’
ｌ ｌｖ’ｌ １１ Ｒ）ランジスタに於ては、通常ソ
ース領域７ａ、７ｂには基ｊＰｉ’を位とｊｌｉｌ−の
重圧が、又ドレイン領域６には基板電位−４０［Ｖ］
Ｌｆ度の高い負電圧が印加されるが、この際従来の構造
に於て第１図（イ）に示したようにソース、ドレイン領
域７ａ＋ Ｌ ７ｂの並んだ方向（図ではソース、ドレ
イン領域７ａ。
ｌ ｌｖ’ｌ １１ Ｒ）ランジスタに於ては、通常ソ
ース領域７ａ、７ｂには基ｊＰｉ’を位とｊｌｉｌ−の
重圧が、又ドレイン領域６には基板電位−４０［Ｖ］
Ｌｆ度の高い負電圧が印加されるが、この際従来の構造
に於て第１図（イ）に示したようにソース、ドレイン領
域７ａ＋ Ｌ ７ｂの並んだ方向（図ではソース、ドレ
イン領域７ａ。
対して大きな負のは位差（−４０ＣＶ））を印加するた
めのドレイン配線ｌＯが配設された場合には、該ドレイ
ン配線１０に与えられる高に負電圧によって層間絶縁膜
８及びフィールド酸化膜３を介してｎ型基板１面に及ぼ
される電界によって該ドレイン配線１０の下部領域フィ
ールド部に反転層１２が形成され、該反転層１２’５介
して矢印１３ａ。
めのドレイン配線ｌＯが配設された場合には、該ドレイ
ン配線１０に与えられる高に負電圧によって層間絶縁膜
８及びフィールド酸化膜３を介してｎ型基板１面に及ぼ
される電界によって該ドレイン配線１０の下部領域フィ
ールド部に反転層１２が形成され、該反転層１２’５介
して矢印１３ａ。
１３ｂご示すようにソース領域７ａ、７ｂとドレイン領
域６の間にリーク電流が流れ、いわゆるフィールド・ト
ランジスタがＯＮする現象が起るわけである。
域６の間にリーク電流が流れ、いわゆるフィールド・ト
ランジスタがＯＮする現象が起るわけである。
（ｅ） 発明の目的
本発明は上記現象を除去するためになされたものであり
、その目的とするところは、パターンレイアウトの如何
に係らず正常な性能を維持し得る高耐圧ＭＩＳトランジ
スタを提供することにある。
、その目的とするところは、パターンレイアウトの如何
に係らず正常な性能を維持し得る高耐圧ＭＩＳトランジ
スタを提供することにある。
（由 発明の構成
即ち本発明はＭＩＳトランジスタに於て、ソース領域及
びドレイン領域の並ぶ方向に沿ってその近傍の絶縁膜上
に延在し、電極引出し部を介して該ドレイン領域に接続
し、且つ高電位を肩する金−ト電極の延在部が該金属配
線層との間に絶縁膜を介して配設されてなることを特徴
とする。
びドレイン領域の並ぶ方向に沿ってその近傍の絶縁膜上
に延在し、電極引出し部を介して該ドレイン領域に接続
し、且つ高電位を肩する金−ト電極の延在部が該金属配
線層との間に絶縁膜を介して配設されてなることを特徴
とする。
（ｅ） 発明の実施例
以下本発明をｐチャネル型ＭＯ８）ランジスタに於ける
実施例について、図を用いて説明する。
実施例について、図を用いて説明する。
第２図は通常の高耐圧ＭＯＳトランジスタに於ける一実
施例の絶縁膜を透視した模式平面図（イ）及びそのＡ−
Ａ矢視断面図（ロ）、Ｂ−Ｂ矢視断面図（ハ）で、第３
図は高耐圧高出力ＭＯＳトランジスタに於ける一実施例
の絶縁膜を透視した模式平面図（イ）及びそのＡ−Ａ矢
視断面図（ロ）である。
施例の絶縁膜を透視した模式平面図（イ）及びそのＡ−
Ａ矢視断面図（ロ）、Ｂ−Ｂ矢視断面図（ハ）で、第３
図は高耐圧高出力ＭＯＳトランジスタに於ける一実施例
の絶縁膜を透視した模式平面図（イ）及びそのＡ−Ａ矢
視断面図（ロ）である。
本発明のｐチャネル型窩耐圧ＭＯ８）ランジスタは例え
ば第２図（イ）に示すようにｎ型Ｓｌ基板面２１面が下
部にｎ型チャネル・カット領域２２を有するフィールド
酸化膜２３によって画定表出されてなる素子形成領域２
４に、ゲート酸化膜２５を下部に有する多結晶Ｓ１ゲー
ト電極２６ａ、 ２６ｂに整合してｐ＋型ソース領域２
７ａ、２７ｂ及びｒ型ドレイン領域２８が形成された後
、該基板上にＰＳＧ等よｐなる層間絶縁膜２９が形成さ
れ、該眉間絶縁膜２９にソース領域２７ａ、２７ｂ面を
表出する電極コンタク・ト窓３０ａ、３０ｂ及びドレイ
ン領域２８面を表出する電極コンタクト窓３１及び図示
しない領域てゲート電極面を表出する電極コンタクト窓
（図示せず）が形成され、該層間絶縁膜２９上に、所定
の電極コンタクト窓の上部に達する電極引出し部を有し
、ソース、ドレイン領域の並ぶ方向に沿って一部がソー
ス、ドレイン領域とにかぶさる様な位置に対向して延在
配設されたＡｔ等よりなるイｌｔ状のソース配線３２及
びドレイン配線３３を有してなっている。そして、本発
明の構造に於ては図に示すようにゲート電極２６ａ及び
２６ｂの端部が前述したように高電圧が印加されるドレ
イン配線３３の下部に層間絶縁膜２９をへだてて、該ド
レイン配線３３を横切るように延在せしめられている。
ば第２図（イ）に示すようにｎ型Ｓｌ基板面２１面が下
部にｎ型チャネル・カット領域２２を有するフィールド
酸化膜２３によって画定表出されてなる素子形成領域２
４に、ゲート酸化膜２５を下部に有する多結晶Ｓ１ゲー
ト電極２６ａ、 ２６ｂに整合してｐ＋型ソース領域２
７ａ、２７ｂ及びｒ型ドレイン領域２８が形成された後
、該基板上にＰＳＧ等よｐなる層間絶縁膜２９が形成さ
れ、該眉間絶縁膜２９にソース領域２７ａ、２７ｂ面を
表出する電極コンタク・ト窓３０ａ、３０ｂ及びドレイ
ン領域２８面を表出する電極コンタクト窓３１及び図示
しない領域てゲート電極面を表出する電極コンタクト窓
（図示せず）が形成され、該層間絶縁膜２９上に、所定
の電極コンタクト窓の上部に達する電極引出し部を有し
、ソース、ドレイン領域の並ぶ方向に沿って一部がソー
ス、ドレイン領域とにかぶさる様な位置に対向して延在
配設されたＡｔ等よりなるイｌｔ状のソース配線３２及
びドレイン配線３３を有してなっている。そして、本発
明の構造に於ては図に示すようにゲート電極２６ａ及び
２６ｂの端部が前述したように高電圧が印加されるドレ
イン配線３３の下部に層間絶縁膜２９をへだてて、該ド
レイン配線３３を横切るように延在せしめられている。
（図中、ｅｘｔはゲート電極の延在部）
このようにすることにより、該ゲート電極延在部（ｅｘ
ｔ ）はゲート電極２６ａ、２６ｂの低い電位に固定さ
れるので、該ゲート′＃ＩＬ極２６ａ、２６ｂの延在部
（ｅｘｔ）の下部に位置するｈ型基板２１面には反転層
が形成されない。従ってドレイン配線３３の下部の基板
面即ちチャネル・カット領域２２面に形成される的記反
転層３４は該ゲート電極２６ａ ＋ ２６ ｂの延在部
（ｅｘｔ）の下部Ｇｕに於て切断されるので、ソース領
域２７ａ、２７ｂとドレイン領域２８との間のリーク電
流は防止される。
ｔ ）はゲート電極２６ａ、２６ｂの低い電位に固定さ
れるので、該ゲート′＃ＩＬ極２６ａ、２６ｂの延在部
（ｅｘｔ）の下部に位置するｈ型基板２１面には反転層
が形成されない。従ってドレイン配線３３の下部の基板
面即ちチャネル・カット領域２２面に形成される的記反
転層３４は該ゲート電極２６ａ ＋ ２６ ｂの延在部
（ｅｘｔ）の下部Ｇｕに於て切断されるので、ソース領
域２７ａ、２７ｂとドレイン領域２８との間のリーク電
流は防止される。
第３図（イ）及び（ロ）はｐチャネル型高耐圧高出力ト
ランジスタの一実施例を示したもので、図中２１はｎ型
Ｓｔ基板、２２はｎ型チャネル・カット領域、２３はフ
ィールド酸化膜、２６＋ ｇ６ａ＋ ２６ｂ＋２６ｃ、
２６ｄは一連の多結晶ｓｉゲグー電極、２７Ａ＋ ２７
ｂｒ ２７ ｃはｐ＋型ソース領域、２８ ａ、２８
ｂはｐ＋型ドレイン領域、２９は層間絶縁膜、３０ａ。
ランジスタの一実施例を示したもので、図中２１はｎ型
Ｓｔ基板、２２はｎ型チャネル・カット領域、２３はフ
ィールド酸化膜、２６＋ ｇ６ａ＋ ２６ｂ＋２６ｃ、
２６ｄは一連の多結晶ｓｉゲグー電極、２７Ａ＋ ２７
ｂｒ ２７ ｃはｐ＋型ソース領域、２８ ａ、２８
ｂはｐ＋型ドレイン領域、２９は層間絶縁膜、３０ａ。
３０ｂ、３０ｅはソース領域に対する電極コンタクト窓
、３１ａ、３１ｂはドレイン領域に対する電極コンタク
ト窓、３２はソース配線、３３ｆ！負の高電圧が印加さ
れるドレイン配線を示す。そして該構造に於ては、ゲー
ト電極２６ ａ、 ２６ ｂｒ ２６ ｅ、 ｂ６ｄの
ドレイン配線３３下部への延在部（ｅｘｔ）の先端部が
該ドレイン配線３３のＦ部に於て該ゲート電極と同層の
帯状多結晶Ｓｉ層２６ｅによって相互に接続されてお夛
、これによって該電極２６ａ、２６ｂ、２６ｃ、２６ｄ
の延在部（ｅｘｔ）及び帯状多結晶Ｓｉ層２６ｅの下部
をゲート電極と同じ低電位に固定することによって、ド
レイン配線３３の下部に形成されソース領域２７ａ、
２７ｂ＋ ２７ｃとドレイン領域２８ａ、２８ｂ＆を接
続する反転層を前記実施例同様に切断している。従って
ソース領域２７ ａ ｔ ２７ ｂ ＋ ２７ ｃとド
レイン領域２８ａ、２８ｂとの間のリーク電流は防止さ
れる。
、３１ａ、３１ｂはドレイン領域に対する電極コンタク
ト窓、３２はソース配線、３３ｆ！負の高電圧が印加さ
れるドレイン配線を示す。そして該構造に於ては、ゲー
ト電極２６ ａ、 ２６ ｂｒ ２６ ｅ、 ｂ６ｄの
ドレイン配線３３下部への延在部（ｅｘｔ）の先端部が
該ドレイン配線３３のＦ部に於て該ゲート電極と同層の
帯状多結晶Ｓｉ層２６ｅによって相互に接続されてお夛
、これによって該電極２６ａ、２６ｂ、２６ｃ、２６ｄ
の延在部（ｅｘｔ）及び帯状多結晶Ｓｉ層２６ｅの下部
をゲート電極と同じ低電位に固定することによって、ド
レイン配線３３の下部に形成されソース領域２７ａ、
２７ｂ＋ ２７ｃとドレイン領域２８ａ、２８ｂ＆を接
続する反転層を前記実施例同様に切断している。従って
ソース領域２７ ａ ｔ ２７ ｂ ＋ ２７ ｃとド
レイン領域２８ａ、２８ｂとの間のリーク電流は防止さ
れる。
（ｆ） 発明の詳細
な説明したように本発明によれば、高耐圧ＭＩｓ）ラン
ジスタに於けるノース−ドレイン間のリーク電流を、製
造工程を変更せずゲート電極の先端部形状を変えるのみ
により容易に防止することができる。
ジスタに於けるノース−ドレイン間のリーク電流を、製
造工程を変更せずゲート電極の先端部形状を変えるのみ
により容易に防止することができる。
従って本発明は高耐圧の出力トランジスタが配設される
ＭＩＳ ＩＣの信頼性を向上せしめるうえに極めて有効
である。
ＭＩＳ ＩＣの信頼性を向上せしめるうえに極めて有効
である。
なお本発明は前記実施例と逆導心型のＭ Ｉ Ｓ ）ラ
ンジスタにも適用される。又ゲート電極は多結晶シリコ
ンに限らない。
ンジスタにも適用される。又ゲート電極は多結晶シリコ
ンに限らない。
第１図は従来の高耐圧ＭＯ８）ランジスタの模式平面図
（イ）及びＡ−Ａ矢視断面図（ロ）、ＷＪ２図は本発明
の高耐圧ＭＯ８）ランジスタの一実施例に於ける模式平
面図（イ）、Ａ−Ａ矢視断面図（ロ）及びＢＢ矢視断面
図（ハ）で、第３図は他の一実施例に於ける模式平面図
（イ）及びＡ−Ａ矢視断面図（ロ）である。 図に於て、２１はｎ型シリコン基板、２２はｎ型チャネ
ル・カット領域、２３はフィールド酸化膜、２４は素子
形成領域、２５はゲート酸化膜、２６、２６ａ、 ２６
ｂ、 ２６ｃ、 ２６ｄは多結晶シリコンゲート電極、
２６ｅは帯状多結晶シリコン層、２７ ａｙ２７ｂ、２
７ｃはｐ＋型ソース領域、２８ａ、２８ｂはｐ＋型ドレ
イン領域、２９は層間絶縁膜、３０ａ。 ３０ｂ’、３０ｃ、３１ａ、３１ｂ、３１ｃは電極コン
タクト窓、３２はソース配線、３３はドレイン配線、３
４は反転層、ｅｘｔはゲート電極の延在部を示す。 第 １ 図 ％２図
（イ）及びＡ−Ａ矢視断面図（ロ）、ＷＪ２図は本発明
の高耐圧ＭＯ８）ランジスタの一実施例に於ける模式平
面図（イ）、Ａ−Ａ矢視断面図（ロ）及びＢＢ矢視断面
図（ハ）で、第３図は他の一実施例に於ける模式平面図
（イ）及びＡ−Ａ矢視断面図（ロ）である。 図に於て、２１はｎ型シリコン基板、２２はｎ型チャネ
ル・カット領域、２３はフィールド酸化膜、２４は素子
形成領域、２５はゲート酸化膜、２６、２６ａ、 ２６
ｂ、 ２６ｃ、 ２６ｄは多結晶シリコンゲート電極、
２６ｅは帯状多結晶シリコン層、２７ ａｙ２７ｂ、２
７ｃはｐ＋型ソース領域、２８ａ、２８ｂはｐ＋型ドレ
イン領域、２９は層間絶縁膜、３０ａ。 ３０ｂ’、３０ｃ、３１ａ、３１ｂ、３１ｃは電極コン
タクト窓、３２はソース配線、３３はドレイン配線、３
４は反転層、ｅｘｔはゲート電極の延在部を示す。 第 １ 図 ％２図
Claims (1)
- ソース領域及びドレイン領域の並ぶ方向に沿ってその近
傍の絶縁膜上に延在し、電極引出し部を介して該ドレイ
ン領域に接続し、且つ高電位を有する金属配線層の下部
に、該金属配線層の下部領域に於て該ソース領域とドレ
イン領域の間を隔離するゲート電極の延在部が該金属配
線層との間に絶縁膜を介して配設されてなることを特徴
とするＭＩＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20147383A JPS6092667A (ja) | 1983-10-27 | 1983-10-27 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20147383A JPS6092667A (ja) | 1983-10-27 | 1983-10-27 | Ｍｉｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6092667A true JPS6092667A (ja) | 1985-05-24 |
Family
ID=16441660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20147383A Pending JPS6092667A (ja) | 1983-10-27 | 1983-10-27 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092667A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0204336A2 (en) * | 1985-06-07 | 1986-12-10 | Fujitsu Limited | MIS FET Semiconductor device with reduced leakage current |
| JPS6221558U (ja) * | 1985-07-22 | 1987-02-09 | ||
| JPS62188275A (ja) * | 1986-02-13 | 1987-08-17 | Nec Corp | 電界効果トランジスタ |
| US4821084A (en) * | 1986-02-10 | 1989-04-11 | Kabushiki Kaisha Toshiba | Insulated gate type field effect transistor |
| US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1983
- 1983-10-27 JP JP20147383A patent/JPS6092667A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0204336A2 (en) * | 1985-06-07 | 1986-12-10 | Fujitsu Limited | MIS FET Semiconductor device with reduced leakage current |
| JPS61281554A (ja) * | 1985-06-07 | 1986-12-11 | Fujitsu Ltd | Ｍｉｓ型半導体装置 |
| US4785343A (en) * | 1985-06-07 | 1988-11-15 | Fujitsu Limited | MIS FET semiconductor device with improved leakage current |
| JPS6221558U (ja) * | 1985-07-22 | 1987-02-09 | ||
| JPH0513016Y2 (ja) * | 1985-07-22 | 1993-04-06 | ||
| US4821084A (en) * | 1986-02-10 | 1989-04-11 | Kabushiki Kaisha Toshiba | Insulated gate type field effect transistor |
| JPS62188275A (ja) * | 1986-02-13 | 1987-08-17 | Nec Corp | 電界効果トランジスタ |
| US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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