JP2020047660A - 半導体素子及び半導体装置 - Google Patents

半導体素子及び半導体装置 Download PDF

Info

Publication number
JP2020047660A
JP2020047660A JP2018173085A JP2018173085A JP2020047660A JP 2020047660 A JP2020047660 A JP 2020047660A JP 2018173085 A JP2018173085 A JP 2018173085A JP 2018173085 A JP2018173085 A JP 2018173085A JP 2020047660 A JP2020047660 A JP 2020047660A
Authority
JP
Japan
Prior art keywords
region
semiconductor
electrode pad
semiconductor device
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018173085A
Other languages
English (en)
Other versions
JP7293592B2 (ja
Inventor
武義 西村
Takeyoshi Nishimura
武義 西村
勇 菅井
Isamu Sugai
勇 菅井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2018173085A priority Critical patent/JP7293592B2/ja
Priority to US16/521,060 priority patent/US10910361B2/en
Publication of JP2020047660A publication Critical patent/JP2020047660A/ja
Priority to JP2023060408A priority patent/JP2023073524A/ja
Application granted granted Critical
Publication of JP7293592B2 publication Critical patent/JP7293592B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】温度上昇による誤動作や故障の可能性を低減することができる半導体素子及び半導体装置を提供する。【解決手段】半導体素子５０は、半導体基板ＳＢに設けられる第１ＭＯＳトランジスタＴｒ１、第２ＭＯＳトランジスタＴｒ２及び温度検出素子ＴＤを備える。第１ＭＯＳトランジスタＴｒ１は、ｎ型のソース領域８と、ソース領域８から離して配置されるｎ型の第１半導体領域２１と、ソース領域８と第１半導体領域２１との間に配置されるｐ型のウェル領域３１と、を有する。第２ＭＯＳトランジスタＴｒ２は、ｎ型のソース領域８と、ソース領域８から離して配置されるｎ型の第２半導体領域２２と、ソース領域８と第２半導体領域２２との間に配置されるｐ型のウェル領域３１と、を有する。第１半導体領域２１と第２半導体領域２２とが接続される。【選択図】図３

Description

本発明は、半導体素子及び半導体装置に関する。
自動車電装用の駆動回路では、電子制御ユニット（ＥＣＵ）等の破壊を防止するため、上流側に半導体スイッチが配置されている。駆動回路等に異常が発生すると、半導体スイッチで回路を遮断し、ＥＣＵを保護する。また、自動車等に使用される電気回路において、バッテリを誤って逆向きに接続することもあるため、ＥＣＵ等の破壊を防止する技術が求められている。
従来、電気回路等の破壊防止のために、単体のｎ型ＭＯＳ（（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等を双方向に配置して半導体スイッチを構成した集積回路が用いられる。バッテリを逆向きに接続した場合の破壊を防ぐため、従来の集積回路では、例えば、第１ＭＯＳトランジスタのソース電極と、第２ＭＯＳトランジスタのソース電極とが接続される。また、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタにはそれぞれ、導通方向が逆方向になるようにボディダイオード（寄生ダイオード）が接続される。このような集積回路を半導体スイッチとして用いる場合、通常使用時には第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを導通状態にして通電する。この場合、第１ＭＯＳトランジスタは通常方向の接続であるが、第２ＭＯＳトランジスタは逆方向の接続となる。第２ＭＯＳトランジスタでは、ゲート電圧を高くすることで導通状態にすることができる。また、第２ＭＯＳトランジスタのボディダイオードは順方向の接続となるので、ボディダイオードを通しても電流が流れる。
半導体スイッチ等を構成する集積回路は、負荷等の異状により大電流が流れた場合、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを遮断状態にして負荷等の破壊を防止する。また、バッテリ逆接時では、第１ＭＯＳトランジスタのボディダイオードが順方向接続となり、電流が逆流する可能性がある。そのため、第２ＭＯＳトランジスタを遮断状態とすることで、集積回路を通して電源に接続された電気回路及び配線等の破壊を防止する。
なお、特許文献１の図１、図５及び段落００１８には、第１のＭＯＳＦＥＴ（ＭＯＳ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）素子領域と第２のＭＯＳＦＥＴ素子領域が１つの基板（半導体チップ）に形成されていることが記載されている。また、特許文献１の段落０００６、００２２、００２３には、基板端部の全周にフローティング状態のシールドメタル層が設けられ、シールドメタル層は第１のＭＯＳＦＥＴ素子領域と第２のＭＯＳＦＥＴ素子領域の境界に配置されて共有されていることが記載されている。さらに、特許文献１の段落０００６、００２４には、第１のＭＯＳＦＥＴ素子領域と第２のＭＯＳＦＥＴ素子領域の境界のシールドメタル層の下方のｎ−型半導体基板には、金属層またはｎ型不純物領域が形成されていることが記載されている。また、特許文献１の図３には、第１ＭＯＳＦＥＴのドレインと第２ＭＯＳＦＥＴのドレインとが接続された回路図が記載されている。
特許文献２の図２２、図３０、段落００１５、０１０５には、半導体チップに２つのＭＯＳＦＥＴ領域を備え、２つのＭＯＳＦＥＴ領域の境界にはｎ＋型チャネルストッパ領域またはトレンチによる分離領域を備えていることが記載されている。また、特許文献２の段落０１０５には、ＭＯＳＦＥＴ領域と耐圧構造部との境界に、２つのＭＯＳＦＥＴ領域の境界と同様なトレンチによる分離領域を備えていることが記載されている。特許文献２の図２３には、２つのＭＯＳＦＥＴのドレイン端子が互いに接続された回路図が記載されている。
特開２００９−８８００６号公報 特開２０１６−２１５３９号公報
ＭＯＳＦＥＴに電流が流れると、抵抗と電流の二乗との積に比例して熱が発生する。この熱によってＭＯＳＦＥＴの温度が上昇すると、ＭＯＳＦＥＴのしきい値などの特性が変動し、ＭＯＳＦＥＴを含む半導体スイッチが誤動作する可能性がある。また、温度上昇により、半導体スイッチが故障する可能性もある。
本発明は上記課題に着目してなされたものであって、温度上昇による誤動作や故障の可能性を低減することができる半導体素子及び半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体素子は、互いに隣接する第１領域及び第２領域を有する半導体基板と、第１領域に設けられる第１トランジスタと、第２領域に設けられる第２トランジスタと、半導体基板に設けられる温度検出素子と、を備える。第１トランジスタは、第１導電型の第１ソース領域と、第１ソース領域から離して配置される第１導電型の第１半導体領域と、第１ソース領域と第１半導体領域との間に配置される第２導電型の第１ウェル領域と、を有する。第２トランジスタは、第１導電型の第２ソース領域と、第２ソース領域から離して配置される第１導電型の第２半導体領域と、第２ソース領域と第２半導体領域との間に配置される第２導電型の第２ウェル領域と、を有する。第１半導体領域と第２半導体領域とが接続される。
本発明の別の態様に係る半導体素子は、互いに隣接する第１領域及び第２領域を有する半導体基板と、第１領域に設けられる第１トランジスタと、第２領域に設けられる第２トランジスタと、半導体基板に設けられる温度検出素子と、を備える。第１トランジスタのドレインと第２トランジスタのドレインとが接続される。
本発明の一態様に係る半導体装置は、上記の半導体素子と、半導体素子に接続される制御素子と、を備える。制御素子は、第１トランジスタ及び第２トランジスタのオン、オフを切り替える。
本発明によれば、温度上昇による誤動作や故障の可能性を低減することができる半導体素子及び半導体装置を提供することができる。
図１は、本発明の実施形態に係る半導体装置の構成例を示す回路図である。 図２は、本発明の実施形態に係る半導体装置の構成例を示す平面図である。 図３は、図２に示す平面図をＩＩＩ−ＩＩＩ’線で切断した断面図である。 図４は、図２に示す平面図をＩＶ−ＩＶ’線で切断した断面図である。 図５は、図２に示す平面図をＶ−Ｖ’線で切断した断面図である。 図６は、本発明の実施形態に係る半導体素子の活性領域であって、外周部近傍の構成例を示す平面図である。 図７は、図６をＶＩＩ−ＶＩＩ’線で切断した断面図である。 図８は、図７をＶＩＩＩ−ＶＩＩＩ’線で切断した断面図である。 図９は、本発明の実施形態に係る半導体素子のコーナ部の構成例を示す平面図である。 図１０は、図９をＸ−Ｘ’線で切断した断面図である。 図１１は、本発明の実施形態に係る半導体装置の構成例を示す平面図である。 図１２は、図１１に示す平面図をＩＩＩ１−ＩＩＩ１’線で切断した断面図である。 図１３は、図１１に示す平面図をＩＶ１−ＩＶ１’線で切断した断面図である。 図１４は、図１１に示す平面図をＶ１−Ｖ１’線で切断した断面図である。 図１５は、本発明の実施形態に係る半導体素子の活性領域であって、外周部近傍の構成例を示す平面図である。 図１６は、本発明の実施形態に係る温度検出素子の構成例を示す平面図である。 図１７は、本発明の実施形態に係る温度検出素子の構成例を示す断面図である。 図１８は、本発明の実施形態に係る電流検出用電極パッドＣｓとその近傍の構成例を示す平面図である。 図１９は、本発明の実施形態に係る電流検出用電極パッドＣｓとその近傍の構成例を示す断面図である。 図２０は、本発明の実施形態に係る半導体装置の構成例を示す平面図である。 図２１は、本発明の実施形態に係る半導体素子と制御素子とを拡大して示す平面図である。 図２２は、本発明の実施形態に係るリードフレームを示す平面図である。 図２３は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。 図２４は、本発明の実施形態の変形例１に係る半導体素子の構成を示す平面図である。 図２５は、本発明の実施形態の変形例２に係る半導体素子の構成を示す平面図である。 図２６は、本発明の実施形態の変形例３に係る半導体素子の構成を示す平面図である。 図２７は、本発明の実施形態の変形例４に係る半導体素子の構成を示す平面図である。 図２８は、本発明の実施形態の変形例５に係る半導体素子の構成を示す平面図である。 図２９は、本発明の実施形態の変形例６に係る半導体装置の構成を示す平面図である。
以下に本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下の説明では、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。「上」及び「下」は、領域、層、膜及び基板等における相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、紙面を１８０度回転すれば「上」が「下」に、「下」が「上」になることは勿論である。
また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｘ軸方向及びＹ軸方向は、後述する支持基板１の一方の面１ａに平行な方向である。Ｚ軸方向は、後述する半導体素子５０の厚さ方向である。Ｚ軸方向は、Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。また、以下の説明において、「平面視」とは、支持基板１の一方の面１ａの法線方向（すなわち、Ｚ軸方向）から見ることを意味する。
また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｐやｎに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
（半導体装置の回路構成）
図１は、本発明の実施形態に係る半導体装置の構成例を示す回路図である。本発明の実施形態に係る半導体装置１００は、例えば、電源部ＢＴの逆接続が原因で負荷ＬＣＴが破壊されることを防ぐために、電源部ＢＴと負荷ＬＣＴとの間に接続される保護装置である。逆接続とは、正極と負極とを通常とは逆に接続することである。負荷ＬＣＴの種類は限定されないが、一例を挙げると、自動車に取り付けられる電子制御ユニット（ＥＣＵ：Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）である。図１は、電源部ＢＴの正極及び負極を負荷ＬＣＴに正しく接続した（すなわち、通常接続した）例を示している。
図１に示すように、半導体装置１００は、半導体スイッチとして用いられる半導体素子５０と、半導体素子５０のスイッチ動作を制御する制御素子１５０とを備える。半導体素子５０は、第１ＭＯＳトランジスタＴｒ１と、第２ＭＯＳトランジスタＴｒ２と、第３ＭＯＳトランジスタＴｒ３と、温度検出素子ＴＤと、を備える。また、半導体素子５０は、ドレイン電極パッドＤＥＰ、ソース電極パッドＳＥＰ、第１ゲート電極パッドＧ１、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ、電位検出用電極パッドＳｓと、を備える。
第１ＭＯＳトランジスタＴｒ１、第２ＭＯＳトランジスタＴｒ２は、大電力を取り扱うように設計された、ｎチャネル型のパワーＭＯＳＦＥＴである。第１ＭＯＳトランジスタＴｒ１は、第１ボディダイオードＢＤ１を有する。第２ＭＯＳトランジスタＴｒ２は、第２ボディダイオードＢＤ２を有する。第１ボディダイオードＢＤ１は、後述のウェル領域３１（図３参照）と第１半導体領域２１（図３参照）との間に形成される寄生ダイオードである。第１ボディダイオードＢＤ１の順方向は、第１ＭＯＳトランジスタＴｒ１のソースからドレインへ向かう方向である。第２ボディダイオードＢＤ２は、ウェル領域３１と第２半導体領域２２（図３参照）との間に形成される寄生ダイオードである。第２ボディダイオードＢＤ２の順方向は、第２ＭＯＳトランジスタＴｒ２のソースからドレインへ向かう方向である。
ｎチャネル型のＭＯＳＦＥＴは、通常、ドレインが高電位側に接続され、ソースが低位電位側に接続される。しかしながら、図１に示すように、第１ＭＯＳトランジスタＴｒ１は、電源部ＢＴ及び第２ＭＯＳトランジスタＴｒ２に対して逆方向に接続されている。例えば、第１ＭＯＳトランジスタＴｒ１のソースは電源部ＢＴの正極に接続され、第１ＭＯＳトランジスタＴｒ１のドレインは第２ＭＯＳトランジスタＴｒ２のドレインに接続されている。第２ＭＯＳトランジスタＴｒ２のソースは、負荷ＬＣＴの電源入力用端子に接続されている。
これにより、電源部ＢＴから負荷ＬＣＴへの電流経路において、第１ＭＯＳトランジスタＴｒ１の第１ボディダイオードＢＤ１と、第２ＭＯＳトランジスタＴｒ２の第２ボディダイオードＢＤ２は、導通方向が互いに逆となっている。電源部ＢＴに対して、第１ボディダイオードＢＤ１は順方向の接続となり、第２ボディダイオードＢＤ２は逆方向の接続となっている。
第１ＭＯＳトランジスタＴｒ１のゲートは、第１ゲート電極パッドＧ１を介して制御素子１５０に接続されている。第２ＭＯＳトランジスタＴｒ２のゲートは、第２ゲート電極パッドＧ２を介して制御素子１５０に接続されている。第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２のオン、オフ（すなわち、ドレイン−ソース間の導通状態）は、制御素子１５０によって制御される。
また、第２ＭＯＳトランジスタＴｒ２のソースは、電位検出用電極パッドＳｓを介して制御素子１５０に接続されている。これにより、制御素子１５０は、第２ＭＯＳトランジスタＴｒ２のソースの電位を検出することができる。
なお、電位検出用電極パッドＳｓは、ソース電極ＳＥと分離せずに一体となっていてもよく、ソース電極ＳＥと制御素子１５０とが直接接続されてもよい。
第３ＭＯＳトランジスタは、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２と比較して小電力を取り扱うように設計された、ｎチャネル型のＭＯＳＦＥＴである。第３ＭＯＳトランジスタＴｒ３のドレインは、第２ＭＯＳトランジスタＴｒ２のドレインに接続されている。第３ＭＯＳトランジスタＴｒ３のソースは、電流検出用電極パッドＣｓを介して制御素子１５０に接続されている。第３ＭＯＳトランジスタＴｒ３のゲートは、第２ゲート電極パッドＧ２を介して制御素子１５０に接続されている。これにより、第３ＭＯＳトランジスタのオン、オフは、制御素子１５０によって制御される。第３ＭＯＳトランジスタＴｒ３がオンのとき、電源部ＢＴから負荷ＬＣＴに向けて流れる電流Ｉのごく一部（例えば、電流Ｉの１００００分の１程度）が、第３ＭＯＳトランジスタＴｒ３と電流検出用電極パッドＣｓとを介して制御素子１５０に供給される。第３ＭＯＳトランジスタＴｒ３は第３ボディダイオードＢＤ３を備える。
制御素子１５０は、電流検出用電極パッドＣｓから供給される電流値に基づいて、電源部ＢＴから負荷ＬＣＴに向けて流れる電流Ｉの値を算出することができる。例えば、電流検出用電極パッドＣｓを介して供給される電流が、電源部ＢＴから負荷ＬＣＴに向けて流れる電流Ｉの１／１００００に設計されている場合を想定する。この場合、制御素子１５０は、検出した電流値を１００００倍することで、電流Ｉの値を算出することができる。
温度検出素子ＴＤは、第１ＭＯＳトランジスタＴｒ１から第２ＭＯＳトランジスタＴｒ２との間の電流経路と平面視で重なる位置に配置されている。温度検出素子ＴＤは、例えば、複数のｐｎ接合ダイオードを有する（図１６参照）。複数のｐｎ接合ダイオードが直列に接続されて、温度検出素子ＴＤが構成されている。温度検出素子ＴＤのアノード側の端部は、アノード電極パッドＡを介して制御素子１５０に接続されている。温度検出素子ＴＤのカソード側の端部は、カソード電極パッドＫを介して制御素子１５０に接続されている。これにより、制御素子１５０は、アノード電極パッドＡ及びカソード電極パッドＫを介して、温度検出素子ＴＤの電流−電圧特性を検出することができる。また、温度検出素子ＴＤの順方向における電流−電圧特性は、温度と相関がある。温度検出素子ＴＤは、温度が高いほど、順方向に流れる電流に対して電圧が低くなる特性を有する。このため、制御素子１５０は、温度検出素子ＴＤの電流−電圧特性を検出することによって、温度検出素子ＴＤとその近傍の温度を検出することができる。
（半導体装置の回路動作）
電源部ＢＴが負荷ＬＣＴに通常接続されると、第１ＭＯＳトランジスタＴｒ１は逆方向接続で、第１ボディダイオードＢＤ１は順方向接続となる。また、第２ＭＯＳトランジスタＴｒ２は順方向接続で、第２ボディダイオードＢＤ２は逆方向接続となる。制御素子１５０から第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２をオンにする電圧信号がゲートにそれぞれ送信されると、図１の２点鎖線で示すように、電流Ｉは、電源部ＢＴから第１ＭＯＳトランジスタＴｒ１、第１ボディダイオードＢＤ１及び第２ＭＯＳトランジスタＴｒ２を通って負荷ＬＣＴに流れる。電源部ＢＴに対して第１ＭＯＳトランジスタＴｒ１は逆方向接続であるが、しきい値電圧と比べて十分に高い電圧信号がゲートに加えられることで、第１ＭＯＳトランジスタＴｒ１は導通状態となる。
一方、電源部ＢＴの正極及び負極が負荷ＬＣＴに誤って接続される（すなわち、逆接続される）と、第２ＭＯＳトランジスタＴｒ２は逆方向接続で、第２ボディダイオードＢＤ２は順方向接続となる。また、第１ＭＯＳトランジスタＴｒ１は順方向接続で、第１ボディダイオードＢＤ１は逆方向接続となる。この場合、制御素子１５０から第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２をオフにする電圧信号がゲートに送信される。これにより、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２はオフになるため、第２ボディダイオードＢＤ２が導通状態であっても、半導体素子５０は電流を遮断することができる。
電源部ＢＴが負荷ＬＣＴに逆接続されているか否かは、制御素子１５０が検出することができる。例えば、電源部ＢＴが負荷ＬＣＴに逆接続されると、第２ＭＯＳトランジスタＴｒ２のソース電位は通常接続時よりも高くなり、電源部ＢＴの正極とほぼ同じ電位となる。第２ＭＯＳトランジスタＴｒ２のソース電位は、電位検出用電極パッドＳｓを介して制御素子１５０に入力される。このため、制御素子１５０は、電位検出用電極パッドＳｓを介して第２ＭＯＳトランジスタＴｒ２のソース電位を検出し、検出した値を予め設定した値と比較することで、電源部ＢＴが負荷ＬＣＴに逆接続されているか否かを判断することができる。
また、制御素子１５０は、半導体素子５０の逆接続時だけでなく、通常接続時においても、半導体素子５０の異常を検出すると、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２をオフにする電圧信号をゲート送信する。例えば、負荷ＬＣＴに異常が発生して半導体装置１００を流れる電流Ｉが規定値を超えたり、温度検出素子ＴＤによって検出される温度が規定値を超えたりすると、制御素子１５０は、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２をオフにする電圧信号をゲートに送信する。これにより、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２はオフになるため、第１ボディダイオードＢＤ１が導通状態であっても、半導体素子５０は電流を遮断することができる。このように、制御素子１５０は、半導体スイッチとして用いられる半導体素子５０に異常が生じた場合、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２をオフにして、半導体素子５０が誤動作することを防止する。
（半導体素子の構造）
図２は、本発明の実施形態に係る半導体装置の構成例を示す平面図である。図２では、第１ゲート配線Ｇ１Ｌ、第２ゲート配線Ｇ２Ｌをそれぞれ線で示している。図３は、図２に示す平面図をＩＩＩ−ＩＩＩ’線で切断した断面図である。図３は、温度検出素子ＴＤに電気的に接続するアノード配線ＡＬ及びカソード配線ＫＬを含む部位の断面を示している。図４は、図２に示す平面図をＩＶ−ＩＶ’線で切断した断面図である。図４は、温度検出素子ＴＤを含まない部位の断面を示している。図５は、図２に示す平面図をＶ−Ｖ’線で切断した断面図である。図５は、第２領域ＡＲ２の外周部であって、Ｙ軸方向に平行な直線領域の断面を示している。なお、図２から図５には、図２３に示す保護膜６０は図示していない。
図２から図４に示すように、実施形態に係る半導体素子５０は、半導体基板ＳＢと、半導体基板ＳＢに設けられた第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２、を備える。例えば、半導体基板ＳＢは、支持基板１と、支持基板１の一方の面（以下、表面）１ａ上に形成された半導体層２とを有する。支持基板１は、シリコン（Ｓｉ）で形成された単結晶のＳｉ基板である。半導体層２は、支持基板１の一方の面（例えば、表面）１ａ上にエピタキシャル成長法で形成された単結晶のＳｉ層である。支持基板１及び半導体層２は、それぞれ、リン（Ｐ）等のｎ型不純物を含むｎ型半導体である。支持基板１は、半導体層２よりもｎ型不純物の濃度が高い。支持基板１はｎ＋領域、半導体層２はｎ領域である。
支持基板１の厚さは例えば４０μｍ以上２６０μｍ以下であってよく、半導体層２の厚さは例えば４μｍ以上１５μｍ以下であってよい。支持基板１の厚さは薄いほど電気的特性が向上するが、薄くなるほど製造工程において取り扱いが難しくなり、生産性や半導体素子の良品率が低下する可能性がある。半導体層２の厚さは電源部ＢＴの電圧によって異なり、接続する電源部ＢＴの電圧以上の耐圧を保つことができる厚さが必要となる。
また、支持基板１の不純物濃度は例えば１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下であってよい。半導体層２の不純物濃度は例えば、２×１０１５／ｃｍ３以上２×１０１７／ｃｍ３以下であってよい。半導体層２の不純物濃度は電源部ＢＴの電圧によって異なり、接続する電源部ＢＴの電圧以上の耐圧を有し、所望のオン抵抗を得ることができる不純物濃度とすることが必要となる。
また、半導体層２には、ボロン（Ｂ）等のｐ型不純物を含むｐ型のウェル領域３１と、ｐ型のリサーフ領域３２と、ｐ型のチャネルストッパ領域３３とが形成されている。ウェル領域３１とチャネルストッパ領域３３とにおいて、半導体層２の一方の面（以下、表面）２ａからの深さは互いに同一である。リサーフ領域３２の表面２ａからの深さは、ウェル領域３１の表面２ａからの深さよりも深い。リサーフ領域３２のｐ型不純物の濃度は、ウェル領域３１の不純物濃度より低い、又はほぼ同じである。
半導体基板ＳＢは、第１領域ＡＲ１と、第１領域ＡＲ１に隣接する第２領域ＡＲ２とを有する。第１ＭＯＳトランジスタＴｒ１は、半導体基板ＳＢの第１領域ＡＲ１に設けられている。第２ＭＯＳトランジスタＴｒ２は、半導体基板ＳＢの第２領域ＡＲ２に設けられている。
また、図２に示すように、第１領域ＡＲ１には、第１ゲート電極パッドＧ１が設けられている。第２領域ＡＲ２には、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ及び電位検出用電極パッドＳｓが設けられている。第１ゲート電極パッドＧ１、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ、電位検出用電極パッドＳｓは、Ｙ軸方向に並んで配置されている。
第２領域ＡＲ２のみに電流検出素子（電流検出用電極パッドＣｓに相当、後述する第３ＭＯＳトランジスタＴｒ３を示す）を設けることで、電流検出素子（第３ＭＯＳトランジスタＴｒ３）内の寄生ダイオードにも流れる電流を遮断できる。よって、電流検出素子のソース領域８の面積と電流検出素子の寄生ダイオードの面積の比率を、第１領域ＡＲ１の第１ＭＯＳトランジスタＴｒ１のソース領域８の面積と第１ＭＯＳトランジスタＴｒ１の寄生ダイオードの面積の比率と同じになるように形成しなくてもよい。これにより、電流検出素子（第３ＭＯＳトランジスタＴｒ３）のソース領域８の面積を任意に変更するだけで精度の高い電流検出を行うことができる。
ドレイン電極パッドＤＥＰと、ソース電極パッドＳＥＰの平面視による形状（以下、平面形状）は、互いに同一又はほぼ同一である。ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰの平面形状は、例えば矩形である。矩形の角部は丸まっていてもよい。ドレイン電極パッドＤＥＰと、ソース電極パッドＳＥＰの平面視による面積も、互いに同一又はほぼ同一である。ドレイン電極パッドＤＥＰは、後述するドレイン電極ＤＥ上に配置された保護膜６０（図示なし）の開口部を示し、保護膜６０からドレイン電極ＤＥが露出している。ソース電極パッドＳＥＰは、後述するソース電極ＳＥ上に配置された保護膜６０（図示なし）の開口部を示し、保護膜６０からソース電極ＳＥが露出している。
また、後述の図２１に示すように、第１ゲート電極パッドＧ１、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ、電位検出用電極パッドＳｓの平面形状は、互いに同一又はほぼ同一である。第１ゲート電極パッドＧ１、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ、電位検出用電極パッドＳｓの平面視による面積も、互いに同一又はほぼ同一である。
図３から図５に示すように、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２は、それぞれ、トレンチゲート構造で縦型構造のＭＯＳトランジスタである。第１ＭＯＳトランジスタＴｒ１と、第２ＭＯＳトランジスタＴｒ２は、同一の工程で同時に形成される。
第１ＭＯＳトランジスタＴｒ１は、半導体層２の表面（ｐ型ウェル領域３１の表面）からｐ型のウェル領域３１を貫通するように設けられたトレンチ２ＴＡと、トレンチ２ＴＡの内壁に沿って設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられゲート絶縁膜５を介してトレンチ２ＴＡ内に埋め込まれたゲート電極６と、ウェル領域３１上に設けられたｎ型のソース領域（ｎ＋領域）８ａと、ウェル領域３１下に設けられたｎ型の第１半導体領域（ｎ領域）２１と、を有する。第２ＭＯＳトランジスタＴｒ２は、半導体層２の表面（ｐ型ウェル領域３１の表面）からｐ型のウェル領域３１を貫通するように設けられたトレンチ２ＴＡと、トレンチ２ＴＡの内壁に沿って設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられゲート絶縁膜５を介してトレンチ２ＴＡ内に埋め込まれたゲート電極６と、ウェル領域３１上に設けられたｎ型のソース領域（ｎ＋領域）８ｂと、ウェル領域３１下に設けられたｎ型の第２半導体領域（ｎ領域）２２と、を有する。第１半導体領域２１は、ｎ型の半導体層２のうちの第１領域ＡＲ１に位置する部分である。第２半導体領域２２は、ｎ型の半導体層２のうちの第２領域ＡＲ２に位置する部分である。
第１領域ＡＲ１に位置する支持基板１は、第１ＭＯＳトランジスタＴｒ１の第１ドレイン領域３ａとなる。第２領域ＡＲ２に位置する支持基板１は、第２ＭＯＳトランジスタＴｒ２の第２ドレイン領域３ｂとなる。
半導体素子５０において、第１ドレイン領域３ａと第１ドレイン領域３ａ上に配置された第１半導体領域２１はドリフト領域として機能し、第２ドレイン領域３ｂと第２ドレイン領域３ｂ上に配置された第２半導体領域２２はドリフト領域として機能する。
半導体素子５０において、第１ＭＯＳトランジスタＴｒ１のソース領域８は第１ソース領域８ａとし、ドレインとして機能する。半導体素子５０において、第２ＭＯＳトランジスタＴｒ２のソース領域８は第２ソース領域８ｂとし、ソースとして機能する。
ゲート絶縁膜５は、半導体層２に設けられたトレンチ２ＴＡの底面及び側面を覆っている。ゲート絶縁膜５は、例えばシリコン酸化（ＳｉＯ２）膜である。また、ゲート電極６は、ゲート絶縁膜５を介してトレンチ２ＴＡを埋め込んでいる。また、ゲート電極６の一部は、絶縁膜で覆われた半導体層２上に引き出されて、第１ゲート配線Ｇ１Ｌ又は第２ゲート配線Ｇ２Ｌに電気的に接続している。例えば、第１領域ＡＲ１では、ゲート電極６のうちの半導体層２上に引き出された部分が、第１ゲート配線Ｇ１Ｌに電気的に接続している。第２領域ＡＲ２では、ゲート電極６のうちの半導体層２上に引き出された部分が、第２ゲート配線Ｇ２Ｌに電気的に接続している。ゲート電極６は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）膜で形成されている。
ゲート電極６上には、絶縁膜１４が設けられている。絶縁膜１４は、高温シリコン酸化膜（ＨＴＯ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）である。また、絶縁膜１４上には、層間絶縁膜９が設けられている。層間絶縁膜９は、ボロン及びリンを含むシリコン酸化膜（ＢＰＳＧ膜）である。
また、ウェル領域３１及びリサーフ領域３２には、ソース領域８に電気的に接続するプラグ電極１３が設けられている。例えば、ウェル領域３１及びリサーフ領域３２において、ソース領域８ｂと水平方向で隣接する位置にトレンチ２ＴＢが設けられている。トレンチ２ＴＢの底面及び側面にバリアメタル１２が設けられている。また、バリアメタル１２を介してトレンチ２ＴＢにプラグ電極１３が埋め込まれている。これにより、プラグ電極１３は、バリアメタル１２を介してソース領域８と電気的に接続している。また、トレンチ２ＴＢの底部付近の半導体層２には、ウェル領域３１及びリサーフ領域３２よりもｐ型不純物の濃度が高いｐ＋領域７が設けられている。これにより、プラグ電極１３は、ｐ＋領域７を介して、ウェル領域３１及びリサーフ領域３２とそれぞれ電気的に接続している。ｐ＋領域７によって、ウェル領域３１とプラグ電極１３とのコンタクト抵抗、及び、リサーフ領域３２とプラグ電極１３とのコンタクト抵抗がそれぞれ低減されている。
第１領域ＡＲ１の層間絶縁膜９上及びプラグ電極１３上には、ドレイン電極ＤＥが設けられている。ドレイン電極ＤＥは、第１領域ＡＲ１のプラグ電極１３に電気的に接続している。また、第２領域ＡＲ２の層間絶縁膜９上及びプラグ電極１３上には、ソース電極ＳＥが設けられている。ソース電極ＳＥは、第２領域ＡＲ２のプラグ電極１３に電気的に接続している。
支持基板１の他方の面（以下、裏面）１ｂには、裏面電極１１が設けられている。裏面電極１１は、例えば後述するリードフレーム１１０のアイランド１１１に電気的に接続されている。裏面電極１１は、例えば、アルミニウムを主成分とするアルミニウム合金、金などの導電膜、あるいはこれらの積層膜であってもよい。裏面電極１１は、浮遊電位となる。
図３及び図４に示すように、第１領域ＡＲ１と第２領域ＡＲ２との境界ＢＬ及びその近傍（以下、境界部ＡＲ３）には、リサーフ領域３２と、チャネルストッパ領域３３と、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）膜１５と、半導体層２上に引き出されたゲート電極６と、フィールドプレート６Ａと、第１ゲート配線Ｇ１Ｌ、第２ゲート配線Ｇ２Ｌとが設けられている。境界ＢＬは、境界部ＡＲ３において、チャネルストッパ領域３３と平面視で重なる位置である。第１ゲート配線Ｇ１Ｌは、第１領域のゲート電極６と、第１ゲート電極パッドＧ１とを電気的に接続する配線である。第２ゲート配線Ｇ２Ｌは、第２領域のゲート電極６と、第２ゲート電極パッドＧ２とを電気的に接続する配線である。
フィールドプレート６Ａは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）膜で形成されている。フィールドプレート６Ａは、ゲート電極６と同一のポリシリコン膜で形成されており、ゲート電極６と同一工程で同時に形成される。なお、ゲート電極６と、フィールドプレート６Ａは、電気的に分離されており、それぞれ異なる電位に固定される。例えば、第１領域ＡＲ１のゲート電極６は、第１ＭＯＳトランジスタＴｒ１をオン、オフするゲート電位に固定される。第２領域ＡＲ２のゲート電極６は、第２ＭＯＳトランジスタＴｒ２をオン、オフするゲート電位に固定される。フィールドプレート６Ａは浮遊電位となり、メタルフィールドプレートとして機能する第１ゲート配線Ｇ１Ｌ及び第２ゲート配線Ｇ２Ｌはゲート電位に固定される。ゲート電極６と同様に、フィールドプレート６Ａ上にも絶縁膜１４が設けられている。
なお、フィールドプレート６Ａは、チャネルストッパ領域３３と電気的に接続されている。
図５に示すように、第２領域ＡＲ２の外周部には、リサーフ領域３２と、チャネルストッパ領域３３と、ＬＯＣＯＳ膜１５と、半導体層２上に引き出されたゲート電極６と、フィールドプレート６Ａと、第２ゲート配線Ｇ２Ｌとが設けられている。図２に示すように、第２ゲート配線Ｇ２Ｌは、第２領域ＡＲ２の活性領域を平面視で囲んでいる。第２領域ＡＲ２の活性領域とは、第２ＭＯＳトランジスタＴｒ２が設けられている領域である。活性領域は、素子領域と呼んでもよい。半導体層２上に引き出されたゲート電極６も、第２ゲート配線Ｇ２Ｌと同様に、第２領域ＡＲ２の活性領域を平面視で囲んでいる。
図示しないが、第２領域ＡＲ２の外周部と同様に、第１領域ＡＲ１の外周部にも、リサーフ領域３２と、チャネルストッパ領域３３と、ＬＯＣＯＳ膜１５と、半導体層２上に引き出されたゲート電極６と、フィールドプレート６Ａと、第２ゲート配線Ｇ２Ｌとが設けられている。図２に示すように、第１ゲート配線Ｇ１Ｌは、第１領域ＡＲ１の活性領域を平面視で囲んでいる。第１領域ＡＲ１の活性領域とは、第１ＭＯＳトランジスタＴｒ１が設けられている領域である。半導体層２上に引き出されたゲート電極６とフィールドプレート６Ａも、第１ゲート配線Ｇ１Ｌと同様に、第１領域ＡＲ１の活性領域を平面視で囲んでいる。
上述したように、第１領域ＡＲ１と第２領域ＡＲ２との境界部ＡＲ３には、チャネルストッパ領域３３が設けられている。これにより、境界部ＡＲ３にチャネル（反転層）が形成されることを防ぐことができる。また、チャネルストッパ領域３３は、第１領域ＡＲ１及び第２領域ＡＲ２の一方から他方の側への空乏層の延びを止めることができる。例えば、電源部ＢＴが負荷ＬＣＴに通常接続されると、リサーフ領域３２から水平方向に空乏層が延びる。空乏層の水平方向への延びは、空乏層がチャネルストッパ領域３３に到達すると止まる。これにより、境界部ＡＲ３に意図しない寄生素子が形成されることを防ぐことができ、境界部ＡＲ３の耐圧を高めることができる。
なお、隣り合うリサーフ領域３２とチャネルストッパ領域３３との間の距離Ｌ１は、リサーフ領域３２と支持基板１との間の距離Ｌ２よりも十分に長い。例えば、距離Ｌ２は数μｍであるのに対して、距離Ｌ１は数十μｍである。具体的には、距離Ｌ２は２μｍ以上１０μｍ以下、距離Ｌ１は２０μｍ以上６０μｍ以下、距離Ｌ１は、距離Ｌ２の５倍以上であればよい。
また、第１ゲート配線Ｇ１Ｌ及び第２ゲート配線Ｇ２Ｌは、配線として機能するだけでなく、メタルのフィールドプレートとしても機能する。また、フィールドプレート６Ａだけでなく、半導体層２上に引き出されたゲート電極６も、ポリシリコンのフィールドプレートとして機能する。メタルのフィールドプレート及びポリシリコンのフィールドプレートは、半導体層２の表面２ａ及びその近傍の電界強度を緩和でき、半導体層２の表面２ａ及びその近傍に形成される空乏層を水平方向に延び易くする機能を有する。これにより、第１領域ＡＲ１の外周部と、第２領域ＡＲ２の外周部と、境界部ＡＲ３とにおいて、それぞれ耐圧を高めることができる。
また、第１領域ＡＲ１において、ウェル領域３１はトレンチ２ＴＡよりも浅く形成されているのに対して、リサーフ領域３２はトレンチ２ＴＡよりも深く形成されている。これにより、リサーフ領域３２がウェル領域３１と同じ深さで形成されている場合と比べて、トレンチ２ＴＡの終端部分の底部において電界を緩和することができ、空乏層を水平方向と深さ方向の両方へより広く延ばすことができる。なお、第２領域ＡＲ２においても同様である。これにより、第１領域ＡＲ１の外周部と、第２領域ＡＲ２の外周部と、境界部ＡＲ３とにおいて、耐圧をさらに高めることができる。
このように、第１領域ＡＲ１の外周部と、第２領域ＡＲ２の外周部と、境界部ＡＲ３では、チャネルストッパ領域３３と、リサーフ領域３２と、ＬＯＣＯＳ膜１５と、フィールドプレート６Ａが耐圧構造部として機能する。また、第１領域ＡＲ１の外周部と、第２領域ＡＲ２の外周部と、境界部ＡＲ３では、半導体層２上に引き出されたゲート電極６（ポリシリコンのフィールドプレート）や、第１ゲート配線Ｇ１Ｌ及び第２ゲート配線Ｇ２Ｌ（メタルのフィールドプレート）も、耐圧構造部として機能する。
また、図２に示すように、第２領域ＡＲ２には、温度検出素子ＴＤが配置されている。例えば、温度検出素子ＴＤは、第２領域ＡＲ２に設けられ、境界部ＡＲ３の近傍に配置されている。温度検出素子ＴＤは、平面視で、第２ゲート配線Ｇ２Ｌよりも第２領域ＡＲ２の内側に設けられている。また、図３に示すように、第２領域ＡＲ２であって、境界部ＡＲ３の近傍には、アノード配線ＡＬとカソード配線ＫＬも配置されている。アノード配線ＡＬとカソード配線ＫＬも、第２ゲート配線Ｇ２Ｌよりも第２領域ＡＲ２の内側に設けられている。アノード配線ＡＬ及びカソード配線ＫＬは、層間絶縁膜９上に延設されている。温度検出素子ＴＤの構造については、後で図１６及び図１７を参照して説明する。
図６は、本発明の実施形態に係る半導体素子の活性領域であって、外周部近傍の構成例を示す平面図である。図６は、図２に示す第２領域ＡＲ２の破線で囲む領域ＡＲ２１を拡大するとともに、層間絶縁膜９、ソース電極ＳＥ及び図２３に示す保護膜６０を省略して示している。領域ＡＲ２１は、第２領域ＡＲ２の活性領域と外周部とを含む。図７は、図６をＶＩＩ−ＶＩＩ’線で切断した断面図である。図８は、図７をＶＩＩＩ−ＶＩＩＩ’線で切断した断面図である。図６から図８に示すように、ゲート電極６及びプラグ電極１３は、それぞれ一方向（例えば、Ｙ軸方向）に延設されている。また、ゲート電極６及びプラグ電極１３は、一方向と平面視で直交する他方向（例えば、Ｘ軸方向）に交互に並んでいる。なお、図７および図８も図２３に示す保護膜６０は図示していない。
ゲート電極６は、第２領域ＡＲ２の内側に位置する活性領域から外周部まで延設されており、外周部においてトレンチ２ＴＡ内から半導体層２上に引き出されている。ゲート電極６は、端部でそれぞれが接続している。ゲート電極６の端部が接続している箇所は活性領域を取り囲むように設けてもよい。上述したように、半導体層２上に引き出されたゲート電極６は、ポリシリコンのフィールドプレートとして機能する。一方、プラグ電極１３は、第２領域ＡＲ２の活性領域にのみ設けられており、外周部まで延設されてはいない。プラグ電極１３は、トレンチ２ＴＢ内にのみ設けられている。
なお、図示しないが、第１領域ＡＲ１の外周部近傍も、図６から図８に示した第２領域ＡＲ２の外周部近傍と同様の構成を有する。例えば、第１領域ＡＲ１の外周部近傍は、図７及び図８において、ソース電極ＳＥをドレイン電極ＤＥに置き換え、第２ゲート配線Ｇ２Ｌを第１ゲート配線Ｇ１Ｌに置き換えた構造を有する。
図９は、本発明の実施形態に係る半導体素子のコーナ部の構成例を示す平面図である。図９は、図２に示す第１領域ＡＲ１の破線で囲む領域ＡＲ１１を拡大して示している。領域ＡＲ１１は、第１領域ＡＲ１のコーナ部を含む領域である。図１０は、図９をＸ−Ｘ’線で切断した断面図である。図９及び図１０に示すように、第１領域ＡＲ１のコーナ部には、チャネルストッパ領域３３と、ゲート電極６と、フィールドプレート６Ａと、層間絶縁膜９と、コーナ電極ＣｒＥとが設けられている。コーナ部において、ゲート電極６は半導体層２上に引き出されている。層間絶縁膜９は、半導体層２上に引き出されたゲート電極６と、フィールドプレート６Ａとを覆っている。また、層間絶縁膜９上にコーナ電極ＣｒＥが設けられている。なお、図９及び図１０には、図２３に示す保護膜６０は図示していない。
層間絶縁膜９には、貫通穴Ｈ９１、Ｈ９２が設けられている。コーナ電極ＣｒＥは、貫通穴Ｈ９１を通してフィールドプレート６Ａに電気的に接続し、貫通穴Ｈ９２を通してチャネルストッパ領域３３に電気的に接続している。これにより、コーナ電極ＣｒＥを介して、フィールドプレート６Ａとチャネルストッパ領域３３とが電気的に接続されている。また、半導体素子５０の外周部の側面は、ダイシングされた端面であり、結晶構造が破壊されている。このため、半導体素子５０の外周部の側面において、チャネルストッパ領域３３と第１半導体領域２１は互いに導通している。これにより、フィールドプレート６Ａと、コーナ電極ＣｒＥと、半導体素子５０の外周部（コーナ部を含む）に位置するチャネルストッパ領域３３と、第１半導体領域２１及び第２半導体領域２２は、浮遊電位となる。
コーナ部において、第１ゲート配線Ｇ１Ｌ（または、第２ゲート配線Ｇ２Ｌ）よりも外側の領域は、配線等を配置することがなく、通常は、有効活用されないデッドスペースである。本実施形態では、このデッドスペースにコーナ電極ＣｒＥを配置することによって、通常はデッドスペースとされる領域を有効に活用している。これにより、半導体素子５０が小型化できる。
図１１は、本発明の実施形態に係る半導体装置の構成例を示す平面図である。図１１では、第１ゲート配線Ｇ１Ｌ、第２ゲート配線Ｇ２Ｌをそれぞれ線で示している。図１２は、図１１に示す平面図をＩＩＩ１−ＩＩＩ１’線で切断した断面図である。図１２は、温度検出素子ＴＤに電気的に接続するアノード配線ＡＬ及びカソード配線ＫＬを含む部位の断面を示している。図１３は、図１１に示す平面図をＩＶ１−ＩＶ１’線で切断した断面図である。図１３は、温度検出素子ＴＤを含まない部位の断面を示している。図１４は、図１１に示す平面図をＶ１−Ｖ１’線で切断した断面図である。図１４は、第２領域ＡＲ２の外周部であって、Ｘ軸方向に平行な直線領域の断面を示している。なお、図１１から図１５には、図２３に示す保護膜６０は図示していない。図１５は、半導体素子の活性領域であって、外周部近傍の構成例を示す平面図である。図１５は、図１１に示す第２領域ＡＲ２の破線で囲む領域ＡＲ３１を拡大するとともに、層間絶縁膜９、ソース電極ＳＥ及び図２３に示す保護膜６０を省略して示している。領域ＡＲ３１は、第２領域ＡＲ２の活性領域と外周部とを含む。
半導体素子５１は、図２から図５に示す半導体素子５０とはゲート電極６が延伸する方向が異なる。
半導体素子５０のゲート電極６は長手方向がＸ軸方向に平行になるように配置されているが、半導体素子５１のゲート電極６は長手方向が第１領域ＡＲ１と第２領域ＡＲ２を横切るＹ軸方向に平行になるように配置されている。
ゲート電極６の長手方向がＹ方向に平行になるように配置することで、電流が流れる方向と第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２でチャネルが形成される領域が同じになるため電流が流れやすくなる。これにより、オン抵抗特性を向上することができる。
なお、半導体素子５１の半導体素子の構造やその効果については、半導体素子５０と同じである。
例えば、図１２に示す隣り合うリサーフ領域３２とチャネルストッパ領域３３との間の距離Ｌ１は、リサーフ領域３２と支持基板１との間の距離Ｌ２よりも十分に長い。例えば、距離Ｌ２は数μｍであるのに対して、距離Ｌ１は数十μｍである。具体的には、距離Ｌ２は２μｍ以上１０μｍ以下、距離Ｌ１は２０μｍ以上６０μｍ以下、距離Ｌ１は、距離Ｌ２の５倍以上であればよい。
また、図１４に示すように、第１領域ＡＲ１において、ウェル領域３１はトレンチ２ＴＡよりも浅く形成されているのに対して、リサーフ領域３２はトレンチ２ＴＡよりも深く形成されている。これにより、リサーフ領域３２がウェル領域３１と同じ深さで形成されている場合と比べて、トレンチ２ＴＡの終端部分の底部において電界を緩和することができ、空乏層を水平方向と深さ方向の両方へより広く延ばすことができる。なお、第２領域ＡＲ２においても同様である。これにより、第１領域ＡＲ１の外周部と、第２領域ＡＲ２の外周部と、境界部ＡＲ３とにおいて、耐圧をさらに高めることができる。
図１６は、本発明の実施形態に係る温度検出素子の構成例を示す平面図である。図１７は、本発明の実施形態に係る温度検出素子の構成例を示す断面図である。図１７は、図１６に示す平面図をＸＩＩ−ＸＩＩ’線で切断した断面に対応している。図１６及び図１７に示すように、温度検出素子ＴＤは、複数のｐｎ接合ダイオードを直列に接続した構造を有する。例えば、温度検出素子ＴＤは、ｐ型半導体層４１と、複数のｎ型半導体層４２とを有する。一対のｐ型半導体層４１とｎ型半導体層４２は接合して、一つのｐｎ接合ダイオード４０を構成している。なお、図１６及び図１７には、図２３に示す保護膜６０は図示していない。また、図１７は、図１１から図１５に示す半導体素子５１に温度検出素子に設けた場合の断面図を示す。
また、隣り合うｐｎ接合ダイオード４０は、中継電極４３を介して互いに接続している。例えば、隣り合う２つのｐｎ接合ダイオード４０において、一方のｐｎ接合ダイオード４０のｐ型半導体層４１と、他方のｐｎ接合ダイオード４０のｎ型半導体層４２とが中継電極４３を介して電気的に接続されている。これにより、複数のｐｎ接合ダイオード４０が直列に接続されて、温度検出素子ＴＤが構成されている。温度検出素子ＴＤのアノード側の端部は、アノード配線ＡＬを介してアノード電極パッドＡに電気的に接続されている。温度検出素子ＴＤのカソード側の端部は、カソード配線ＫＬを介してカソード電極パッドＫに電気的に接続されている。
図１７に示すように、温度検出素子ＴＤを構成するｐｎ接合ダイオード４０と、ｐ型のリサーフ領域３２との間には、絶縁膜５Ａ、１４と、半導体膜６Ｂとが設けられている。リサーフ領域３２上に絶縁膜５Ａが設けられている。絶縁膜５Ａ上に半導体膜６Ｂが設けられている。また、絶縁膜１４は、半導体膜６Ｂの上面及び側面を覆っている。例えば、絶縁膜５Ａは、ゲート絶縁膜５と同一工程で同時に形成される。絶縁膜５Ａは、ＳｉＯ２膜である。半導体膜６Ｂは、ゲート電極６と同一工程で同時に形成される。半導体膜６Ｂは、リン等の不純物がドープされたポリシリコンである。半導体膜６Ｂは、電気的にどことも接続されておらず、浮遊電位となる。
半導体膜６Ｂは、温度検出素子ＴＤのサージ対策として設けられている。半導体膜６Ｂの厚さは、例えば２００ｎｍ以上１０００ｎｍ以下である。ｐｎ接合ダイオード４０下の絶縁膜１４だけでなく、厚膜の半導体膜６Ｂ下に絶縁膜５Ａが設けられていることにより、ｐｎ接合ダイオード４０とリサーフ領域３２との間の絶縁性がさらに高められている。また、温度検出素子ＴＤの下方に位置するリサーフ領域３２は、ソース電極ＳＥに電気的に接続されている。リサーフ領域３２はソース電位（例えば、０Ｖ）に固定されるため、ウェル領域３からｐｎ接合ダイオード４０に意図しないバイアスが加わることを防ぐことができる。これにより、温度検出素子ＴＤの特性が周囲からのバイアスで変動することを防ぐことができる。温度検出精度のばらつきの低減が図られている。
図１８は、本発明の実施形態に係る電流検出用電極パッドＣｓとその近傍の構成例を示す平面図である。図１９は、本発明の実施形態に係る電流検出用電極パッドＣｓとその近傍の構成例を示す断面図である。図１９は、図１８をＸＩＶ−ＸＩＶ’線で切断した断面を示している。なお、図１８及び図１９には、図２３に示す保護膜６０は図示していない。図１８及び図１９に示すように、電流検出用電極パッドＣｓの直下の領域には、複数の第３ＭＯＳトランジスタＴｒ３が設けられている。第３ＭＯＳトランジスタＴｒ３の構造は、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２の各構造と同じである。第３ＭＯＳトランジスタＴｒ３は、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２と同一の工程で同時に形成される。電流検出用電極パッドＣｓに電気的に接続する第３ＭＯＳトランジスタＴｒ３は、第１領域ＡＲ１の活性領域及び第２領域ＡＲ２の活性領域からそれぞれ分離されている。例えば図１６に示すように、電流検出用電極パッドＣｓに電気的に接続する第３ＭＯＳトランジスタＴｒ３の周囲は、ＬＯＣＯＳ膜１５で囲まれている。例えば、第３ＭＯＳトランジスタＴｒ３の占有面積は、第２ＭＯＳトランジスタＴｒ２の占有面積（すなわち、第２領域ＡＲ２の活性領域の面積）の１／１００００となっている。
また、第３ＭＯＳトランジスタＴｒ３の占有面積と第２ＭＯＳトランジスタＴｒ２の占有面積（第２領域ＡＲ２の活性領域の面積）を所望の比率とするために、図１９に示す第３ＭＯＳトランジスタＴｒ３のソース領域８を設ける部分を少なくし、第３ＭＯＳトランジスタＴｒ３の活性領域の面積を小さくしてもよい。
なお、図１８及び図１９に示す電流検出用電極パッドＣｓと第３ＭＯＳトランジスタＴｒ３は、図２から図６に示す半導体素子５０と図１１から図１５に示す半導体素子５１のどちらに用いても同じ構造としてよい。
（半導体装置の構造）
図２０は、本発明の実施形態に係る半導体装置の構成例を示す平面図である。図２０では、半導体装置１００の内部を示すために、樹脂パッケージ１３０を透視して示している。
図２１は、本発明の実施形態に係る半導体素子と制御素子とを拡大して示す平面図である。図２２は、本発明の実施形態に係るリードフレームを示す平面図である。図２３は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。図２３は、図２０に示す平面図をＸＶＩＩＩ−ＸＶＩＩＩ’線で切断した断面を示している。
図２０、図２１及び図２３に示すように、本発明の実施形態に係る半導体装置１００は、リードフレーム１１０と、リードフレーム１１０に搭載された半導体素子５０と、半導体素子５０に積層された制御素子１５０と、導電性のワイヤー１２１から１２６と、樹脂パッケージ１３０とを備える。
制御素子１５０は、ＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップである。制御素子１５０は、基板１５１と、基板１５１の一方の面（例えば、上面１５１ａ）上に形成された複数の電極パッド１６１から１６５と、基板１５１の上面１５１ａ上に設けられた絶縁性の保護膜１５２と、を有する。基板１５１には、制御回路が設けられている。電極パッド１６１から１６５は、制御素子１５０の表面に露出している電極である。保護膜１５２には開口部が設けられている。保護膜１５２の開口部から複数の電極パッド１６１から１６５がそれぞれ露出している。
図２３に示すように、半導体素子５０は、その一方の面（例えば、表面）５０ａを覆う絶縁性の保護膜６０を有する。保護膜６０には開口部が設けられている。保護膜６０の開口部から露出している部分が、ドレイン電極パッドＤＥＰ、ソース電極パッドＳＥＰ、第１ゲート電極パッドＧ１、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ、電位検出用電極パッドＳｓになる。
制御素子１５０は、絶縁性の接着剤を介して、半導体素子５０の表面５０ａを覆う保護膜６０に取り付けられている。絶縁性の接着剤は、シート状であってもよい。絶縁性の接着剤が、制御素子１５０と半導体素子５０とを固定している。
図２１に示すように、制御素子１５０は、平面視で、半導体素子５０の第１領域ＡＲ１と第２領域ＡＲ２との境界ＢＬに跨って配置されている。半導体素子５０の電極パッド群（第１ゲート電極パッドＧ１、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ、電位検出用電極パッドＳｓ）は、半導体素子５０の外周部に配置されており、Ｙ軸方向に並んで配置されている。制御素子１５０は、平面視で、ドレイン電極パッドＤＥＰ及びソース電極パッドＳＥＰと、上記の電極パッド群とに挟まれた領域に配置されている。
図２２に示すように、リードフレーム１１０は、アイランド１１１と、アイランド１１１の周囲に配置されたリード端子１１２から１１６と、を有する。例えば、リード端子１１２には、電源電圧Ｖｃｃが入力される。リード端子１１３には、半導体素子５０から電圧が出力される。リード端子１１４は、固定電位（例えば、接地電位）に接続される。リード端子１１５は、制御素子１５０への信号Ｓｉｇが入力される。リード端子１１６は、アイランド１１１に接続している。
半導体素子５０は、アイランド１１１上に取り付けられている。例えば、図２０に示すように、アイランド１１１と支持基板１の裏面１ｂとの間には、導電性の接着剤６１が設けられている。導電性の接着剤６１は、例えば、半田又は銀ペーストである。また、導電性の接着剤６１は、シート状であってもよい。リード端子１１６は、アイランド１１１及び接着剤６１を介して、半導体素子５０の裏面１ｂに接続している。
図２１に示すように、制御素子１５０の電極パッド１６１は、６つの電極パッド１６１Ａから１６１Ｆを有する。制御素子１５０の電極パッド１６１Ａは、ワイヤー１２１を介して、半導体素子５０の第１ゲート電極パッドＧ１に接続される。制御素子１５０の電極パッド１６１Ｂは、ワイヤー１２１を介して、半導体素子５０のカソード電極パッドＫに接続される。制御素子１５０の電極パッド１６１Ｃは、ワイヤー１２１を介して、半導体素子５０のアノード電極パッドＡに接続される。制御素子１５０の電極パッド１６１Ｄは、ワイヤー１２１を介して、半導体素子５０の第２ゲート電極パッドＧ２に接続される。制御素子１５０の電極パッド１６１Ｅは、ワイヤー１２１を介して、半導体素子５０の電流検出用電極パッドＣｓに接続される。制御素子１５０の電極パッド１６１Ｆは、ワイヤー１２１を介して、半導体素子５０の電位検出用電極パッドＳｓに接続される。ワイヤー１２１を介して半導体素子５０に接続される電極パッド１６１Ａから１６１Ｆは、制御素子１５０において半導体素子５０の外周部に近い側に配置されている。
また、制御素子１５０の電極パッド１６２は、ワイヤー１２２を介して、リードフレーム１１０のリード端子１１２に接続される。制御素子１５０の電極パッド１６３は、ワイヤー１２３を介して、リードフレーム１１０のリード端子１１４に接続される。制御素子１５０の電極パッド１６４は、ワイヤー１２４を介して、リードフレーム１１０のリード端子１１５に接続される。
半導体素子５０のドレイン電極パッドＤＥＰは、ワイヤー１２５を介して、リードフレーム１１０のリード端子１１２に接続される。半導体素子５０のドレイン電極パッドＤＥＰは、ワイヤー１２６を介して、リードフレーム１１０のリード端子１１３に接続される。
図２１に示すように、半導体素子５０の平面形状は、例えば矩形である。また、制御素子１５０において、半導体素子５０の第１領域ＡＲ１上に配置される部分ＰＡ１と、半導体素子５０の第２領域ＡＲ２上に配置される部分ＰＡ２は、平面視で等面積となっている。これにより、第１領域ＡＲ１に設けられるドレイン電極パッドＤＥＰと、第２領域ＡＲ２に設けられるソース電極パッドＳＥＰとを同一又はほぼ同一面積にすることが容易となっている。
ドレイン電極パッドＤＥＰとワイヤー１２５との接合部と、ソース電極パッドＳＥＰとワイヤー１２６との接合部は、電流が集中するため、半導体装置１００において最も高温となり易い。このため、ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰをほぼ同一面積にすることにより、ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰに接続されるワイヤー１２５，１２６を同様な位置に接続することができる。これにより、ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰ内で電流を均一に流すことができる。
また、電流は、ワイヤー１２５からドレイン電極ＤＥを流れ、第１ドリフト領域２５から第２ドリフト領域２６を経由してソース電極ＳＥからワイヤー１２６に流れる。これにより、ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰとの間は電流が集中しやすくなる。
このため、制御素子１５０は、ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰとの間から離れた位置に配置されている。これにより、制御素子１５０の温度上昇が抑制される。
なお、半導体装置１００は、リードフレーム１１０と、リードフレーム１１０に搭載された半導体素子５０と、半導体素子５０に積層された制御素子１５０と、導電性のワイヤー１２１から１２６と、樹脂パッケージ１３０とを備えているが、半導体素子５０を図１１から図１５に示す半導体素子５１に置き換えても同様な効果を得ることができる。
以上説明したように、本発明の実施形態に係る半導体素子５０は、互いに隣接する第１領域ＡＲ１及び第２領域ＡＲ２を有する半導体基板ＳＢと、第１領域ＡＲ１に設けられる第１トランジスタ（例えば、第１ＭＯＳトランジスタＴｒ１）と、第２領域ＡＲ２に設けられる第２トランジスタ（例えば、第２ＭＯＳトランジスタＴｒ２）と、半導体基板ＳＢに設けられる温度検出素子ＴＤと、を備える。
第１ＭＯＳトランジスタＴｒ１は、第１導電型（例えば、ｎ型）の第１ソース領域８ａ（第１領域ＡＲ１に位置するソース領域８）と、第１ソース領域から離して配置されるｎ型の第１半導体領域２１と、ソース領域８と第１半導体領域２１との間に配置される第２導電型（例えば、ｐ型）の第１ウェル領域（例えば、第１領域ＡＲ１に位置するウェル領域３１）と、を有する。第２ＭＯＳトランジスタＴｒ２は、ｎ型の第２ソース領域８ｂ（第２領域ＡＲ２に位置するソース領域８）と、ソース領域８から離して配置されるｎ型の第２半導体領域２２と、ソース領域８と第２半導体領域２２との間に配置されるｐ型の第２ウェル領域（例えば、第２領域ＡＲ２に位置するウェル領域３１）と、を有する。第１半導体領域２１と第２半導体領域２２とが接続される。第１半導体領域２１と第２半導体領域２２とが接続するとは、電気的に接続していること、すなわち、導通していることを意味する。例えば、第１領域ＡＲ１に位置する支持基板１である第１ドレイン領域３ａと第２領域ＡＲ２に位置する支持基板１である第２ドレイン領域３ｂは一体化しており、さらに第１ドレイン領域３ａ上に配置された第１半導体領域２１と第２ドレイン領域３ｂ上に配置された２第２半導体領域２２とが一体化（共通化）している。
これによれば、図１に示したように、第１ＭＯＳトランジスタＴｒ１のドレインと、第２ＭＯＳトランジスタＴｒ２のドレインとが接続される。例えば、第１ＭＯＳトランジスタＴｒ１のドレインと、第２ＭＯＳトランジスタＴｒ２のドレインとが一体化（共通化）される。第１ＭＯＳトランジスタＴｒ１のドレインは、図３、図４、図１２及び図１３に示した第１領域ＡＲ１に位置する第１ドレイン領域３ａに相当する。第１ドレイン領域３ａ上に設けられた第１半導体領域２１に配置されたウェル領域３１とリサーフ領域３２は、ドレイン電極ＤＥに電気的に接続する。第２ＭＯＳトランジスタＴｒ２のドレインは、図３、図４、図１２及び図１３に示した第２領域ＡＲ２に位置する第２ドレイン領域３ｂに相当する。第２ドレイン領域３ｂ上に設けられた第２半導体領域２２に配置されたウェル領域３１および第２ドリフト領域２６の第２半導体領域２２に配置されたリサーフ領域３２は、第２ＭＯＳトランジスタＴｒ２のソース電極ＳＥに電気的に接続する。
また、第１ＭＯＳトランジスタＴｒ１が有する第１ボディダイオードＢＤ１のカソードと、第２ＭＯＳトランジスタＴｒ２が有する第２ボディダイオードＢＤ２のカソードとが電気的に接続される。これにより、第１ボディダイオードＢＤ１及び第２ボディダイオードＢＤ２は、双方向の耐圧構造となる。
半導体素子５０において、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２は水平方向（例えば、Ｘ軸方向、Ｙ軸方向）に並んで１素子化される。この構造では、半導体基板ＳＢを流れる電流に偏りが生じ易く、電流が集中する領域とそうでない領域とが生じ易い。また、電流が集中する領域は、発熱し易い。しかしながら、半導体素子５０は温度検出素子ＴＤを備える。温度検出素子ＴＤは、半導体基板ＳＢの温度を検出して制御素子１５０に出力することができる。制御素子１５０は、検出された温度に基づいて、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２をオフにする電圧信号をゲートに送信することができる。これにより、半導体素子５０は、温度上昇による誤動作や故障の可能性を低減することができる。
なお、半導体素子５０は、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２として、それぞれｎ型ＭＯＳトランジスタを用いることができる。これにより、半導体素子５０は、オン抵抗の低減とチップ面積の低減とを両立させることができる。詳しく説明すると、ｐ型ＭＯＳトランジスタのオン抵抗は、ｎ型ＭＯＳトランジスタの約３倍である。ｐ型ＭＯＳトランジスタを用いた集積回路でオン抵抗を低減するためには、チップ面積を大きくする必要があり、製造コストの増大やパッケージの大型化などの課題がある。これに対して、半導体素子５０は、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２として、それぞれｎ型ＭＯＳトランジスタを用いることができる。このため、半導体素子５０は、オン抵抗の低減とチップ面積の低減とを両立させることができ、上記の課題（製造コストの増大、パッケージの大型化）を回避することができる。
また、半導体素子５０は、第１領域ＡＲ１に設けられるドレイン電極ＤＥと、第２領域ＡＲ２に設けられ、ドレイン電極ＤＥから離して配置されるソース電極ＳＥと、をさらに備える。ドレイン電極ＤＥは、第１ＭＯＳトランジスタＴｒ１の第１ソース領域８ａに電気的に接続する。ソース電極ＳＥは、第２ＭＯＳトランジスタＴｒ２の第２ソース領域８ｂに電気的に接続する。これによれば、電源部ＢＴが負荷ＬＣＴに通常接続されると、第１ＭＯＳトランジスタＴｒ１の第１ソース領域８ａがドレインとして機能してドレイン電位となり、第２ＭＯＳトランジスタＴｒ２の第２ソース領域８ｂがソースとして機能してソース電位となる。半導体素子５０は、第１ＭＯＳトランジスタＴｒ１の第１ソース領域８ａ、第１半導体領域２１及び第１ドレイン領域３ａ、第２半導体領域２２及び第２ドレイン領域３ｂ、第２ＭＯＳトランジスタＴｒ２のソース領域８ｂの順で電流を流すことができる。
なお、半導体素子５０において、第１ドレイン領域３ａと第１ドレイン領域３ａ上に配置された第１半導体領域２１はドリフト領域として機能し、第２ドレイン領域３ｂと第２ドレイン領域３ｂ上に配置された第２半導体領域２２はドリフト領域として機能する。
しかしながら、電流は抵抗が低い経路を流れるため、ドリフト領域に流れる電流は、不純物濃度が高い第１ドレイン領域３ａから第２ドレイン領域３ｂに流れる。電流が低い場合は第１ドレイン領域３ａ及び第２ドレイン領域３ｂの表面に電流が流れ、電流が高い場合は第１ドレイン領域３ａ及び第２ドレイン領域３ｂの表面から深さ方向に広がりながら電流が流れる。
また、半導体基板ＳＢの法線方向（例えば、Ｚ軸方向）からの平面視で、温度検出素子ＴＤは、ドレイン電極ＤＥとソース電極ＳＥとの間に位置する。ドレイン電極ＤＥとソース電極ＳＥとの間は、電流経路と重なる。これによれば、温度検出素子ＴＤは、発熱部となる電流経路の近傍に位置するため、温度上昇を早期に検出することができる。これにより、半導体素子５０は、温度上昇による誤動作や故障の可能性をさらに低減することができる。
また、温度検出素子ＴＤは第２領域ＡＲ２に設けられる。これによれば、温度検出素子ＴＤの下方に位置するウェル領域３１はソース電位（例えば、０Ｖ）に固定されるため、ウェル領域３から温度検出素子ＴＤに意図しないバイアスが加わることを防ぐことができる。これにより、温度検出素子ＴＤの特性が周囲からのバイアスで変動することを防ぐことができる。
また、温度検出素子ＴＤは、第１導電型層（例えば、ｎ型半導体層４２）と、ｎ型半導体層４２に電気的に接続する第２導電型層（例えば、ｐ型半導体層４１）とを含むｐｎ接合ダイオード４０を有する。これによれば、温度検出素子ＴＤを半導体プロセスで作成することができる。
また、半導体素子５０は、温度検出素子ＴＤのアノード側に電気的に接続するアノード電極パッドと、温度検出素子ＴＤのカソード側に電気的に接続するカソード電極パッドと、をさらに備える。アノード電極パッドＡ及びカソード電極パッドＫは、半導体基板ＳＢの外周部に配置される。これによれば、アノード電極パッドＡ及びカソード電極パッドＫを外周部の耐圧構造（例えば、ＬＯＣＯＳ膜１５）上に配置することができる。これにより、アノード電極パッドＡと半導体基板ＳＢとの間、及び、カソード電極パッドＫと半導体基板ＳＢとの間で、それぞれ耐圧を高めることができる。また、アノード電極パッドＡ及びカソード電極パッドＫの下方に配置される耐圧構造部を、半導体基板ＳＢの活性領域に設ける必要がない。これにより、活性領域の面積が減ることを防ぐことができる。
また、半導体素子５０は、第１ＭＯＳトランジスタＴｒ１のゲートに電気的に接続する第１ゲート電極パッドＧ１と、第２ＭＯＳトランジスタＴｒ２のゲートに電気的に接続する第２ゲート電極パッドＧ２と、をさらに備える。第１ゲート電極パッドＧ１及び第２ゲート電極パッドＧ２は、半導体基板ＳＢの外周部に配置される。これによれば、第１ゲート電極パッドＧ１及び第２ゲート電極パッドＧ２を外周部のＬＯＣＯＳ膜１５上に配置することができる。これにより、第１ゲート電極パッドＧ１と半導体基板ＳＢとの間、及び、第２ゲート電極パッドＧ２と半導体基板ＳＢとの間で、それぞれ耐圧を高めることができる。また、第１ゲート電極パッドＧ１及び第２ゲート電極パッドＧ２の下方に配置される耐圧構造部を、半導体基板ＳＢの活性領域に設ける必要がない。これにより、活性領域の面積が減ることを防ぐことができる。
また、半導体素子５０は、半導体基板ＳＢに流れる電流（例えば、第１ＭＯＳトランジスタＴｒ１と第２ＭＯＳトランジスタＴｒ２との間を流れる電流）を検出するための電流検出用電極パッドＣｓ、をさらに備える。電流検出用電極パッドＣｓは、半導体基板ＳＢの外周部に配置される。これによれば、電流検出用電極パッドＣｓを外周部のＬＯＣＯＳ膜１５上に配置することができる。これにより、電流検出用電極パッドＣｓと半導体基板ＳＢとの間の耐圧を高めることができる。また、電流検出用電極パッドＣｓの下方に配置される耐圧構造部を、半導体基板ＳＢの活性領域に設ける必要がない。これにより、活性領域の面積が減ることを防ぐことができる。
また、半導体素子５０は、半導体基板ＳＢの電位（例えば、第２ＭＯＳトランジスタＴｒ２のソース領域８ｂの電位）を検出するための電位検出用電極パッドＳｓ、をさらに備える。電位検出用電極パッドＳｓは、半導体基板ＳＢの外周部に配置される。これによれば、電位検出用電極パッドＳｓを外周部のＬＯＣＯＳ膜１５上に配置することができる。これにより、電位検出用電極パッドＳｓと半導体基板ＳＢとの間の耐圧を高めることができる。また、電位検出用電極パッドＳｓの下方に配置される耐圧構造部を、半導体基板ＳＢの活性領域に設ける必要がない。これにより、活性領域の面積が減ることを防ぐことができる。
また、本発明の実施形態に係る半導体装置１００は、上述の半導体素子５０と、半導体素子５０に接続される制御素子１５０と、を備える。制御素子１５０は、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２のオン、オフを切り替える。例えば、制御素子１５０は、半導体素子５０から入力される信号に基づいて、第１ＭＯＳトランジスタＴｒ１及び第２ＭＯＳトランジスタＴｒ２のオン、オフを切り替える。これによれば、半導体装置１００は、半導体素子５０の温度が上昇することによって、半導体素子５０や制御素子１５０が誤動作したり、半導体素子５０や制御素子１５０が故障したりする可能性を低減することができる。
なお、半導体装置１００の半導体素子５０は、半導体素子５１に置き換えても同様な効果を得ることができる。
（変形例）
上記の実施形態では、温度検出素子ＴＤは、第２領域ＡＲ２であって、境界部ＡＲ３の近傍に配置されることを説明した。しかしながら、実施形態はこれに限定されない。
図２４は、本発明の実施形態の変形例１に係る半導体素子の構成を示す平面図である。なお、図２４には、図２３に示す保護膜６０は図示していない。図２４では、第１ゲート配線Ｇ１Ｌ、第２ゲート配線Ｇ２Ｌをそれぞれ線で示している。図２４に示すように、実施形態の変形例１に係る半導体素子５０Ａにおいて、温度検出素子ＴＤは、境界部ＡＲ３の近傍から第２領域ＡＲ２の内側に入り込んでいる。
このような構成であっても、温度検出素子ＴＤは、電流が流れるドレイン電極ＤＥとソース電極ＳＥとの間に位置する。このため、温度検出素子ＴＤは、半導体素子５０Ａの発熱部の温度を検出することができる。
また、半導体素子５０Ａでは、温度検出素子ＴＤがソース電極パッドＳＥＰの内側に入り込んでいる。これにより、温度検出素子ＴＤは、ソース電極パッドＳＥＰとワイヤー１２６との接合部に接近することが可能となり、最も高温となり易い領域（ソース電極パッドＳＥＰとワイヤー１２６との接合部）の温度を測定することが可能となる。また、温度検出素子ＴＤが第２領域ＡＲ２の内側に入り込むことによって、第２領域ＡＲ２の中央部近くの温度を測定することが可能となる。なお、温度検出素子ＴＤの配置位置は、第２領域ＡＲ２に限定されるものではなく、第１領域ＡＲ１に配置されていてもよい。
また、上記の実施形態では、図２に示したように、第１領域ＡＲ１に設けられた第１ゲート電極パッドＧ１と、第２領域に設けられた第２ゲート電極パッドＧ２とがＹ軸方向に並んで配置されることを説明した。しかしながら、実施形態はこれに限定されない。
図２５は、本発明の実施形態の変形例２に係る半導体素子の構成を示す平面図である。図２５では、第１ゲート配線Ｇ１Ｌ、第２ゲート配線Ｇ２Ｌ、ゲート配線接続部Ｇ３Ｌをそれぞれ線で示している。図２５に示すように、実施形態の変形例２に係る半導体素子５０Ｂにおいて、第１ＭＯＳトランジスタＴｒ１の外周に配置される第１ゲート配線Ｇ１Ｌを第２ＭＯＳトランジスタＴｒ２の外周に配置される第２ゲート配線Ｇ２Ｌに接続してもよい。例えば、第１ＭＯＳトランジスタＴｒ１の外周に配置される第１ゲート配線Ｇ１Ｌと第２ＭＯＳトランジスタＴｒ２の外周に配置される第２ゲート配線Ｇ２Ｌとの間に複数のゲート配線接続部Ｇ３Ｌを備えて接続してもよい。これにより、第１ＭＯＳトランジスタＴｒ１に第１ゲート電極パッドを形成しなくてもよく、第１ＭＯＳトランジスタＴｒ１の活性領域の面積を広くすることができる。なお、図２５には、図２３に示す保護膜６０は図示していない。
図２６は、本発明の実施形態の変形例３に係る半導体素子の構成を示す平面図である。図２７は、本発明の実施形態の変形例４に係る半導体素子の構成を示す平面図である。図２６及び図２７に示すように、実施形態の変形例３に係る半導体素子５０Ｃ、及び、実施形態の変形例４に係る半導体素子５０Ｄでは、第１ゲート電極パッドＧ１と第２ゲート電極パッドＧ２とが並ぶ方向と、第２ゲート電極パッドＧ２、アノード電極パッドＡ及びカソード電極パッドＫが並ぶ方向とが、平面視で交差している。例えば、第１ゲート電極パッドＧ１と第２ゲート電極パッドＧ２は、Ｙ軸方向に並んで配置されている。第２ゲート電極パッドＧ２、アノード電極パッドＡ及びカソード電極パッドＫは、Ｘ軸方向に並んで配置されている。このような構成であっても、半導体素子５０Ｃ、５０Ｄ上に制御素子１５０をそれぞれ積層することは可能である。また、半導体素子５０Ｃ、５０Ｄと、制御素子１５０とをそれぞれワイヤー１２１（図２０参照）で接続することも可能である。なお、図２６と図２７には、図２３に示す保護膜６０は図示していない。
なお、図２６に示すように、半導体素子５０Ｃでは、温度検出素子ＴＤを構成するｐ型半導体層４１（図１７参照）、ｎ型半導体層４２（図１７参照）及び中継電極４３が、Ｙ軸方向に並んでいる場合を示している。図２７に示すように、半導体素子５０Ｄでは、ｐ型半導体層４１、ｎ型半導体層４２及び中継電極４３が、Ｘ軸方向に並んでいる場合を例示している。本実施形態において、ｐ型半導体層４１、ｎ型半導体層４２及び中継電極４３が並ぶ方向に限定はなく、Ｘ−Ｙ平面に平行な任意の方向に並んでよい。
図２８は、本発明の実施形態の変形例５に係る半導体素子の構成を示す平面図である。図２８に示すように、実施形態の変形例５に係る半導体素子５０Ｅでは、アノード電極パッドＡ及びカソード電極パッドＫと、温度検出素子ＴＤとが、第２領域ＡＲ２の中央部を挟んで向かい合って配置されている。例えば、第２領域ＡＲ２の外周部において、温度検出素子ＴＤは境界ＢＬに近い側に配置され、アノード電極パッドＡ及びカソード電極パッドＫは境界ＢＬから遠い側に配置されている。また、アノード電極パッドＡと温度検出素子ＴＤとを電気的に接続するアノード配線ＡＬ、及び、カソード電極パッドＫと温度検出素子ＴＤとを電気的に接続するカソード配線ＫＬは、第２領域ＡＲ２をＹ軸方向に横断するように延設されている。このような構成であっても、半導体素子５０Ｅ上に制御素子１５０を積層することは可能である。また、半導体素子５０Ｅと、制御素子１５０とをワイヤー１２１（図２０参照）で接続することも可能である。なお、図２８には、図２３に示す保護膜６０は図示していない。
図２９は、本発明の実施形態の変形例６に係る半導体装置の構成を示す平面図である。図２９に示すように、実施形態の変形例６に係る半導体装置１００Ａでは、平面視で、ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰとの間に、制御素子１５０が配置されている。ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰは、互いに線対称の形状を有する。ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰは、平面視で、同一又はほぼ同一面積となっている。なお、図２９には、図２３に示す保護膜６０は図示していない。
実施形態の変形例６において、ドレイン電極パッドＤＥＰは、第１部位ＤＥ１と、第１部位ＤＥ１の一端に位置する第２部位ＤＥ２と、第１部位ＤＥ１の他端に位置する第３部位ＤＥ３と、を有する。ソース電極パッドＳＥＰは、第１部位ＳＥ１と、第１部位ＤＥ１の一端に位置する第２部位ＳＥ２と、第１部位ＳＥ１の他端に位置する第３部位ＳＥ３と、を有する。ドレイン電極パッドＤＥＰとソース電極パッドＳＥＰとの間の離隔距離は、第２部位ＤＥ２、ＳＥ２間と、第３部位ＤＥ３、ＳＥ３間がそれぞれ最短となっており、第１部位ＤＥ１、ＳＥ１間が最長となっている。制御素子１５０は、平面視で、上記の離隔距離が最長となっている第１部位ＤＥ１、ＳＥ１間に配置されている。
このような構成であれば、離隔距離が最短となっている第２部位ＤＥ２、ＳＥ２間と、第３部位ＤＥ３、ＳＥ３間で電流が流れる。離隔距離が最長となっている第１部位ＤＥ１、ＳＥ１間では、電流は流れにくい。このため、半導体素子５０において、第２部位ＤＥ２、ＳＥ２間と、第３部位ＤＥ３、ＳＥ３間とが発熱部となる。制御素子１５０は、発熱部から離れた位置にあるため、温度の上昇が抑制される。
また、実施形態の変形例６では、第２部位ＤＥ２及び第３部位ＤＥ３にワイヤー１２５が接続し、第２部位ＳＥ２及び第３部位ＳＥ３にワイヤー１２６が接続している。制御素子１５０は、最も高温となり易いドレイン電極パッドＤＥＰとワイヤー１２５との接合部、及び、ソース電極パッドＳＥＰとワイヤー１２６との接合部から離れているので、温度の上昇が抑制される。
なお、変形例１及び変形例６において、ゲート電極６の延伸方向は半導体素子５０のようにＸ軸方向に平行としてもよく、半導体素子５１のようにＹ軸方向に平行としてもよい。
（その他の実施形態）
上記のように、本発明は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例が明らかとなろう。
例えば、上記の実施形態では、半導体基板ＳＢは、支持基板１と、支持基板１の表面１ａ上に形成された半導体層２とを有することを説明した。支持基板１は単結晶のＳｉ基板であり、半導体層２は単結晶のＳｉ層であることを説明した。しかしながら、本発明の実施形態において、半導体基板ＳＢの構成はこれに限定されない。半導体基板ＳＢは、単結晶のＳｉ基板のみで構成されていてもよい。また、半導体基板ＳＢ、単結晶のＳｉ層のみで構成されていてもよい。
また、ゲート絶縁膜５は、ＳｉＯ２膜に限定されるものではなく、他の絶縁膜であってもよい。ゲート絶縁膜５には、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。また、ゲート絶縁膜５には、単層の絶縁膜をいくつか積層した複合膜等も使用可能である。ゲート絶縁膜５としてＳｉＯ２膜以外の絶縁膜を用いたＭＯＳトランジスタは、ＭＩＳ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと呼んでもよい。ＭＩＳトランジスタは、ＭＯＳトランジスタを含む、より包括的な絶縁ゲート型トランジスタを意味する。
例えば、上記の本実施の形態では、第１領域ＡＲ１には、第１ゲート電極パッドＧ１が設けられ、第２領域ＡＲ２には、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ及び電位検出用電極パッドＳｓが設けられていると説明した。また、第１ゲート電極パッドＧ１、第２ゲート電極パッドＧ２、カソード電極パッドＫ、アノード電極パッドＡ、電流検出用電極パッドＣｓ、電位検出用電極パッドＳｓは、Ｙ軸方向に並んで配置されていると説明した。しかしながら、電位検出用電極パッドＳｓ以外のカソード電極パッドＫ、アノード電極パッドＡ及び電流検出用電極パッドＣｓは、第１領域ＡＲ１に設けてもよく、さらに、温度検出素子ＴＤ、電流検出素子である第３ＭＯＳトランジスタＴｒ３も第１領域ＡＲ１に設けてもよい。また、第１領域ＡＲ１と第２領域ＡＲ２の両方にカソード電極パッドＫ、アノード電極パッドＡ及び電流検出用電極パッドＣｓを設けてもよい。
また、本実施の形態は、ゲート電極はトレンチゲート構造であったが、プレーナーゲート構造としてもよい。
１ 支持基板
１ａ、２ａ 表面
１ｂ 裏面
２ 半導体層
２ＴＡ、２ＴＢ トレンチ
３ａ 第１ドレイン領域
３ｂ 第２ドレイン領域
５ ゲート絶縁膜
５Ａ、１４ 絶縁膜
６ ゲート電極
６Ａ フィールドプレート
６Ｂ 半導体膜
７ ｐ＋領域
８ ソース領域
８ａ 第１ソース領域
８ｂ 第２ソース領域
９ 層間絶縁膜
１１ 裏面電極
１２ バリアメタル
１３ プラグ電極
１５ ＬＯＣＯＳ膜
２１ 第１半導体領域
２２ 第２半導体領域３１ ウェル領域
３２ リサーフ領域
３３ チャネルストッパ領域
４０ ｐｎ接合ダイオード
４１ ｐ型半導体層
４２ ｎ型半導体層
４３ 中継電極
５０、５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ 半導体素子
５１ 半導体素子
６０ 保護膜
６１ 接着剤
１００、１００Ａ 半導体装置
１１０ リードフレーム
１１１ アイランド
１１２、１１３、１１４、１１５、１１６ リード端子
１２１、１２２、１２３、１２４、１２５、１２６ ワイヤー
１３０ 樹脂パッケージ
１５０ 制御素子
１５１ 基板
１５１ａ 上面
１５２ 保護膜
１６１、１６１Ａ、１６１Ｂ、１６１Ｃ、１６１Ｄ、１６１Ｅ、１６１Ｆ、１６２、１６３、１６４、１６５ 電極パッド
Ａ アノード電極パッド
ＡＬ アノード配線
ＡＲ１ 第１領域
ＡＲ２ 第２領域
ＡＲ３ 境界部
ＡＲ１１、ＡＲ２１ 領域
ＢＤ１ 第１ボディダイオード
ＢＤ２ 第２ボディダイオード
ＢＤ３ 第３ボディダイオード
ＢＬ 境界
ＢＴ 電源部
ＣｒＥ コーナ電極
Ｃｓ 電流検出用電極パッド
ＤＥ ドレイン電極
ＤＥＰ ドレイン電極パッド
ＤＥ１、ＳＥ１ 第１部位
ＤＥ２、ＳＥ２ 第２部位
ＤＥ３、ＳＥ３ 第３部位
Ｇ１ 第１ゲート電極パッド
Ｇ１Ｌ 第１ゲート配線
Ｇ２ 第２ゲート電極パッド
Ｇ２Ｌ 第２ゲート配線
Ｇ３Ｌ ゲート配線接続部
Ｈ９１、Ｈ９２ 貫通穴
Ｋ カソード電極パッド
ＫＬ カソード配線
ＬＣＴ 負荷
ＳＢ 半導体基板
ＳＥ ソース電極
ＳＥＰ ソース電極パッド
Ｓｓ 電位検出用電極パッド
ＴＤ 温度検出素子
Ｔｒ１ 第１ＭＯＳトランジスタ
Ｔｒ２ 第２ＭＯＳトランジスタ
Ｔｒ３ 第３ＭＯＳトランジスタ

Claims (20)

  1. 互いに隣接する第１領域及び第２領域を有する半導体基板と、
    前記第１領域に設けられる第１トランジスタと、
    前記第２領域に設けられる第２トランジスタと、
    前記半導体基板に設けられる温度検出素子と、を備え、
    前記第１トランジスタは、
    第１導電型の第１ソース領域と、
    前記第１ソース領域から離して配置される第１導電型の第１半導体領域と、
    前記第１ソース領域と前記第１半導体領域との間に配置される第２導電型の第１ウェル領域と、を有し、
    前記第２トランジスタは、
    第１導電型の第２ソース領域と、
    前記第２ソース領域から離して配置される第１導電型の第２半導体領域と、
    前記第２ソース領域と前記第２半導体領域との間に配置される第２導電型の第２ウェル領域と、を有し、
    前記第１半導体領域と前記第２半導体領域とが接続される、半導体素子。
  2. 前記第１半導体領域と前記第２半導体領域とが一体化している、請求項１に記載の半導体素子。
  3. 前記第１領域に設けられるドレイン電極と、
    前記第２領域に設けられ、前記ドレイン電極から離して配置されるソース電極と、をさらに備え、
    前記ドレイン電極は前記第１ソース領域に電気的に接続し、
    前記ソース電極は前記第２ソース領域に電気的に接続する、請求項１又は２に記載の半導体素子。
  4. 前記半導体基板の法線方向からの平面視で、前記温度検出素子は、前記ドレイン電極と前記ソース電極との間に位置する、請求項３に記載の半導体素子。
  5. 前記温度検出素子は前記第２領域に設けられる、請求項１から４のいずれか１項に記載の半導体素子。
  6. 前記温度検出素子は、
    第１導電型層と、前記第１導電型層に接続する第２導電型層とを含むダイオードを有する、請求項１から５のいずれか１項に記載の半導体素子。
  7. 前記温度検出素子のアノード側に電気的に接続するアノード電極パッドと、
    前記温度検出素子のカソード側に電気的に接続するカソード電極パッドと、をさらに備え、
    前記アノード電極パッド及び前記カソード電極パッドは、前記半導体基板の外周部に配置される、請求項１から６のいずれか１項に記載の半導体素子。
  8. 前記第１トランジスタは、
    前記第１半導体領域の表面から前記第１ウェル領域を貫通し、且つ前記第１ソース領域と接する第１トレンチと、
    前記第１トレンチ内に配置されるゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第１トレンチ内に埋め込まれる第１ゲート電極と、を有し、
    前記第２トランジスタは、
    前記第２半導体領域の表面から前記第２ウェル領域を貫通し、且つ前記第２ソース領域と接する第２トレンチと、
    前記第２トレンチ内に配置されるゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記第２トレンチ内に埋め込まれる第２ゲート電極と、を有する請求項１から７のいずれか１項に記載の半導体素子。
  9. 前記第１トランジスタの前記第１ゲート電極に電気的に接続する第１ゲート電極パッドと、
    前記第２トランジスタの前記第２ゲート電極に電気的に接続する第２ゲート電極パッドと、をさらに備え、
    前記第１ゲート電極パッド及び前記第２ゲート電極パッドは、前記半導体基板の外周部に配置される、請求項８に記載の半導体素子。
  10. 前記第１トランジスタの外周には前記第１ゲート電極に電気的に接続し、且つ前記第１ゲート電極パッドに電気的に接続する第１ゲート配線を有し、
    前記第２トランジスタの外周には前記第２ゲート電極に電気的に接続し、且つ前記第２ゲート電極パッドに電気的に接続する第２ゲート配線を有する請求項９に記載の半導体素子。
  11. 前記第１トランジスタの外周には前記第１ゲート電極に電気的に接続する第１ゲート配線を有し、
    前記第２トランジスタの外周には前記第２ゲート電極に電気的に接続し、且つ前記第２ゲート電極パッドに電気的に接続する第２ゲート配線を有し、
    前記第１ゲート配線は、前記第２ゲート配線に電気的に接続する請求項９に記載の半導体素子。
  12. 前記第１領域と前記第２領域との境界には、第２導電型のチャネルストッパ領域を備え、
    前記チャネルストッパ領域と前記第１ウェル領域との間に配置する第２導電型の第１リサーフ領域と、
    前記チャネルストッパ領域と前記第２ウェル領域との間に配置する第２導電型の第２リサーフ領域と、を有し、
    前記第１ウェル領域の深さは前記第１トレンチより浅く、且つ前記第１リサーフ領域の深さは前記第１トレンチより深く、
    前記第２ウェル領域の深さは前記第２トレンチより浅く、且つ前記第２リサーフ領域の深さは前記第２トレンチより深い請求項８から１１のいずれか一項に記載の半導体素子。
  13. 前記第１リサーフ領域は前記第１トランジスタの外周に配置され、
    前記第２リサーフ領域は前記第２トランジスタの外周に配置される請求項１２に記載の半導体素子。
  14. 前記半導体基板に流れる電流を検出するための電流検出用電極パッド、をさらに備え、
    前記電流検出用電極パッドは、前記半導体基板の外周部に配置される、請求項１から１３のいずれか１項に記載の半導体素子。
  15. 前記半導体基板の電位を検出するための電位検出用電極パッド、をさらに備え、
    前記電位検出用電極パッドは、前記半導体基板の外周部に配置される、請求項１から１４のいずれか１項に記載の半導体素子。
  16. 前記半導体基板は、第１導電型の第１半導体層上に前記第１半導体層より不純物濃度が低い第１導電型の第２半導体層を有する請求項１に記載の半導体素子。
  17. 前記第２半導体層は、前記第１半導体領域および前記第２半導体領域を有する請求項１６に記載の半導体素子。
  18. 前記第１領域に位置する前記第１半導体層の第１ドレイン領域と、
    前記第２領域に位置する前記第１半導体層の第２ドレイン領域と、を備え、
    前記第１ドレイン領域と前記第２ドレイン領域とが接続される、請求項１７に記載の半導体素子。
  19. 互いに隣接する第１領域及び第２領域を有する半導体基板と、
    前記第１領域に設けられる第１トランジスタと、
    前記第２領域に設けられる第２トランジスタと、
    前記半導体基板に設けられる温度検出素子と、を備え、
    前記第１トランジスタのドレインと前記第２トランジスタのドレインとが接続される、半導体素子。
  20. 請求項１から１９のいずれか１項に記載の半導体素子と、
    前記半導体素子に接続される制御素子と、を備え、
    前記制御素子は、前記第１トランジスタ及び前記第２トランジスタのオン、オフを切り替える、半導体装置。
JP2018173085A 2018-09-14 2018-09-14 半導体素子及び半導体装置 Active JP7293592B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018173085A JP7293592B2 (ja) 2018-09-14 2018-09-14 半導体素子及び半導体装置
US16/521,060 US10910361B2 (en) 2018-09-14 2019-07-24 Semiconductor element and semiconductor device
JP2023060408A JP2023073524A (ja) 2018-09-14 2023-04-03 半導体素子及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018173085A JP7293592B2 (ja) 2018-09-14 2018-09-14 半導体素子及び半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023060408A Division JP2023073524A (ja) 2018-09-14 2023-04-03 半導体素子及び半導体装置

Publications (2)

Publication Number Publication Date
JP2020047660A true JP2020047660A (ja) 2020-03-26
JP7293592B2 JP7293592B2 (ja) 2023-06-20

Family

ID=69773243

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018173085A Active JP7293592B2 (ja) 2018-09-14 2018-09-14 半導体素子及び半導体装置
JP2023060408A Pending JP2023073524A (ja) 2018-09-14 2023-04-03 半導体素子及び半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023060408A Pending JP2023073524A (ja) 2018-09-14 2023-04-03 半導体素子及び半導体装置

Country Status (2)

Country Link
US (1) US10910361B2 (ja)
JP (2) JP7293592B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11282946B2 (en) 2020-05-29 2022-03-22 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875303B (zh) * 2018-08-31 2022-05-06 无锡华润上华科技有限公司 一种瞬态电压抑制器件及其制造方法
CN112701095B (zh) * 2020-12-15 2022-10-14 杰群电子科技（东莞）有限公司 一种功率芯片堆叠封装结构
CN116613072B (zh) * 2023-07-10 2023-09-22 南京华瑞微集成电路有限公司 集成电压采样功能的沟槽型mosfet及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02119416A (ja) * 1988-08-31 1990-05-07 Sgs Thomson Microelectron Sa 二方向性モノリシックスイッチ
JPH10326897A (ja) * 1997-03-25 1998-12-08 Hitachi Ltd 電流検出セル付トレンチゲート半導体装置
JP2008109008A (ja) * 2006-10-27 2008-05-08 Sanyo Electric Co Ltd 半導体装置
WO2014024595A1 (ja) * 2012-08-09 2014-02-13 富士電機株式会社 半導体装置及びその製造方法
JP2014053554A (ja) * 2012-09-10 2014-03-20 Renesas Electronics Corp 半導体装置及びその製造方法
JP2017147435A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
JP2018107331A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および過電流保護装置
WO2018163624A1 (ja) * 2017-03-06 2018-09-13 株式会社デンソー 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19811297B4 (de) * 1997-03-17 2009-03-19 Fuji Electric Co., Ltd., Kawasaki MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
JP4178831B2 (ja) 2002-05-13 2008-11-12 株式会社三洋物産 遊技機
JP4765252B2 (ja) * 2004-01-13 2011-09-07 株式会社豊田自動織機 温度検出機能付き半導体装置
JP2009088006A (ja) 2007-09-27 2009-04-23 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP6379778B2 (ja) 2014-07-15 2018-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6512025B2 (ja) * 2015-08-11 2019-05-15 富士電機株式会社 半導体素子及び半導体素子の製造方法
DE102016112162A1 (de) 2016-07-04 2018-01-04 Infineon Technologies Ag Elektronische schalt- und verpolschutzschaltung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02119416A (ja) * 1988-08-31 1990-05-07 Sgs Thomson Microelectron Sa 二方向性モノリシックスイッチ
JPH10326897A (ja) * 1997-03-25 1998-12-08 Hitachi Ltd 電流検出セル付トレンチゲート半導体装置
JP2008109008A (ja) * 2006-10-27 2008-05-08 Sanyo Electric Co Ltd 半導体装置
WO2014024595A1 (ja) * 2012-08-09 2014-02-13 富士電機株式会社 半導体装置及びその製造方法
JP2014053554A (ja) * 2012-09-10 2014-03-20 Renesas Electronics Corp 半導体装置及びその製造方法
JP2017147435A (ja) * 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
JP2018107331A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置および過電流保護装置
WO2018163624A1 (ja) * 2017-03-06 2018-09-13 株式会社デンソー 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11282946B2 (en) 2020-05-29 2022-03-22 Fuji Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP7293592B2 (ja) 2023-06-20
JP2023073524A (ja) 2023-05-25
US20200091135A1 (en) 2020-03-19
US10910361B2 (en) 2021-02-02

Similar Documents

Publication Publication Date Title
US11942531B2 (en) Semiconductor device including sense insulated-gate bipolar transistor
JP7293592B2 (ja) 半導体素子及び半導体装置
US8786015B2 (en) Super-junction semiconductor device
US11398818B2 (en) Semiconductor device
JP2011254387A (ja) 交流スイッチ
JP7135636B2 (ja) 半導体装置
US11600722B2 (en) Semiconductor element and semiconductor device
JP6295012B2 (ja) 半導体装置および電力変換装置
US10256232B2 (en) Semiconductor device including a switching element and a sense diode
US11127826B2 (en) Semiconductor device
JP2007287919A (ja) 温度検出機能付き半導体装置
US10727228B2 (en) Stacked integrated circuit
US20230246002A1 (en) Semiconductor device and circuit device
US11581307B2 (en) Semiconductor device
WO2022239550A1 (ja) 半導体装置
JP7120104B2 (ja) 半導体装置
US20230326922A1 (en) Semiconductor device
WO2024053485A1 (ja) 半導体装置
TW202333382A (zh) 半導體裝置及電路裝置
TWM507583U (zh) 具有高效能之靜電防護能力的功率電晶體
JP2023113218A (ja) 半導体装置および回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210811

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230509

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230522

R150 Certificate of patent or registration of utility model

Ref document number: 7293592

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150