JP7120104B2 - 半導体装置 - Google Patents

Description

本願は、半導体装置に関する。

インバータ等に用いられるパワーモジュールなどの半導体装置では、内蔵するスイッチング機能を持つＩＧＢＴ等のパワートランジスタが短絡した場合においても、パワートランジスタが一定時間破壊せずに持ちこたえることが要求される。一定時間とは、例えば、２～１０μｓであり、短絡した場合に短絡保護回路が動作し、短絡保護回路により半導体装置の動作が停止するまでの時間である。

パワートランジスタが短絡した場合は、短絡した時間が継続するにつれてパワートランジスタが発熱して破壊に至ることがある。パワートランジスタが破壊した場合は、半導体装置の周辺装置の破壊を招く懸念がある。そのため、パワートランジスタを備えた半導体装置においては、パワートランジスタの短絡動作時になるべく早く通電制御等の短絡保護動作を開始して、半導体装置の動作を停止することが求められる。

通電制御の保護動作としては、パワートランジスタの短絡時にパワートランジスタのゲート電圧を制御することで、パワートランジスタの通電を制御してパワートランジスタの破壊を防止する技術がある。例えば、従来の半導体装置では、ロゴスキーコイルを有し、ロゴスキーコイルの出力電圧を基に短絡検出器でパワートランジスタの短絡を検知して、短絡検出器によって短絡を検知した場合には、ゲート電圧制限手段にてパワートランジスタのゲート信号電圧を引き下げて通電を制御することでパワートランジスタの破壊を防止する半導体装置が記載されている（例えば、特許文献１参照）。

特開２００１－１６９５３３号公報

しかしながら、上述したような従来の半導体装置においては、短絡してからゲート信号電圧を引き下げるまでに、短絡を検知した信号やゲート信号電圧引き下げのための信号の送受信（演算等の信号処理を含む）が必要である。信号の送受信に時間が掛かることから、短絡動作時に通電制御を開始するまでに時間を要する課題があった。

本願は、上述のような課題を解決するためになされたもので、短絡動作時に信号の送受信をせずとも、ゲート電圧の引き下げによる通電制御が可能な半導体装置を提供することを目的とする。

本願に係る半導体装置は、第１導電型のドリフト層と、ドリフト層の表面に設けられた第２導電型のベース層と、ベース層の表面に選択的に設けられた第１導電型のソース層と、ソース層に接し前記ベース層を貫通して前記ドリフト層に達する第１トレンチと、第１トレンチの側面及び底面に設けられた第１絶縁膜と、第１トレンチ内に設けられ、第１絶縁膜を介して前記ベース層に面するゲート電極と、ベース層を貫通してドリフト層に達する第２トレンチと、第２トレンチの側面及び底面に配設された第２絶縁膜と、ベース層上及びソース層上にベース層及びソース層に接して設けられ、第２絶縁膜に隣接して第２トレンチ内にも設けられたゲート電圧制御用電極と、ゲート電圧制御用電極上に第３絶縁膜を介して設けられ、ゲート信号電圧の基準電位が接続されるエミッタ電極と、第２トレンチ内でゲート電圧制御用電極に電気的に接続された一端と、エミッタ電極に電気的に接続された他端と、を有し、一端と他端との温度差に応じて一端の電位を他端の電位より高くする熱電素子と、を備えるものである。

本願に開示される半導体装置によれば、短絡動作時に信号の送受信をせずともゲート電圧を抑制できるため、短絡から保護動作開始までの時間を短縮可能な半導体装置を提供することが可能である。

実施の形態１に係る半導体装置の平面図である。 実施の形態２に係る半導体装置の断面図である。 短絡動作時における実施の形態１に係る半導体装置の内部の電界分布の一例を示す図である。 ゼーベック効果を利用した実施の形態１に係る半導体装置の短絡動作時のゲート電圧の抑制効果を示す図である。 図４に実施の形態１に係る半導体装置の通常動作時のゲート電圧を追加した図である。 実施の形態２に係る半導体装置の平面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の平面図である。 実施の形態３に係る半導体装置の断面図である。

以下、図面を参照しながら実施形態について説明する。図面は模式的に示されたものであるため、サイズおよび位置の相互関係は変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。

また、以下の説明では、「上」、「下」、「側」、「底」、「表（おもて）」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするために便宜上用いられているものであり、実際に実施される際の方向を限定するものではない。

半導体の導電型については、第１導電型をｎ型、第２導電型をｐ型として説明を行う。しかし、これらを反対にして第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ＋型はｎ型よりもドナー不純物の濃度が高く、ｎ－型はｎ型よりもドナー不純物の濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりもアクセプタ不純物の濃度が高く、ｐ－型はｐ型よりもアクセプタ不純物の濃度が低いことを意味する。

＜実施の形態１＞
図１を用いて実施の形態１に係る半導体装置１００の構成を説明する。図１は、実施の形態１に係る半導体装置の平面図である。

半導体装置１００は、アクティブ領域１とゲートパッド領域２と平面視でアクティブ領域１及びゲートパッド領域２を囲むように配置された終端領域３とを有する。アクティブ領域１は通電領域であり、表面にゲート信号の基準電位を入力するワイヤ及び主電流が流れるワイヤが接続される領域である。ゲートパッド領域２は、半導体装置１００のゲート信号のゲート電位を入力するワイヤが接続される領域である。終端領域３は、半導体装置１００の耐圧を保持するための領域である。アクティブ領域１と終端領域３との界面近傍には、ゲートパッド領域２に接続されたゲート配線４が環状に配置されている。アクティブ領域１にはゲート配線４に接続された複数のトレンチ５が平行に配置されている。

以降は、図２を用いて説明する。図２は、実施の形態１に係る半導体装置の断面図である。図２は、図１に記載のＡ－Ａ線での断面図である。

ｎ－型のドリフト層６の表面に、ｐ型のベース層７が配置されている。ベース層７の表面にはｎ＋型のソース層８とｐ＋型の拡散層９が選択的に配置されている。ソース層８に接しベース層７を貫通してドリフト層６に到達するゲート用トレンチ５ａが配置されている。ゲート用トレンチ５ａの側面及び底面には第１絶縁膜１０が配置され、第１絶縁膜１０を介してゲート電極１１がベース層７に面して配置されている。ゲート電極１１はポリシリコン等の材料で構成される。ゲート電極１１の上に層間絶縁膜１２が配置されている。なお、図２には図示しないが、ゲート電極１１はゲート配線４を介してゲートパッド領域２と電気的に接続されている。なお、ｐ＋型の拡散層９は必ずしも必要ではなく、ｐ＋型の拡散層９を形成せずにｐ＋型の拡散層９をベース層７のままとしても良い。

ベース層７を貫通してドリフト層６に到達する熱電素子用トレンチ５ｂが配置されている。熱電素子用トレンチ５ｂの側面及び底面には第２絶縁膜１９が配置され、第２絶縁膜１９に隣接してゲート電圧制御用電極１３が配置されている。ゲート電圧制御用電極１３は、熱電素子用トレンチ５ｂの外でベース層７、ソース層８、拡散層９の夫々の表面に接して設けられ、ゲート電圧制御用電極１３はベース層７、ソース層８、拡散層９と電気的に接続されている。

熱電素子１５は一端と他端を有する。熱電素子１５は導電性のＮ型熱電材料にて構成され、一端と他端との温度差に応じた起電力が発生する現象（ゼーベック効果）を利用し、高温側の端部を低温側の端部より起電力分だけ高電位とする素子である。本願においては熱電材料のタイプを示すＮ型及びＰ型は大文字で示し、半導体領域をｎ型及びｐ型は小文字で示して区別する

熱電素子用トレンチ５ｂ内に熱電素子１５の一端が配置され、熱電素子１５の一端はゲート電圧制御用電極１３に接続され、熱電素子１５の他端は熱電素子用トレンチ５ｂの上方、熱電素子用トレンチ５ｂの外でエミッタ電極１４に接続されている。ゲート電圧制御用電極１３とエミッタ電極１４とは熱電素子１５を介して電気的に接続されるが、熱電素子１５の一端および他端で接続された箇所以外の領域は、第３絶縁膜１６によりゲート電圧制御用電極１３とエミッタ電極１４とが電気的に分離されている。また熱電素子１５の側面も第３絶縁膜１６に覆われる。

また、図２中にエミッタ電極１４の表面Ｓ１、ベース層７の表面の深さＤ１、ベース層７とドリフト層６との界面の深さＤ２を示す。ベース層７の表面の深さＤ１及びベース層７とドリフト層６との界面の深さＤ２は夫々エミッタ電極の表面Ｓ１を基準とした深さである。

熱電素子１５の一端は、ベース層７とドリフト層６との界面の深さＤ２から±５μｍ以内の深さに配置されることが望ましい。熱電素子１５の一端を前述の範囲より浅くした場合、つまりエミッタ電極１４側に熱電素子１５の一端を配置した場合は、一端と他端との温度差が小さくなりゼーベック効果が弱まる。熱電素子１５の一端を前述の範囲より深くした場合、つまりエミッタ電極１４より離れる側に熱電素子１５の一端を配置した場合は、熱電素子用トレンチ５ｂをドリフト層６内に深く形成する必要があり、熱電素子用トレンチ５ｂの深さとゲート用トレンチ５ａとの深さを合わせることが困難である。熱電素子用トレンチ５ｂの深さがゲート用トレンチ５ａの深さより深くなる場合、熱電素子用トレンチ５ｂの底面近傍のドリフト層６の電界強度が増すことから、スイッチング動作時におけるドリフト層６の破壊耐量が低下する懸念がある。望ましくは熱電素子用トレンチ５ｂの深さとゲート用トレンチ５ａの深さとは製造誤差の範囲内において同じであることが良く、熱電素子用トレンチ５ｂの深さとゲート用トレンチ５ａの深さは±５μｍ以内が良い。

トレンチ５ａの幅Ｗａと熱電素子用トレンチ５ｂの幅Ｗｂとは、同じ幅にしても良いし、異なる幅としても良い。例えば、熱電素子１５の幅がゲート電極１１の幅より大きい場合は、熱電素子用トレンチ５ｂの幅Ｗｂをゲート用トレンチ５ａの幅Ｗａの幅より大きくして、熱電素子１５を配置するスペースを設けても良い。

ドリフト層６の裏面にはｎ型のバッファ層１６が配置され、バッファ層１６の下にはｐ型のコレクタ層１７が配置される。コレクタ層１７の下には、コレクタ電極１８が配置される。

次にこのように構成された半導体装置１００における短絡動作時の熱電素子１５のゼーベック効果を利用した起電力について説明する。図３は、短絡動作時における実施の形態１に係る半導体装置の内部の電界分布の一例を示す図である。短絡動作時には、エミッタ電極１４とコレクタ電極１８との間に外部電源に応じた電圧Ｖ_ＣＣが印加される。電圧Ｖ_ＣＣに応じて半導体装置１００の内部は、図３に示すような電界分布となる。

図３は、アクティブ領域１においてトレンチ５が配置されていない箇所における電界を示す。横軸はエミッタ電極１４の表面Ｓ１からの深さ方向の距離を示しており、縦軸はエミッタ電極１４の表面Ｓ１からの深さ方向の距離に応じた電界を示している。エミッタ電極１４の表面Ｓ１からベース層７の表面の深さＤ１までの深さ範囲には電界がない。しかしながら、ベース層７の表面の深さＤ１からベース層７とドリフト層６との界面の深さＤ２までの深さ範囲Ｄ２では深くなるほど電界は強くなる。

半導体装置１００の内部の発熱は、電界の強さに応じて大きくなる。つまり、エミッタ電極１４の表面Ｓ１やベース層７の表面の深さＤ１における発熱に比べてベース層７とドリフト層６との界面の深さＤ２における発熱は大きい。

熱電素子１５の一端は、ベース層７とドリフト層６との界面の深さＤ２から±５μｍの深さに配置されている。電界の強いベース層７とドリフト層６との界面近傍で発生した熱は、第２絶縁膜１９及びゲート電圧制御用電極１３を介して熱電素子１５の一端に伝熱され、熱電素子１５の一端を昇温する。一方で熱電素子１５の他端は、前述のように電界がないエミッタ電極１４の裏面に接続されていることから、熱電素子１５の一端と比べて昇温しない。このことから、短絡動作時は、熱電素子１５の一端の温度は、熱電素子１５の他端の温度と比べて高くなる。

熱電素子１５は導電性のＮ型熱電材料にて構成されていることから、一端と他端との温度差に応じた起電力が発生して、熱電素子１５の高温側の端部を低温側の端部より起電力の分だけ高電位にする。つまり、短絡動作時には、熱電素子１５の一端は、他端より高電位となる。

図４は、ゼーベック効果を利用した実施の形態１に係る半導体装置の短絡動作時のゲート電圧の抑制効果を示す図である。図４の横線は下からエミッタ電極１４の電位ＶＥ、短絡動作時のゲート電圧制御用電極１３の電位ＶＳ１、ゲート電極１１の電位ＶＧを示し、上側に行くほど高電位であることを示している。

図４の矢印は、半導体装置１００のゲート信号電圧Ｖ１、短絡動作時のゲート駆動電圧Ｖ２を示す。基準電位がエミッタ電極１４に接続され、ゲート電位がゲート電極１１に接続されたゲートパッド領域２に接続されていることより、ゲート信号電圧Ｖ１はエミッタ電極１４の電位ＶＥとゲート電極１１の電位ＶＧとの電位差で示される。短絡動作時のゲート駆動電圧Ｖ２は、半導体装置１００のソース層８に接続されたゲート電圧制御用電極１３の電位ＶＳ１とゲート電極の電位ＶＧとの電位差で示され、短絡動作時に半導体装置１００の通電を制御する電圧である。短絡動作時のゲート駆動電圧Ｖ２が小さい程、短絡動作時に通電される電流が小さくなり、半導体装置１００の発熱を抑制して破壊を防ぐことができる。

半導体装置１００が短絡した場合、前述のように熱電素子１５の一端は他端と比べて高電位となる。熱電素子１５の一端はゲート電圧制御用電極１３に接続され、熱電素子１５の他端はエミッタ電極１４に接続されていることより、短絡動作時のゲート電圧制御用電極１３の電位ＶＳ１はエミッタ電極１４の電位ＶＥより高電位になる。より具体的には、エミッタ電極１４の電位ＶＥはゲート信号の基準電位で制御されることにより、エミッタ電極１４の電位ＶＥは低下せず、短絡動作時のゲート電圧制御用電極１３の電位ＶＳ１が熱電素子１５で発生した起電力の分だけ、エミッタ電極１４の電位ＶＥより高くなる。つまり、熱電素子１５で発生した電圧の分だけ短絡動作時のゲート駆動電圧Ｖ２は、ゲート信号電圧Ｖ１よりも小さくなり、短絡動作時のアクティブ領域１の電流を小さくするように半導体装置１００の通電を制御できる。

続いて半導体装置１００の通常動作時のゲート電圧に関して説明する。通常動作を通電（オン）状態、非通電（オフ）状態、通電と非通電の切替（スイッチング）状態の３つの状態に分けて説明する。通電状態では、エミッタ電極１４とコレクタ電極１８との間に印加される電圧は短絡動作時の電圧Ｖ_ＣＣと比べて例えば１００分の１程度であり、電流も短絡動作時の例えば５～１０分の１程度であることから、短絡動作時と比較して熱電素子１５の一端及び他端は昇温せず、ゼーベック効果による起電力は低い。非通電状態においてはリーク電流しか流れないことよりゼーベック効果による起電力は短絡動作時と比較して低い。通電と非通電との切替状態においては、電流と電界の夫々が短絡動作時より低く弱いことよりゼーベック効果による起電力は短絡動作時と比較して低い。つまり、通常動作時は、熱電素子１５のゼーベック効果による起電力は短絡動作時と比べて小さい。

図５は、図４に実施の形態１に係る半導体装置の通常動作時のゲート電圧を追加した図である。具体的には、図４に通常動作時のゲート電圧制御用電極１３の電位ＶＳ２、通常動作時のゲート駆動電圧Ｖ３を追加した図である。

通常動作時は、短絡動作時と比べて熱電素子１５のゼーベック効果による起電力が小さいため、熱電素子１５の一端の電位の上昇が短絡動作時より小さい。そのため、短絡動作時のゲート電圧制御用電極１３の電位ＶＳ１より通常動作時のゲート電圧制御用電極１３の電位ＶＳ２は低くなる。通常動作時のゲート駆動電圧Ｖ３は短絡動作時のゲート駆動電圧Ｖ２より大きくなる。

つまり、通常動作から短絡動作に移行した場合には、ゲート駆動電圧を小さくして、アクティブ領域１の電流を小さくするように半導体装置１００の通電を制御できる。

以上より、半導体装置１００は短絡動作時に熱電素子１５のゼーベック効果を利用して、ソース層８に接続されたゲート電圧制御用電極１３の電位を高め、ゲート駆動電圧Ｖ２を抑制し、半導体装置１００の通電を制御することが可能である。なお、ゲート駆動電圧Ｖ３の抑制は、外部から入力されるゲート信号電圧を変更せずに実施できることから、外部との信号の送受信が不要である。

＜実施の形態２＞
図６および図７を用いて実施の形態２に係る半導体装置２００の構成を説明する。図６は、実施の形態２に係る半導体装置の平面図である。また、図７は、実施の形態２に係る半導体装置の断面図である。図７は図６に記載のＢ－Ｂ線での断面図である。なお、実施の形態２では、実施の形態１と同一又は対応する部分についての説明は、省略する。

実施の形態２に係る半導体装置２００は、実施の形態１に係る半導体装置１００とは熱電素子の構成が異なる。実施の形態２に係る半導体装置２００では、熱電素子用トレンチ５ｂ内に配置される熱電素子２１５が、二つのＮ型熱電材料２１５ａと一つのＰ型熱電素子２１５ｂとを１セットとした構成であり、その構成が複数回の繰り返しで配置される。熱電素子用トレンチ５ｂの長手方向、つまり図６における紙面左右方向で、図７に示すように、二つのＮ型熱電材料２１５ａが、Ｐ型熱電素子２１５ｂを挟むように、配置される。Ｐ型熱電素子２１５ｂとは、低温側の端部を高温側の端部より起電力分だけ高電位とする熱電素子であり、高温側の端部を低温側の端部より起電力分だけ高電位とする熱電素子Ｎ型熱電素子２１５ａとは、逆の温度特性を有する。

Ｎ型熱電材料２１５ａ及びＰ型熱電素子２１５ｂは夫々一端及び他端を有する。Ｎ型熱電材料２１５ａ及びＰ型熱電素子２１５ｂの一端は、ベース層７とドリフト層６との界面の深さＤ２から±５μｍの深さとなるように配置されている。Ｎ型熱電材料２１５ａ及びＰ型熱電素子２１５ｂの夫々の他端は、夫々の一端よりエミッタ電極１４側、つまり図６における紙面上側であり、ベース層７とドリフト層６との界面の深さＤ２からは夫々の一端と比較して遠くに配置される。

Ｐ型熱電素子２１５ｂを挟んだ一方のＮ型熱電材料２１５ａの他端は、熱電素子電極２１５ｃを介してエミッタ電極１４に接続されており、一方のＮ型熱電材料２１５ａの他端は、熱電素子電極２１５ｃを介してＰ型熱電素子２１５ｂの他端に接続されている。Ｐ型熱電素子２１５ｂの一端は、熱電素子電極２１５ｃを介して他方のＮ型熱電材料２１５ａの一端に接続される。他方のＮ型熱電材料２１５ａの他端は、熱電素子電極２１５ｃを介してゲート電圧制御用電極１３に接続される。エミッタ電極１４とゲート電圧制御用電極１３との間のその他の領域には、絶縁材２１５ｄが配置される。つまり、熱電素子電極２１５ｃを介して、エミッタ電極、Ｎ型熱電材料２１５ａ、Ｐ型熱電素子２１５ｂ、Ｎ型熱電材料２１５ａ、ゲート電圧制御用電極１３が直列に接続された構成である。

次にこのように構成された半導体装置２００における短絡動作時の熱電素子２１５のゼーベック効果を利用した起電圧について説明する。半導体装置２００においても、短絡時には、Ｎ型熱電材料２１５ａ及びＰ型熱電素子２１５ｂの夫々の一端は、夫々の他端と比較して高温となる。

一方のＮ型熱電材料２１５ａの他端は、エミッタ電極１４に接続されており、ゲート信号の基準電位である。一方のＮ型熱電材料２１５ａの一端は、一方のＮ型熱電材料２１５ａで発生したゼーベック効果による起電力の分だけ一方のＮ型熱電材料２１５ａの他端と比較して高電位である。一方のＮ型熱電材料２１５ａの一端は、熱電素子電極２１５ｃを介してＰ型熱電素子２１５ｂの一端に接続されていることから、一方のＮ型熱電材料２１５ａの一端とＰ型熱電素子２１５ｂの一端とは同電位であり、共に、エミッタ電極１４及び一方のＮ型熱電材料２１５ａの他端の電位より高電位である。

Ｐ型熱電素子２１５ｂの他端は、Ｐ型熱電素子２１５ｂの他端より低温であることから、Ｐ型熱電素子２１５ｂの他端は、Ｐ型熱電素子２１５ｂで発生したゼーベック効果による起電力の分だけＰ型熱電素子２１５ｂの一端と比較して高電位である。Ｐ型熱電素子２１５ｂの他端は、熱電素子電極２１５ｃを介して他方のＮ型熱電素子２１５ａの一端に接続されていることから、Ｐ型熱電素子２１５ｂの他端と他方のＮ型熱電材料２１５ａの他端とは同電位であり、共に、一方のＮ型熱電材料２１５ａの一端及びＰ型熱電素子２１５ｂの一端の電位より高電位である。

他方のＮ型熱電素子２１５ａの一端は、他方のＮ型熱電素子２１５ａの他端より高温であることから、他方のＮ型熱電素子２１５ａの一端は、他方のＮ型熱電素子２１５ａで発生した効果による起電力の分だけ他方のＮ型熱電材料２１５ａの他端と比較して高電位である。Ｐ型熱電素子２１５ｂの他端は、熱電素子電極２１５ｃを介して他方のＮ型熱電素子２１５ａの一端に接続されていることから、Ｐ型熱電素子２１５ｂの他端と他方のＮ型熱電材料２１５ａの他端とは同電位であり、共に、一方のＮ型熱電材料２１５ａの一端及びＰ型熱電素子２１５ｂの一端の電位より高電位である。高電位となったＰ型熱電素子２１５ｂの一端はゲート電圧制御用電極１３に接続されていることから、ゲート電圧制御用電極１３の電位を、エミッタ電極１４の電位より高めることができる。

以上より、半導体装置２００は短絡動作時には、熱電素子２１５のゼーベック効果を利用して、ソース層８に接続されたゲート電圧制御用電極１３の電位を高め、半導体装置２００の通電を制御することが可能である。なお、半導体装置２００の通電を制御には外部から入力されるゲート信号電圧を変更せずに実施できることから、外部との信号の送受信が不要である。

実施の形態２に係る半導体装置２００では、Ｎ型熱電素子２１５ａの一端及びＰ型熱電素子２１５ｂの一他端を高温となるベース層７とドリフト層６との界面側に配置して直列に配置した例を示したが、Ｎ型熱電素子２１５ａのみを直列に接続した構成も可能である。例えば、熱電素子電極２１５ｃにて一つのＮ型熱電素子２１５ａの一端と、他のＮ型熱電素子２１５ａの他端を接続することで同様な効果を得ることが可能である。

実施の形態２に係る半導体装置２００では、二つのＮ型熱電材料２１５ａと一つのＰ型熱電素子２１５ｂとを１セットとした例を示したが、三つのＮ型熱電材料２１５ａと二つのＰ型熱電素子２１５ｂ等のように、直列接続する熱電素子の数を変更しても同様な効果を得ることが可能である。

＜実施の形態３＞
図８および図９を用いて実施の形態３に係る半導体装置３００の構成を説明する。図８は実施の形態３に係る半導体装置の平面図である。また、図９は実施の形態３に係る半導体装置の断面図である。図９は図８に記載のC－C線での断面図である。なお、実施の形態３では、実施の形態１及び実施の形態２と同一又は対応する部分についての説明は、省略する。

図８および図９に示すように、実施の形態３に係る半導体装置３００においては、熱電素子用トレンチ５ｂがアクティブ領域１内のゲートパッド領域２と隣接する箇所に配置される。図９に示すように、熱電素子３１５の一端と他端とが熱電素子用トレンチ５ｂの深さ方向に対して垂直な方向つまり紙面左右方向に位置するように熱電素子３１５が熱電素子用トレンチ５ｂの中に配置される。熱電素子３１５の一端は熱電素子３１５の他端に対して、アクティブ領域１側に配置される。

熱電素子３１５は、Ｎ型熱電材料にて形成される。熱電素子３１５の一端はゲート電圧制御用電極１３に接続され、熱電素子３１５の他端はエミッタ電極１４に接続される。熱電素子３１５に接続するため、ゲート電圧制御用電極１３及びエミッタ電極１４は、熱電素子用トレンチ５ｂの深さ方向に対して平行な部分を有する。ゲート電圧制御用電極１３とエミッタ電極１４とは熱電素子１５を介して接続されるが、熱電素子３１５で接続された箇所以外の領域は、第３絶縁膜１６により電気的に分離されている。また熱電素子３１５の側面も第３絶縁膜１６に覆われる。第３絶縁膜１６を広範囲で形成することが困難な場合は絶縁材にて熱電素子１５の側面を覆っても良い。

短絡動作時にはアクティブ領域１は通電により発熱するが、ゲートパッド領域２は、短絡動作時において非通電の領域であることから発熱しない。そのため、短絡時のアクティブ領域１の温度はゲートパッド領域２と比較して高い。

熱電素子３１５の一端は熱電素子３１５の他端に対して、アクティブ領域１側に配置されていることから、短絡時に熱電素子３１５の一端は、他端に対して高温となる。そのため、半導体装置３００が短絡した場合、熱電素子３１５の一端は他端と比べて高電位となり、短絡動作時のゲート駆動電圧を抑制できる。半導体装置３００の通常動作時においては、アクティブ領域１の発熱が短絡時と比較して小さいことから、通常動作時は、熱電素子１５のゼーベック効果による起電力は短絡動作時と比べて小さい。

つまり、通常動作から短絡動作に移行した場合には、ゲート駆動電圧は小さくして、アクティブ領域１の電流を小さくするように半導体装置３００の通電を制御できる。

以上より、半導体装置３００は短絡動作時に熱電素子３１５のゼーベック効果を利用して、ソース層８に接続されたゲート電圧制御用電極１３の電位を高め、ゲート駆動電圧Ｖ２を抑制し、半導体装置３００の通電を制御することが可能である。なお、ゲート駆動電圧Ｖ３の抑制は、外部から入力されるゲート信号電圧を変更せずに実施できることから、外部との信号の送受信が不要である。

実施の形態３に係る半導体装置３００では、熱電素子３１５の一端は熱電素子３１５の他端に対して、アクティブ領域１側に配置し、他端をゲートパッド領域２側に配置した例を示したが、熱電素子３１５の一端は熱電素子３１５の他端に対して、アクティブ領域１側に配置し、他端を終端領域３側に配置しても同様に効果を奏する。これは、終端領域３は、ゲートパッド領域２と同様に短絡動作時において非通電の領域であるためである。

５ａ ゲート用トレンチ
５ｂ 熱電素子用トレンチ
６ ドリフト層
７ ベース層
８ ソース層
１０ 第１絶縁膜
１１ ゲート電極
１３ ゲート電圧制御用電極
１５ 熱電素子
１６ 第３絶縁膜
１９ 第２絶縁膜
１００ 半導体装置
２００ 半導体装置
２１５ 熱電素子
３００ 半導体装置
３１５ 熱電素子

Claims (8)

1. 第１導電型のドリフト層と、
   前記ドリフト層の表面に設けられた第２導電型のベース層と、
   前記ベース層の表面に選択的に設けられた第１導電型のソース層と、
   前記ソース層に接し前記ベース層を貫通して前記ドリフト層に達する第１トレンチと、
   前記第１トレンチの側面及び底面に設けられた第１絶縁膜と、
   前記第１トレンチ内に設けられ、前記第１絶縁膜を介して前記ベース層に面するゲート電極と、
   前記ベース層を貫通して前記ドリフト層に達する第２トレンチと、
   前記第２トレンチの側面及び底面に配設された第２絶縁膜と、
   前記ベース層上及び前記ソース層上に前記ベース層及び前記ソース層に接して設けられ、前記第２絶縁膜に隣接して前記第２トレンチ内にも設けられたゲート電圧制御用電極と、
   前記ゲート電圧制御用電極上に第３絶縁膜を介して設けられ、ゲート信号電圧の基準電位が接続されるエミッタ電極と、
   前記第２トレンチ内で前記ゲート電圧制御用電極に電気的に接続された一端と、前記エミッタ電極に電気的に接続された他端と、を有し、前記一端と前記他端との温度差に応じて前記一端の電位を前記他端の電位より高くする熱電素子と、
   を備えた半導体装置。
2. 前記熱電素子はＮ型熱電材料を用いて構成された、
   請求項１に記載の半導体装置。
3. 前記熱電素子は少なくとも２つ以上のＮ型熱電材料と少なくとも１つ以上のＰ型熱電材料とを直列に接続して構成された、
   請求項１または請求項２に記載の半導体装置。
4. 前記熱電素子の前記一端は、前記ドリフト層と前記ベース層の界面の深さから±５μｍ以内の深さに設けられた、
   請求項１から３のいずれか１項に記載の半導体装置。
5. 前記第２トレンチの幅は、前記第１トレンチの幅より広い、
   請求項１から４のいずれか１項に記載の半導体装置。
6. 前記第２トレンチの深さは、前記第１トレンチの深さと同じである、
   請求項１から５のいずれか１項に記載の半導体装置。
7. 前記熱電素子の前記一端は、前記第２トレンチ内で前記ゲート電圧制御用電極に電気的に接続され、
   前記熱電素子の前記他端は、前記第１トレンチの上方かつ外で前記エミッタ電極に電気的に接続された、
   請求項１から６のいずれか１項に記載の半導体装置。
8. 前記第１トレンチ及び前記第２トレンチが配置された通電領域と、
   前記通電領域の周囲に配置された非通電領域と、
   を備え、
   前記熱電素子の前記他端は前記第２トレンチ内に配置され、前記熱電素子の前記一端よりも、前記非通電領域側に配置された、
   請求項１から６のいずれか１項に記載の半導体装置。

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