JP2014053554A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＭＯＳＦＥＴの動作に影響を与えることなく、温度検出を行うことができる半導体装置を提供すること。
【解決手段】実施の形態に係る半導体装置は、チップの第１領域に第１ＭＯＳＦＥＴが形成され、第２領域に第２ＭＯＳＦＥＴが形成されている。第１領域においてチップの表面には、第１ソース端子及び第１ゲート端子が形成されている。第２領域においてチップの表面には、第１ソース端子と第１ゲート端子が並ぶ方向と略平行に並ぶように配置された、第２ソース端子、第２ゲート端子が形成されている。第１ソース端子と第２ソース端子との間には、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴと電気的に接続されていない温度検出ダイオードが設けられている。第１端子と第２端子とが並ぶ方向は、第１ソース端子と第１ゲート端子が並ぶ方向及び第２ソース端子と第２ゲート端子が並ぶ方向と略平行な第１方向である。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、縦型トランジスタ構造を有する半導体装置及びその製造方法に関する。
近年、携帯電話やノートＰＣをはじめ様々なところで、高容量で小型であるＬｉイオン電池が使用されている。Ｌｉイオン電池は高性能であるが、過充電、過放電、短絡等により発熱や劣化を生じやすく、場合によっては破裂などの問題が起きる。Ｌｉイオン電池を安全に使用するためには保護回路が必要である。そのため、電池パックの中には過充電、過放電、過電流、異常発熱等を監視し、充放電を制御する保護回路基板が設けられている。
保護回路基板は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、抵抗、温度検出素子、制御ＩＣを備えている。ＭＯＳＦＥＴは、充電経路、放電経路をＯＮ／ＯＦＦするものである。ＭＯＳＦＥＴとしては、例えばドレイン電極を共通にした２個のＦＥＴを１チップで構成した双方向ＭＯＳＦＥＴが用いられる。抵抗は、充放電電流を検出するものである。温度検出素子は、ＭＯＳＦＥＴおよび保護回路基板の温度を検出するものであり、例えば、サーミスタなどが用いられる。制御ＩＣは、これらの素子からの情報を処理してＭＯＳＦＥＴを制御する。
携帯電話やノートＰＣの小型化、低価格化が進む中、保護回路基板にも小型化や薄型化、低価格化が要求されている。このような中、温度検出素子をＭＯＳＦＥＴに搭載する技術が提案されている。特許文献１では、パワーＭＯＳＦＥＴが形成される領域上において、最も温度が高くなるアクティブ領域上のソースパッドに隣接する位置に温度検出素子が設けられている。この温度検出素子は、同一チップ内の制御回路形成領域に接続されており、検出信号を外部に取り出すことができない。
特許文献２には、２つの出力用ＭＯＳＦＥＴのゲートに夫々接続された２つのバイポーラトランジスタを備え、各バイポーラトランジスタの漏れ電流を検出することにより、出力用ＭＯＳＦＥＴの過熱状態を検出する技術が記載されている。
特開２００４−３１９８０号公報 特開２００７−９５８４８号公報
特許文献２では、バイポーラトランジスタが出力用ＭＯＳＦＥＴのゲートに接続されているため、ゲートに接続される容量が増加する。これにより、出力用ＭＯＳＦＥＴがバイポーラトランジスタの影響を受けて、動作速度が遅くなる恐れがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、チップの第１領域に形成された第１ＭＯＳＦＥＴの第１ソース端子と第２領域に形成された第２ＭＯＳＦＥＴの第２ソース端子との間に、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴと電気的に接続されていない温度検出ダイオードが設けられている。温度検出ダイオードの第１端子と第２端子とが並ぶ方向は、第１ＭＯＳＦＥＴの第１ソース端子と第１ゲート端子が並ぶ方向及び第２ＭＯＳＦＥＴの第２ソース端子と第２ゲート端子が並ぶ方向と略平行な第１方向、又は、略垂直な第２方向である。
実施の形態によれば、ＭＯＳＦＥＴの動作に影響を与えることなく、温度検出を行うことが可能となる。
実施の形態１に係る半導体装置の構成を示す回路図である。 図１に示す半導体装置の表面レイアウトを示す図である。 図２に示す半導体装置のＩＩＩ−ＩＩＩ断面図である。 図２に示す半導体装置のＩＶ―ＩＶ断面図である。 図２に示す半導体装置に用いられる温度検出ダイオードの構成を示す図である。 図５に示す温度検出ダイオードの一部を拡大した図である。 図２に示す半導体装置に用いられる双方向ツェナーダイオードの構成を示す図である。 実施の形態１に係る半導体装置の製造方法を説明する製造工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明する製造工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明する製造工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明する製造工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明する製造工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明する製造工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明する製造工程断面図である。 実施の形態１に係る半導体装置を使用した電池保護回路の構成を示す回路図である。 実施の形態１に係る半導体装置を使用した電池保護回路を基板に実装した状態を示す図である。 実施の形態１に係る半導体装置を使用した電池保護回路を基板に実装した状態を示す図である。 実施の形態２に係る半導体装置に用いられる温度検出ダイオードの一部を拡大した図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態２に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置に用いられる温度検出ダイオードの一部を拡大した図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態３に係る半導体装置の製造工程断面図である。 実施の形態４に係る半導体装置の構成を示す回路図である。 図１６に示す半導体装置の表面レイアウトを示す図である。 図１７に示す半導体装置のＸＶＩＩＩ−ＸＶＩＩＩ断面図である。 図１７に示す半導体装置のＸＩＸ―ＸＩＸ断面図である。 図１７に示す半導体装置に用いられる保護ダイオードの構成を示す図である。 実施の形態５に係る半導体装置の構成を示す回路図である。 図２１に示す半導体装置の表面レイアウトを示す図である。 図２２に示す半導体装置のＸＸＩＩＩ−ＸＸＩＩＩ断面図である。 図２２に示す半導体装置のＸＸＩＶ―ＸＸＩＶ断面図である。 図２２に示す半導体装置のＸＸＶ―ＸＸＶ断面図である。 実施の形態６に係る半導体装置の表面レイアウトを示す図である。 図２６に示す半導体装置のＸＸＶＩＩ−ＸＸＶＩＩ断面図である。 図２６に示す半導体装置のＸＸＶＩＩＩ―ＸＸＶＩＩＩ断面図である。 図２６に示す半導体装置のＸＸＩＸ―ＸＸＩＸ断面図である。 実施の形態７に係る半導体装置の表面レイアウトを示す図である。 実施の形態８に係る半導体装置の表面レイアウトを示す図である。
本実施の形態は、半導体装置及び半導体装置の製造方法に関し、例えば、ドレイン電極を共通にした２つのＭＯＦＥＴを１チップで構成したＬｉイオン電池の充放電制御用ＭＯＳＦＥＴ又は類似の縦型トランジスタ構造を有する半導体装置及びその製造方法に関する。
実施の形態に係る半導体装置は、例えば、チップ上にパッドを設けたＣＳＰ（Chip size package）タイプのＭＯＳＦＥＴであり、フリップチップ実装される。ＭＯＳＦＥＴには温度検出ダイオードが内蔵され、これが搭載される保護回路基板の低コスト化、小型化、薄型化を実現することができる。
また、半導体装置における温度検出ダイオードの端子配置、素子配置、素子構造を考慮して、チップサイズが増大する問題を解決するために最適なレイアウトを提供する。これにより、保護回路基板の低コスト化、小型化、薄型化をすると同時に、正確にＭＯＳＦＥＴの発熱を検出することが可能となり、小型で安全性の高い電池パックを実現できる。以下、本実施の形態の具体的な構成について説明する。
実施の形態１．
実施の形態１に係る半導体装置について、図面を参照して説明する。以下の図面において、同一の構成要素には同一の符号を付し、説明を適宜省略する。図１は、実施の形態１に係る半導体装置１の構成を示す回路図である。図１に示すように、半導体装置１には、２つのＮチャネルＭＯＳＦＥＴ（以下、ＭＯＳ１、ＭＯＳ２とする）、ツェナーダイオード２、３、温度検出ダイオード４を備える。
ＭＯＳ１、ＭＯＳ２は、ドレインが共通に接続されている。ＭＯＳ１のソースはソース端子Ｓ１に接続され、ゲートはゲート端子Ｇ１に接続されている。ＭＯＳ２のソースはソース端子Ｓ２に接続され、ゲートはゲート端子Ｇ２に接続されている。なお、ＭＯＳ１、ＭＯＳ２はＰチャネルＭＯＳＦＥＴでも構わない。
実施の形態１では、温度検出ダイオード４は複数のダイオード素子が直列に接続された構成を有している。図１に示す例では、温度検出ダイオード４は、４段のダイオード素子で構成されているが、外部アプリケーションに応じて適切な段数を選択することができる。温度検出ダイオード４のアノードがアノード端子Ｔ１（第１端子）に接続され、カソードがカソード端子Ｔ２（第２端子）に接続されている。温度検出ダイオード４は、ＭＯＳ１、ＭＯＳ２のいずれにも接続されていない。このため、実施の形態１では、ＭＯＳＦＥＴの動作に影響を与えることなく、温度検出を行うことが可能となる。
ＭＯＳ１、ＭＯＳ２のゲート−ソース間には、それぞれゲート保護用の双方向ツェナーダイオード２、３が設けられている。なお、図１に示す例では、双方向ツェナーダイオード２、３は１段であるが、保護するＭＯＳＦＥＴの耐圧に応じて複数段接続される場合がある。なお、双方向ツェナーダイオードを設けなくても構わない。
図２に、実施の形態１に係る半導体装置１のチップ表面のレイアウトを示す。図２に示すように、チップは第１領域１０と第２領域２０領域とに分割されている。図２において、第１領域１０と第２領域２０との境界線を一点鎖線で示す。第１領域１０にはＭＯＳ１が形成され、第２領域２０にはＭＯＳ２が形成される。第１領域１０には、ＭＯＳ１に接続されたソース端子Ｓ１とゲート端子Ｇ１とが配置されている。第２領域２０には、ＭＯＳ２に接続されたソース端子Ｓ２とゲート端子Ｇ２とが配置されている。ソース端子Ｓ１とゲート端子Ｇ１とが並ぶ方向と、ソース端子Ｓ２とゲート端子Ｇ２とが並ぶ方向は略平行である。ここでは、ソース端子Ｓ１とゲート端子Ｇ１とが並ぶ方向、及び、ソース端子Ｓ２とゲート端子Ｇ２とが並ぶ方向を、Ｙ方向（第１方向）と定義する。
ソース端子Ｓ１とソース端子Ｓ２とは、第１領域１０と第２領域２０の境界を挟んで対向するように配置されている。ゲート端子Ｇ１とゲート端子Ｇ２とは、第１領域１０と第２領域２０の境界を挟んで対向するように配置されている。ソース端子Ｓ１とソース端子Ｓ２とが並ぶ方向と、ゲート端子Ｇ１とゲート端子Ｇ２とが並ぶ方向は略平行である。ここでは、ソース端子Ｓ１とソース端子Ｓ２とが並ぶ方向、及び、ゲート端子Ｇ１とゲート端子Ｇ２とが並ぶ方向を、Ｘ方向（第２方向）と定義する。ソース端子Ｓ１とソース端子Ｓ２との間には、温度検出ダイオード４が配置される。温度検出ダイオード４は、ＭＯＳ１が形成される第１領域１０と、ＭＯＳ２が形成される第２領域２０との間に配置される。
温度検出ダイオード４のアノード端子Ｔ１、カソード端子Ｔ２は、第１領域１０と第２領域２０との間に配置される。アノード端子Ｔ１及びカソード端子Ｔ２は、Ｙ方向（第１方向）に並ぶように配置されている。
アノード端子Ｔ１は、ソース端子Ｓ１とソース端子Ｓ２との間に配置される。すなわち、ソース端子Ｓ１、アノード端子Ｔ１、ソース端子Ｓ２は、この順番で、Ｘ方向（第２方向）に並ぶように配置される。
ソース端子Ｓ１とソース端子Ｓ２を通る直線と、第１領域１０と第２領域２０との境界線の交点にアノード端子Ｔ１が配置される。ソース端子Ｓ１とアノード端子Ｔ１との距離と、ソース端子Ｓ２とアノード端子Ｔ１との距離とは略等しくなっている。温度検出ダイオード４は、アノード端子Ｔ１の下部において、ソース端子Ｓ１とソース端子Ｓ２を通る直線と、第１領域１０と第２領域２０との境界線の交点を中心としてレイアウトされている。
カソード端子Ｔ２は、ゲート端子Ｇ１とゲート端子Ｇ２との間に配置される。すなわち、ゲート端子Ｇ１、カソード端子Ｔ２、ゲート端子Ｇ２は、この順番でＸ方向（第２方向）に並ぶように配置される。ゲート端子Ｇ１とカソード端子Ｔ２との距離と、ゲート端子Ｇ２とカソード端子Ｔ２との距離とは略等しくなっている。
ソース端子Ｓ１、ゲート端子Ｇ１間の距離、アノード端子Ｔ１、カソード端子Ｔ２間の距離、ソース端子Ｓ２、ゲート端子Ｇ２間の距離は略等しい。ソース端子Ｓ１、Ｓ２、ゲート端子Ｇ１、Ｇ２、アノード端子Ｔ１、カソード端子Ｔ２はそれぞれはんだ等により保護回路基板に固着され、接続される。端子のピッチを均等にすることにより、はんだを熱で溶かして接続するときに半導体装置の接続位置がずれるのを抑制することができる。
第１領域１０の表面上には、ＭＯＳ１のソースアルミ配線１１がレイアウトされ、第２領域２０の表面上にはＭＯＳ２のソースアルミ配線２１がレイアウトされる。これらの下にＭＯＳＦＥＴのセルが複数個配置される。ソースアルミ配線１１の外周には、ソースアルミ配線１１を囲むようにゲートアルミ配線１２が配置されている。ゲートアルミ配線１２は、引出線１３によりゲート端子Ｇ１と接続されている。
ソースアルミ配線２１の外周には、ソースアルミ配線２１を囲むようにゲートアルミ配線２２が配置される。ゲートアルミ配線は、引出線２３によりゲート端子Ｇ２と接続されている。ゲートアルミ配線１２、ゲートアルミ配線２２の外周には、分離配線３０が配置される。分離配線３０は、ＥＱＲ（EQui-potential Ring：等電位ポテンシャルリング）とも呼ばれるリング状の配線である。分離配線３０をドレイン電位に保つことによって、チップのエッジに空乏層が到達しないように、空乏層の拡がりが抑制され、チップエッジの耐圧を維持することができる。
アノード端子Ｔ１の下部にはアノード配線４１が形成され、カソード端子Ｔ２の下部にはカソード配線４２が形成されている。カソード配線４２は、アノード配線４１の周囲を囲むように引き回される。半導体装置１の裏面には、図２には図示しないドレイン電極が設けられている。このドレイン電極は、ＭＯＳ１とＭＯＳ２とで共用される。
ここで、図３、４を参照して、半導体装置１の断面構造について説明する。図３は、図２のＩＩＩ−ＩＩＩ断面図であり、図４は図２のＩＶ−ＩＶ断面図である。図３に示すように、半導体装置１は、半導体基板５、ベース領域６、ゲートトレンチ７、ドレイン電極８、層間絶縁膜３１、コンタクト３２、保護絶縁膜３３等をさらに有している。
半導体基板５は、例えばＳｉからなるＮ型の半導体基板である。半導体基板５には、図示しないＮ型エピタキシャル領域が形成されている。このエピタキシャル領域はドレイン領域として働く。半導体基板５にはＰ型ベース領域６、ゲートトレンチ７が形成されている。ベース領域６は、チャネル領域として働く。ベース領域６には、図示していないが、ゲートトレンチ７とソース領域が形成されている。ゲートトレンチ７には、図示しないポリシリコンなどからなるゲート電極、ゲート絶縁膜が形成されている。さらに、層間絶縁膜等がゲートトレンチ７内に形成されていてもよい。概ね、ソースアルミ配線１１、２２が形成された領域の下には、縦型トランジスタ構造が形成されている。
ＭＯＳ１とＭＯＳ２との間には、半導体基板５上に絶縁膜４０を介して温度検出ダイオード４が設けられている。ここで、図５、６を参照して、温度検出ダイオード４の構造について説明する。図５は、温度検出ダイオード４を上面からみた図であり、図６は図５の一部を拡大した図である。
図５に示すように、温度検出ダイオード４は、Ｐ型ポリシリコン４３、Ｎ型ポリシリコン４４からなる複数のＰＮ接合を構成する接続構造体が同心状に配置された構成を有している。図６に示すように、隣接する接続構造体間には、夫々コンタクト金属４７が設けられている。ＰＮ接合とＰＮ接合の間のＮＰ接合部分にコンタクト金属４７を形成してＮＰ接合を無くすことにより、双方向ダイオードを多段のダイオード列に変換している。
中心に設けられたＰ型ポリシリコン４３には複数のアノードコンタクト４５が設けられている。図３に示すように、アノードコンタクト４５の上層にはアノード配線４１、アノード端子Ｔ１が設けられている。アノード端子Ｔ１とＰ型ポリシリコン４３とはアノードコンタクト４５、アノード配線４１を介して接続される。
最外周に設けられたＮ型ポリシリコン４４には複数のカソードコンタクト４６が設けられている。図３、４に示すように、カソードコンタクト４６の上層にはカソード配線４２、カソード端子Ｔ２が設けられている。カソード端子Ｔ２とＮ型ポリシリコン４４とはカソードコンタクト４６、カソード配線４２を介して接続される。すなわち、温度検出ダイオード４は、第１端子であるアノード端子Ｔ１を中心として同心上に構成されている。
図３を参照すると、半導体基板５、温度検出ダイオード４上には、これらを覆うように層間絶縁膜３１が設けられている。層間絶縁膜３１上には、上述したソースアルミ配線１１、ゲートアルミ配線１２、ソースアルミ配線２１、ゲートアルミ配線２２、分離配線３０、アノード配線４１、カソード配線４２を含む配線層が設けられている。ソースアルミ配線１１、ゲートアルミ配線１２、ソースアルミ配線２１、ゲートアルミ配線２２、分離配線３０は、層間絶縁膜３１中に設けられたコンタクト３２を介して、下層のベース領域６、ゲートトレンチ７等とそれぞれ接続されている。
図４を参照すると、ゲート端子Ｇ１、Ｇ２の下部には、夫々双方向ツェナーダイオード２、３が形成されている。ここで、図７を参照して、双方向ツェナーダイオード２、３の構成について説明する。図７は、双方向ツェナーダイオード２、３の構成を示す図である。なお、双方向ツェナーダイオード２、３の構成は同一であるため、ここでは双方向ツェナーダイオード２の構成についてのみ説明する。
双方向ツェナーダイオード２は、半導体基板５上に絶縁膜４０を介して形成されている。図７を参照すると、双方向ツェナーダイオード２は、Ｐ型ポリシリコン２５とＮ型ポリシリコン２６とが交互に同心状に形成された構成を有している。中心に設けられたＰ型ポリシリコン２５には、複数のコンタクト２７が設けられている。Ｐ型ポリシリコン２５は、コンタクト２７を介して、ゲートアルミ配線１２と接続されている。最外周に設けられたＰ型ポリシリコン２５には、複数のコンタクト２８が設けられている。Ｐ型ポリシリコン２５は、コンタクト２８を介して、ソースアルミ配線１１と接続されている。
配線層上には、これらを覆うように保護絶縁膜３３が設けられている。ソースアルミ配線１１上にはソース端子Ｓ１が形成され、ソースアルミ配線２１上にはソース端子Ｓ２が形成されている。また、アノード配線４１上にはアノード端子Ｔ１が形成され、カソード配線４２上にはカソード端子Ｔ２が形成されている。引出線１３上にはゲート端子Ｇ１が形成され、引出線２３状には、ゲート端子Ｇ２が形成されている。ソース端子Ｓ１、Ｓ２、ゲート端子Ｇ１、Ｇ２、アノード端子Ｔ１、カソード端子Ｔ２は保護絶縁膜３３から露出している。
半導体基板５の裏面側には、ドレイン電極８が設けられている。本構成を有する半導体装置では、ソース端子Ｓ１からソース端子Ｓ２に向かって電流が流れるときは、図３の矢印で示すようにソース端子Ｓ１から裏面のドレイン電極８を経由してソース端子Ｓ２の方向に電流経路が形成される。なお、縦型トランジスタ構造は、チップの表面のソースアルミ配線１１、ソースアルミ配線２１、裏面のドレイン電極８に対して垂直な方向に電流を流す構造であれば、どのような構成であっても構わない。また、上記の構成は一例であり、Ｎ型とＰ型が逆であってもよい。
上述したように、ソース端子Ｓ１とソース端子Ｓ２とを通る直線と、ＭＯＳ１、ＭＯＳ２の境界線との交点にアノード端子Ｔ１が配置され、その点を中心として温度検出ダイオード４がレイアウトされている。ＭＯＳＦＥＴを流れる電流は、ソース端子Ｓ１から素子、ドレイン電極８を通ってソース端子Ｓ２へ流れる。このとき、最短経路となるソース端子Ｓ１とソース端子Ｓ２とを結ぶ直線上に多くの電流が流れる。異常電流が流れる場合、この最短経路上がピークとなり、最も発熱量が大きくなる。
実施の形態１のように、温度検出ダイオード４は、ソース端子Ｓ１とソース端子Ｓ２間の電流がピークとなる位置に配置することにより、異常電流が流れた場合の温度上昇をより正確に検出することが可能となる。また、アノード端子Ｔ１の下に温度検出ダイオード４を配置することにより配線を最短にすることができ、ＭＯＳＦＥＴ素子を配置する領域すなわち、ソースアルミ配線領域を広くすることが可能となる。ソースアルミ配線の領域が能動領域と略等しくなるため、この領域が多いほどオン抵抗の低いＭＯＳＦＥＴとなる。これにより、サイズを大きくすることなく、有効セル面積を増やすことが可能となる。
ここで、図８Ａ〜８Ｇを参照して、実施の形態１に係る半導体装置の製造方法について説明する。図８Ａ〜８Ｇは、実施の形態１に係る半導体装置の製造方法を説明する製造工程断面図である。図８Ａ〜８Ｇでは、半導体装置１に用いられる温度検出ダイオード４の製造工程を示している。
まず、図８Ａに示すように、半導体基板５上に酸化膜等の絶縁膜４０を形成した後、ポリシリコンＳを成長させる。その後、ボロンを注入してＰ型ポリシリコンＰＳを形成する（図８Ｂ）。そして、Ｐ型ポリシリコンＰＳ上にフォトレジストを形成した後、既知の方法によりＰ型ポリシリコンＰＳを所定の形状にエッチングする（図８Ｃ）。
その後、Ｐ型ポリシリコンＰＳ上に層間絶縁膜３１ａを形成し、その上にフォトレジストＰＲを形成する。このフォトレジストＰＲをマスクとして、Ｐ型ポリシリコンＰＳの一部に砒素を注入してＮ型化する。これにより、Ｐ型ポリシリコン４３、Ｎ型ポリシリコン４４が交互に並んだ構造となる（図８Ｄ）。そして、フォトレジストＰＲを剥離した後に、層間絶縁膜３１ｂを形成する。層間絶縁膜３１ａ、３１ｂが層間絶縁膜３１となる（図８Ｅ）。
層間絶縁膜３１ｂを形成した後に、図示しないフォトレジストを用いてエッチングを行い、ＰＮ接合を切断するようにＰ型ポリシリコン４３とＮ型ポリシリコン４４との境界にコンタクトホールＣＴを形成する（図８Ｆ）。このとき、アノードコンタクト４５、カソードコンタクト４６となる位置にも同時に開口部が形成される。そして、バリアメタルをスパッタした後、コンタクトホールＣＴ内にコンタクト金属４７、アノードコンタクト４５、カソードコンタクト４６を形成する（図８Ｇ）。なお、上記の工程は形成する場所が異なるだけで、図７に示す双方向ツェナーダイオード２、３の製造法工程についても同じである。
このように、温度検出ダイオード４は、双方向ツェナーダイオード２、３の製造工程と同じ工程で形成することができる。一般的に、ＥＳＤ（electro-static discharge）保護のため、双方向ツェナーダイオード２、３を搭載していることから、追加工程が不要で、製造コストをアップさせることなく、温度検出ダイオード４を搭載することが可能となる。また、本構成の温度検出ダイオード４は、複数のダイオードを連続して形成し、コンタクト金属４７で分離、導体接続させている。これにより、多段接続の温度検出ダイオード４を最短距離で実現することができるため、面積の小さい温度検出ダイオード４を形成することが可能となる。
図９に、実施の形態１の半導体装置を使用した電池保護回路１００の回路図を示す。電池保護回路１００は、半導体装置１、制御ＩＣ１０１、電流検出抵抗１０２を備えている。制御ＩＣ１０１内の定電流源１０３から、半導体装置１内の温度検出ダイオード４に一定の電流を流し、アノード−カソード間電圧ＶＦを監視する。半導体装置１が発熱すると、温度検出ダイオード４の持つ負の温度傾斜によりＶＦが変化する。制御ＩＣ１０１はＶＦが所定の電圧に達すると異常発熱と判断し、ＭＯＳ１、ＭＯＳ２をＯＦＦし、電流を遮断する。
図１０、１１に、図９に示す電池保護回路１００を基板に実装した例を示す。図１１は、図１０に示す電池保護回路１００を横から見た図である。基板１０６には、半導体装置１、パッド１０４、１０５、制御ＩＣ１０１、電流検出抵抗１０２が図１０に示すように実装される。温度検出ダイオード４は半導体装置１内に内蔵されており、基板１０６上には実装されない。このように、温度検出ダイオード４を半導体装置１内に内蔵することにより、部品数を削減することができ、実装エリアを削減することが可能となる。
また、半導体装置１の裏面側にはドレイン電極８が形成されているため、半導体装置１を基板１０６に実装すると、上面にドレイン電極８が露出する。このため、温度検出ダイオード４を半導体装置１の上に配置する場合には、ドレイン電極８を絶縁するため絶縁シートを配置する必要であった。しかしながら、実施の形態１では、温度検出ダイオード４が半導体装置１内に内蔵されているため、絶縁シートが必要なく、図１１に示すように実装高さの低減が可能となる。このため、コスト削減、薄型化が可能となる。
実施の形態２．
実施の形態２に係る半導体装置について、図１２を参照して説明する。図１２は、実施の形態２に係る半導体装置に用いられる温度検出ダイオード４Ａの構成の一部を拡大した図である。図１２に示すように、Ｐ型ポリシリコン４３は、Ｎ型ポリシリコン４４側に設けられた第１不純物濃度領域４３ａと、コンタクト金属４７側に設けられた第２不純物濃度領域４３ｂを有している。第２不純物濃度領域４３ｂは、第１不純物濃度領域４３ａよりも不純物濃度が高い。
このようにコンタクト４７と接する第２不純物濃度領域４３ｂの不純物濃度を第１不純物濃度領域４３ａよりも高くすることにより、コンタクト４７との十分な接続性を得ることができる。また、実施の形態１と同様にダイオードの多段接続を最短距離で実現できるため、面積の小さい温度検出ダイオード４Ａの形成が可能となる。
図１３Ａ〜１３Ｉに実施の形態２に係る半導体装置の製造方法を説明する製造工程断面図を示す。図１３Ａ〜１３Ｃは図８Ａ〜８Ｃと同一であるため、説明を省略する。図１３Ｄに示すように、Ｐ型ポリシリコンＰＳ上に層間絶縁膜３１ａを形成し、その上に第２不純物濃度領域４３ｂとなる領域に開口部を有するフォトレジストＰＲを形成する。このフォトレジストＰＲをマスクとして、ボロンを注入し、第２不純物濃度領域４３ｂを形成する。
その後、フォトレジストＰＲを剥離する（図１３Ｅ）。そして、図１３Ｆに示すように、層間絶縁膜３１ａ上にＮ型ポリシリコン４４となる領域に開口部を有するフォトレジストＰＲを形成し、Ｐ型ポリシリコンＰＳの一部に砒素を注入してＮ型化する。これにより、第２不純物濃度領域４３ｂ、第１不純物濃度領域４３ａ、Ｎ型ポリシリコン４４が順に並んだ構造となる（図１３Ｆ）。そして、フォトレジストＰＲを剥離した後に、層間絶縁膜３１ｂを形成する。層間絶縁膜３１ａ、３１ｂが層間絶縁膜３１となる（図１３Ｇ）。
層間絶縁膜３１ｂを形成した後に、図示しないフォトレジストを用いてエッチングを行い、第２不純物濃度領域４３ｂとＮ型ポリシリコン４４との境界にコンタクトホールＣＴを形成する（図１３Ｈ）。なお、上記の工程は形成する場所が異なるだけで、図７に示す双方向ツェナーダイオード２、３の製造法工程同じである。そして、バリアメタルをスパッタした後、コンタクトホールＣＴ内にコンタクト金属４７を形成する（図１３Ｉ）。また、これと同時にアノードコンタクト４５、カソードコンタクト４６も形成される。
このように、温度検出ダイオード４Ａは、双方向ツェナーダイオード２、３の製造工程と同じ工程で形成することができる。これにより、製造工程を増加させることなく、温度検出ダイオード４Ａを半導体装置１に搭載することが可能となる。
実施の形態３．
実施の形態３に係る半導体装置について、図１４を参照して説明する。図１４は、実施の形態３に係る半導体装置に用いられる温度検出ダイオード４Ｂの構成の一部を拡大した図である。図１３に示すように、絶縁膜４０上には、Ｐ型ポリシリコン４３、Ｎ型ポリシリコン４４が横方向に交互に形成されている。Ｐ型ポリシリコン４３、Ｎ型ポリシリコン４４は層間絶縁膜３１により覆われている。
Ｐ型ポリシリコン４３とＮ型ポリシリコン４４の接続構造体間には、コンタクト金属４７が形成されている。実施の形態３では、実施の形態１、２と異なり、コンタクト金属４７は、Ｐ型ポリシリコン４３、Ｎ型ポリシリコン４４と略同じ高さであり、層間絶縁膜３１により覆われた構造となっている。
このように、コンタクト金属４７とソースアルミ配線１１、ソースアルミ配線２１等を含む配線層を形成する層との間に、層間絶縁膜３１が配置される。これにより、温度検出ダイオード４Ｂの直上に配線層を形成することが可能となり、より効率のよいレイアウトが可能となる。
図１５Ａ〜１５Ｉに実施の形態２に係る半導体装置の製造方法を説明する製造工程断面図を示す。図１５Ａ〜１５Ｄは図８Ａ〜８Ｄと同一であるため、説明を省略する。Ｎ型ポリシリコン４４を形成した後に、フォトレジストＰＲを剥離し、コンタクト金属４７を形成するためのフォトレジストを形成する。このフォトレジストをマスクとしてエッチングを行い、Ｐ型ポリシリコン４３とＮ型ポリシリコン４４の接続構造体間にコンタクトホールＣＴを形成する。
その後、バリアメタルをスパッタした後、コンタクトホールＣＴ内にコンタクト金属４７を形成する（図１５Ｆ）。そして、コンタクト金属４７を覆うように、層間絶縁膜３１ｂを形成する。層間絶縁膜３１ａ、３１ｂが層間絶縁膜３１となる（図１５Ｇ）。層間絶縁膜３１ｂを形成した後に、図示しないフォトレジストを用いてエッチングを行い、アノードコンタクト４５、カソードコンタクト４６となる位置にコンタクトホールＣＴを形成する（図１５Ｈ）。そして、バリアメタルをスパッタした後、コンタクトホールＣＴ内にアノードコンタクト４５、カソードコンタクト４６を形成する（図１５Ｉ）。
実施の形態４．
実施の形態４に係る半導体装置について、図１６を参照して説明する。図１６は、実施の形態４に係る半導体装置１Ａの構成を示す回路図である。実施の形態４において、実施の形態１と異なる点は、保護ダイオード９が設けられている点である。実施の形態４において、実施の形態１と同一の構成要素には同一の符号を付し、説明を省略する。
図１６に示すように、保護ダイオード９は、温度検出ダイオード４と並列に、温度検出ダイオード４と逆方向に接続されている。図１７に、実施の形態４に係る半導体装置１Ａの表面レイアウトを示す。図１７において、第１領域１０と第２領域２０との境界線を一点鎖線で示す。図１７に示すように、ソース端子Ｓ１とソース端子Ｓ２とを結ぶ直線とＭＯＳ１とＭＯＳ２の境界線との交点に、アノード端子Ｔ１が配置されている。アノード端子Ｔ１の下には、アノード端子Ｔ１を中心として温度検出ダイオード４が配置されている。
また、ゲート端子Ｇ１とゲート端子Ｇ２とを結ぶ直線と、ＭＯＳ１とＭＯＳ２の境界線との交点に、カソード端子Ｔ２が配置されている。カソード端子Ｔ２の下には、保護ダイオード９が配置されている。図１８は、図１７に示す半導体装置のＸＶＩＩＩ−ＸＶＩＩＩ断面図である。図１８に示す断面図は、図３に示す断面図と同一であるため、説明を省略する。
図１９は、図１７に示す半導体装置のＸＩＸ―ＸＩＸ断面図である。図１９に示すように、カソード端子Ｔ２の下には、保護ダイオード９が配置されている。保護ダイオード９は、半導体基板５上に絶縁膜４０を介して形成されている。図２０に保護ダイオード９の構成を示す。図２０は、保護ダイオード９を上面からみた図である。図２０に示すように、保護ダイオード９は、Ｎ型ポリシリコン９１、Ｐ型ポリシリコン９２、コンタクト９３、コンタクト９４を有している。
Ｎ型ポリシリコン９１の外周を囲むように、Ｐ型ポリシリコン９２が設けられている。Ｎ型ポリシリコン９１、Ｐ型ポリシリコン９２は、カソード端子Ｔ２の形成位置を中心として同心状に配置される。Ｎ型ポリシリコン９１には、コンタクト９３が設けられている。Ｎ型ポリシリコン９１は、コンタクト９３を介して、カソード配線４２と接続されている。
図１９に示すように、Ｐ型ポリシリコン９２は、コンタクト９４を介して、アノード配線４１と接続されている。保護ダイオード９は、双方向ツェナーダイオード２、３等と同じ工程にて同時に形成することが可能である。なお、ゲート端子Ｇ１、Ｇ２の下には、それぞれ双方向ツェナーダイオード２、３が設けられている。この構成は、実施の形態１において説明した構成と同一である。
上述したように、実施の形態４では、温度検出ダイオード４と並列に逆方向に保護ダイオード９を設けている。このため、温度検出ダイオード４に逆方向にＥＳＤなどのサージが印加された場合でも、保護ダイオード９でサージを吸収することが可能となり、温度検出ダイオード４のブレークダウンを防止することができる。また、実施の形態４では、温度検出ダイオード４のカソード端子Ｔ２の下部に、カソード端子Ｔ２の形成位置を中心として同心状に保護ダイオード９を形成している。このように、温度検出ダイオード４を搭載するために必要な領域を利用して、チップサイズの増大を伴うことなく保護ダイオード９を搭載することができる。これにより、コストアップを抑制することが可能となる。
実施の形態５．
実施の形態５に係る半導体装置について、図２１を参照して説明する。図２１は、実施の形態５に係る半導体装置１Ｂの構成を示す回路図である。実施の形態５において、実施の形態４と異なる点は、ソース端子をさらに２つ追加した点である。実施の形態５において、上述の実施の形態と同一の構成要素には同一の符号を付し、説明を省略する。
図２１に示すように、ＭＯＳ１のソースは、ソース端子Ｓ１だけでなく、ソース端子Ｓ３にも接続されている。また、ＭＯＳ２のソースは、ソース端子Ｓ２だけでなく、ソース端子Ｓ４にも接続されている。実施の形態５では、実施の形態４と同様に、保護ダイオード９は、温度検出ダイオード４と並列に、温度検出ダイオード４と逆方向に接続されている。
図２２に、実施の形態４に係る半導体装置１Ｂの表面レイアウトを示す。図２２に示すように、実施の形態５では、ソース端子Ｓ１、Ｓ２、Ｓ３、Ｓ４、ゲート端子Ｇ１、Ｇ２、アノード端子Ｔ１、カソード端子Ｔ２の８つの端子が設けられている。図２２において、第１領域１０と第２領域２０との境界線を一点鎖線で示す。ソース端子Ｓ１とソース端子Ｓ２は、第１領域１０、第２領域２０の境界線を挟んで対向するように配置されている。ソース端子Ｓ３とソース端子Ｓ４は、第１領域１０、第２領域２０の境界線を挟んで対向するように配置されている。ゲート端子Ｇ１とゲート端子Ｇ２は、第１領域１０、第２領域２０の境界線を挟んで対向するように配置されている。
第１領域１０において、ゲート端子Ｇ１は、ソース端子Ｓ１とソース端子Ｓ３との間に配置されている。ゲート端子Ｇ１とソース端子Ｓ１との距離とゲート端子Ｇ１とソース端子Ｓ３との距離は略等しい。第２領域２０において、ゲート端子Ｇ２は、ソース端子Ｓ２とソース端子Ｓ４との間に配置されている。ゲート端子Ｇ２とソース端子Ｓ２との距離と、ゲート端子Ｇ２とソース端子Ｓ４との距離は略等しい。端子のピッチを均等にすることにより、はんだを熱で溶かして接続するときに位置がずれるのを抑制することができる。
ソース端子Ｓ１とソース端子Ｓ２とを結ぶ直線とＭＯＳ１とＭＯＳ２の境界線との交点に、アノード端子Ｔ１が配置されている。アノード端子Ｔ１の下には、アノード端子Ｔ１を中心として温度検出ダイオード４が配置されている。また、ソース端子Ｓ３とソース端子Ｓ４とを結ぶ直線と、ＭＯＳ１とＭＯＳ２の境界線との交点に、カソード端子Ｔ２が配置されている。カソード端子Ｔ２の下には、保護ダイオード９が配置されている。
図２３は、図２２に示す半導体装置のＸＸＩＩＩ−ＸＸＩＩＩ断面図である。図２３に示す断面図は、図３に示す断面図と同一であるため、説明を省略する。図２４は、図２２に示す半導体装置のＸＸＩＶ―ＸＸＩＶ断面図である。実施の形態５では、ゲート端子Ｇ１、Ｇ２の間には端子は設けられていない。ゲート端子Ｇ１、Ｇ２の下には、それぞれ双方向ツェナーダイオード２、３が設けられている。この構成は、実施の形態１において説明した構成と同一である。
図２５は、図２２に示す半導体装置のＸＸＶ―ＸＸＶ断面図である。図２５に示すように、カソード端子Ｔ２の下には、保護ダイオード９が配置されている。保護ダイオード９は、半導体基板５上に絶縁膜４０を介して形成されている。保護ダイオード９の構成は、図２０に示したものと同一のものを用いることができる。
実施の形態５では、ＭＯＳ１、ＭＯＳ２にそれぞれ複数のソース端子が設けられ、有効セル面積を大きくしている。これにより、低オン抵抗を実現することが可能となる。また、温度検出ダイオード４、保護ダイオード９が内蔵されているため、上述と同様の効果を得ることができる。
実施の形態６．
実施の形態６に係る半導体装置について、図２６を参照して説明する。図２６は、実施の形態６に係る半導体装置１Ｃの表面レイアウトを示す図である。実施の形態６において、実施の形態５と異なる点は、温度検出ダイオード４がアノード端子Ｔ１、カソード端子Ｔ２の下部に分散して形成されている点である。実施の形態６において、上述の実施の形態と同一の構成要素には同一の符号を付し、説明を省略する。図２６では、第１領域１０と第２領域２０との境界線を一点鎖線で示す。
図２６に示すように、実施の形態６では、ソース端子Ｓ１、Ｓ２、Ｓ３、Ｓ４、ゲート端子Ｇ１、Ｇ２、アノード端子Ｔ１、カソード端子Ｔ２の８つの端子が設けられている。これらの端子の配置は、図２２に示す実施の形態５と同じである。
ソース端子Ｓ１とソース端子Ｓ２とを結ぶ直線とＭＯＳ１とＭＯＳ２の境界線との交点に、アノード端子Ｔ１が配置されている。アノード端子Ｔ１の下には、アノード端子Ｔ１を中心として温度検出ダイオード４の一部である温度検出ダイオード４ａが配置されている。また、ソース端子Ｓ３とソース端子Ｓ４とを結ぶ直線と、ＭＯＳ１とＭＯＳ２の境界線との交点に、カソード端子Ｔ２が配置されている。カソード端子Ｔ２の下には、温度検出ダイオード４の他の部分である温度検出ダイオード４ｂが配置され、実施の形態５と異なり保護ダイオード９が配置されていない。
図２７は、図２６に示す半導体装置のＸＸＶＩＩ−ＸＸＶＩＩ断面図である。図２７に示す断面図は、図３に示す断面図と略同一である。実施の形態１では、アノード端子Ｔ１の下に４段のダイオードが配置されているのに対し、実施の形態６では、２段のダイオードからなる温度検出ダイオード４ａが配置されている。
図２８は、図２６に示す半導体装置のＸＸＶＩＩＩ―ＸＸＶＩＩＩ断面図である。実施の形態６においては、ゲート端子Ｇ１、Ｇ２の間には端子は設けられていない。ゲート端子Ｇ１、Ｇ２の下には、それぞれ双方向ツェナーダイオード２、３が設けられている。この構成は、実施の形態１において説明した構成と同一である。
図２９は、図２６に示す半導体装置のＸＸＩＸ―ＸＸＩＸ断面図である。図２９に示すように、カソード端子Ｔ２の下には、２段のダイオードからなる温度検出ダイオード４ｂが配置されている。実施の形態６では、アノード端子Ｔ１とカソード端子Ｔ２の下部にそれぞれ２段ずつダイオードが配置され、これらの４段のダイオードが温度検出ダイオード４を構成する。このように、温度検出ダイオード４をアノード端子Ｔ１の下部とカソード端子Ｔ２の下部とに分散して形成することにより、面積を小さくすることができる。
実施の形態７．
実施の形態７に係る半導体装置について、図３０を参照して説明する。図３０は、実施の形態７に係る半導体装置１Ｄの表面レイアウトを示す図である。図３０において、第１領域１０と第２領域２０との境界線を一点鎖線で示す。図３０に示すように、ソース端子Ｓ１とゲート端子Ｇ２とが、第１領域１０と第２領域２０との境界線を挟んで対向するように配置されている。また、ゲート端子Ｇ１とソース端子Ｓ２とが、第１領域１０と第２領域２０との境界線を挟んで対向するように配置されている。すなわち、ソース端子Ｓ１とソース端子Ｓ２とが対角に配置され、ゲート端子Ｇ１とゲート端子Ｇ２とが対角に配置されている。
本実施の形態では、アノード端子Ｔ１が第２端子に対応し、カソード端子Ｔ２が第１端子に対応する。アノード端子Ｔ１とカソード端子Ｔ２は、第１領域１０と第２領域２０との境界線を挟んで対向するように配置されている。すなわち、アノード端子Ｔ１とカソード端子Ｔ２とが並ぶ方向は、ソース端子Ｓ１とゲート端子Ｇ１とが並ぶ方向、及び、ソース端子Ｓ２とゲート端子Ｇ２とが並ぶＹ方向に対して略垂直なＸ方向である。
第１領域１０上において、カソード端子Ｔ２は、ソース端子Ｓ１とゲート端子Ｇ１との間に配置されている。第２領域２０上において、アノード端子Ｔ１は、ソース端子Ｓ２とゲート端子Ｇ２との間に配置されている。温度検出ダイオード４は、第１領域１０と第２領域２０との間において、ソース端子Ｓ１とソース端子Ｓ２を結ぶ直線上に形成されている。なお、温度検出ダイオード４の構成は、図５に示すものと同一である。
本構成を有する半導体装置１Ｄでは、ソース端子Ｓ１から裏面のドレイン電極８を経由してソース端子Ｓ２の方向に電流経路が形成される。温度検出ダイオード４は、最も多くの電流が流れるソース端子Ｓ１とソース端子Ｓ２とを通る直線上にレイアウトされている。これにより、異常電流が流れた場合の温度上昇をより正確に検出することが可能となる。
実施の形態８．
実施の形態８に係る半導体装置について、図３１を参照して説明する。図３１は、実施の形態８に係る半導体装置１Ｅの表面レイアウトを示す図である。図３１において、第１領域１０と第２領域２０との境界線を一点鎖線で示す。図３１に示すように、実施の形態８では、ソース端子Ｓ１、Ｓ２、Ｓ３、Ｓ４、ゲート端子Ｇ１、Ｇ２、アノード端子Ｔ１、カソード端子Ｔ２の８つの端子が設けられている。本実施の形態では、アノード端子Ｔ１が第２端子に対応し、カソード端子Ｔ２が第１端子に対応する。
第１領域１０において、ソース端子Ｓ１、カソード端子Ｔ２、ソース端子Ｓ３、ゲート端子Ｇ１がこの順番で略等間隔に並ぶように配置されている。第２領域２０において、ソース端子Ｓ２、アノード端子Ｔ１、ソース端子Ｓ４、ゲート端子Ｇ２がこの順番で略等間隔に並ぶように配置されている。ソース端子Ｓ１とソース端子Ｓ２、カソード端子Ｔ２とアノード端子Ｔ１、ソース端子Ｓ３とソース端子Ｓ４、ゲート端子Ｇ１とゲート端子Ｇ２がそれぞれ第１領域１０と第２領域２０との境界を挟んで対向するように配置されている。
アノード端子Ｔ１とカソード端子Ｔ２とが並ぶ方向は、ソース端子Ｓ１とゲート端子Ｇ１とが並ぶ方向、及び、ソース端子Ｓ２とゲート端子Ｇ２とが並ぶ方向に対して略垂直方向である。温度検出ダイオード４は、ソース端子Ｓ１とソース端子Ｓ４とを結んだ直線とソース端子Ｓ３とソース端子Ｓ２とを結んだ直線との交点の下に配置される。なお、温度検出ダイオード４の構成は、図５に示すものと同一である。本実施の形態においても、温度検出ダイオード４は、最も多くの電流が流れるソース端子間にレイアウトされている。これにより、異常電流が流れた場合の温度上昇をより正確に検出することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。例えば、上述の説明では、ソース配線やゲート配線などの配線材料にアルミを用いた例を示した説明になっているが、配線材料はアルミに限らず、銅などの他の材料や、これらを含む合金でも良い。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
第１領域に形成された第１ＭＯＳＦＥＴと、第２領域に形成された第２ＭＯＳＦＥＴとを有するチップと、
前記チップの裏面に形成された、前記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの共通のドレイン電極と、
前記第１領域において前記チップの表面に形成された、前記第１ＭＯＳＦＥＴの第１ソース端子、第１ゲート端子と、
前記第２領域において前記チップの表面に形成され、前記第１ソース端子と前記第１ゲート端子が並ぶ方向と略平行に並ぶように配置された、前記第２ＭＯＳＦＥＴの第２ソース端子、第２ゲート端子と、
前記第１ソース端子と前記第２ソース端子との間に形成され、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴと電気的に接続されていない温度検出ダイオードと、
前記第１ソース端子と第１ゲート端子が並ぶ方向及び前記第２ソース端子と前記第２ゲート端子が並ぶ方向と略平行な第１方向に並ぶように配置された前記温度検出ダイオードの第１端子、前記第２端子とを備える半導体装置。
（付記２）
前記第１ソース端子と前記第２ソース端子が、前記第１領域と前記第２領域の境界を挟んで対向するように配置され、
前記第１ゲート端子と前記第２ゲート端子が、前記第１領域と前記第２領域の境界を挟んで対向するように配置され、
前記第１ソース端子と前記第２ソース端子との間に前記第１端子が形成され、
前記第１ゲート端子と前記第２ゲート端子との間に前記第２端子が形成され、
前記第１端子の下部に前記温度検出ダイオードが設けられている、
付記１に記載の半導体装置。
（付記３）
第１領域に形成された第１ＭＯＳＦＥＴと、第２領域に形成された第２ＭＯＳＦＥＴとを有するチップと、
前記チップの裏面に形成された、前記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの共通のドレイン電極と、
前記第１領域において前記チップの表面に形成された、前記第１ＭＯＳＦＥＴの第１ソース端子及び第１ゲート端子と、
前記第２領域において前記チップの表面に形成され、前記第１ソース端子と前記第１ゲート端子が並ぶ方向と略平行に並ぶように配置された、前記第２ＭＯＳＦＥＴの第２ソース端子、第２ゲート端子と、
前記第１ソース端子と前記第２ソース端子との間に形成され、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴと電気的に接続されていない温度検出ダイオードと、
前記第１ソース端子と第１ゲート端子が並ぶ方向及び前記第２ソース端子と前記第２ゲート端子が並ぶ方向に対して略垂直に並ぶように配置された、前記温度検出ダイオードの第１端子と第２端子とを備え、
前記第１端子は、前記第１領域上において前記第１ソース端子と前記第１ゲート端子とに挟まれるように配置され、
前記第２端子は、前記第２領域上において前記第２ソース端子と前記第２ゲート端子とに挟まれるように配置されている半導体装置。
（付記４）
前記第１ソース端子と前記第２ゲート端子が、前記第１領域と前記第２領域の境界を挟んで対向するように配置され、
前記第１ゲート端子と前記第２ソース端子が、前記第１領域と前記第２領域の境界を挟んで対向するように配置され、
前記温度検出ダイオードが、第１領域と前記第２領域との間に配置される付記３に記載の半導体装置。
１、１Ａ〜１Ｅ 半導体装置
２ 双方向ツェナーダイオード
３ 双方向ツェナーダイオード
４、４ａ、４ｂ 温度検出ダイオード
５ 半導体基板
６ ベース領域
７ ゲートトレンチ
８ ドレイン電極
９ 保護ダイオード
１０ 第１領域
１１ ソースアルミ配線
１２ ゲートアルミ配線
１３ 引出線
２０ 第２領域
２１ ソースアルミ配線
２２ ゲートアルミ配線
２３ 引出線
２５ Ｐ型ポリシリコン
２６ Ｎ型ポリシリコン
２７ コンタクト
２８ コンタクト
３０ 分離配線
３１、３１ａ、３１ｂ 層間絶縁膜
３２ コンタクト
３３ 保護絶縁膜
４０ 層間絶縁膜
４１ アノード配線
４２ カソード配線
４３ Ｐ型ポリシリコン
４３ａ 第１不純物濃度領域
４３ｂ 第２不純物濃度領域
４４ Ｎ型ポリシリコン
４５ アノードコンタクト
４６ カソードコンタクト
４７ コンタクト金属
９１ Ｎ型ポリシリコン
９２ Ｐ型ポリシリコン
９３ コンタクト
９４ コンタクト
１００ 電池保護回路
１０１ 制御ＩＣ
１０２ 電流検出抵抗
１０３ 定電流源
１０４ パッド
１０５ パッド
１０６ 基板
ＭＯＳ１ ＮチャネルＭＯＳＦＥＴ
ＭＯＳ２ ＮチャネルＭＯＳＦＥＴ
Ｔ１ アノード端子
Ｔ２ カソード端子
Ｇ１ ゲート端子
Ｇ２ ゲート端子
Ｓ１ ソース端子
Ｓ２ ソース端子
Ｓ３ ソース端子
Ｓ４ ソース端子
Ｓ ポリシリコン
ＰＳ Ｐ型ポリシリコン
ＰＲ フォトレジスト
ＣＴ コンタクトホール

Claims (20)

  1. 第１領域に形成された第１ＭＯＳＦＥＴと、第２領域に形成された第２ＭＯＳＦＥＴとを有するチップと、
    前記チップの裏面に形成された、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴの共通のドレイン電極と、
    前記第１領域において前記チップの表面に形成された、前記第１ＭＯＳＦＥＴの第１ソース端子、第１ゲート端子と、
    前記第２領域において前記チップの表面に形成され、前記第１ソース端子と前記第１ゲート端子が並ぶ方向と略平行に並ぶように配置された、前記第２ＭＯＳＦＥＴの第２ソース端子、第２ゲート端子と、
    前記第１ソース端子と前記第２ソース端子との間に形成され、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴと電気的に接続されていない温度検出ダイオードと、
    前記第１ソース端子と前記第１ゲート端子が並ぶ方向及び前記第２ソース端子と前記第２ゲート端子が並ぶ方向と略平行な第１の方向、又は、略垂直な第２方向に並ぶように配置された前記温度検出ダイオードの第１端子、第２端子と、
    を備える半導体装置。
  2. 前記第１端子と前記第２端子とが並ぶ方向は前記第１方向であり、
    前記第１端子と前記第２端子は、前記第１領域と前記２領域との間に形成されている請求項１に記載の半導体装置。
  3. 前記温度検出ダイオードは、前記第１端子の下部に形成されている請求項２に記載の半導体装置。
  4. 前記温度検出ダイオードは、前記第１端子の下部と前記第２端子の下部とに分割して形成されている請求項２に記載の半導体装置。
  5. 前記第１ソース端子と前記第２ソース端子が、前記第１領域と前記第２領域の境界を挟んで対向するように配置され、
    前記第１ゲート端子と前記第２ゲート端子が、前記第１領域と前記第２領域の境界を挟んで対向するように配置され、
    前記第１ソース端子と前記第２ソース端子との間に前記第１端子が形成され、
    前記第１ゲート端子と前記第２ゲート端子との間に前記第２端子が形成されている請求項２に記載の半導体装置。
  6. 前記第１ソース端子と前記第１端子との距離と、前記第２ソース端子と前記第１端子との距離とは略等しく、
    前記第１ゲート端子と前記第２端子との距離と、前記第２ゲート端子と前記第２端子との距離とは略等しい請求項５に記載の半導体装置。
  7. 前記第１ソース端子と前記第１ゲート端子との距離、前記第２ソース端子と前記第２ゲート端子との距離、前記第１端子と前記第２端子との距離は、略等しい請求項６に記載の半導体装置。
  8. 前記温度検出ダイオードと並列に、当該温度検出ダイオードと逆方向に接続された保護ダイオードをさらに有する請求項２に記載の半導体装置。
  9. 前記第１端子の下部に前記温度検出ダイオードが形成され、
    前記第２端子の下部に前記保護ダイオードが形成されている請求項８に記載の半導体装置。
  10. 前記第１端子と前記第２端子とが並ぶ方向は前記第２方向であり、
    前記温度検出ダイオードは、前記第１領域と前記第２領域との間に形成され、
    前記第１端子は前記第１領域上に形成され、前記第２端子は前記第２領域上に形成されている請求項１に記載の半導体装置。
  11. 前記第１端子は、前記第１ソース端子と前記第１ゲート端子とに挟まれるように配置され、
    前記第２端子は、前記第２ソース端子と前記第２ゲート端子とに挟まれるように配置されている請求項１０に記載の半導体装置。
  12. 前記第１ソース端子と前記第２ゲート端子が、前記第１領域と前記第２領域の境界を挟んで対向するように配置され、
    前記第１ゲート端子と前記第２ソース端子が、前記第１領域と前記第２領域の境界を挟んで対向するように配置され、
    前記温度検出ダイオードが、第１領域と前記第２領域との間に配置される請求項１に記載の半導体装置。
  13. 前記温度検出ダイオードは、前記第１端子を中心として同心状に構成されている請求項１に記載の半導体装置。
  14. 前記温度検出ダイオードは、
    第１導電型半導体層と第２導電型半導体層からなる複数の接続構造体と、
    隣接する接続構造体間にそれぞれ形成された複数のコンタクト金属と、
    を備える請求項１３に記載の半導体装置。
  15. 前記第１導電型半導体層は、
    前記第２導電型半導体層側に形成された第１不純物濃度領域と、
    前記コンタクト側に形成された、前記第１不純物濃度領域よりも不純物濃度が高い第２不純物濃度領域と、
    を有する請求項１４に記載の半導体装置。
  16. 前記コンタクトは、前記第１導電型半導体層及び前記第２導電型半導体層と略等しい高さを有する請求項１４に記載の半導体装置。
  17. 前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴのゲート−ソース間には、それぞれ双方向ツェナーダイオードが設けられている請求項１に記載の半導体装置。
  18. チップの第１領域に第１ＭＯＳＦＥＴを形成し、第２領域に第２ＭＯＳＦＥＴを形成し、
    前記チップの裏面に前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴの共通のドレイン電極を形成し、
    前記第１領域において前記チップの表面に、前記第１ＭＯＳＦＥＴの第１ソース端子、第１ゲート端子を配置し、
    前記第２領域において前記チップの表面に、前記第１ソース端子と前記第１ゲート端子が並ぶ方向と略平行に並ぶように、前記第２ＭＯＳＦＥＴの第２ソース端子、第２ゲート端子を配置し、
    前記第１ソース端子と前記第２ソース端子との間に、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴと電気的に接続されていない温度検出ダイオードを形成し、
    前記第１ソース端子と前記第１ゲート端子が並ぶ方向及び前記第２ソース端子と前記第２ゲート端子が並ぶ方向と略平行な第１の方向、又は、略垂直な第２方向に、前記温度検出ダイオードの第１端子、第２端子が並ぶように配置する半導体装置の製造方法。
  19. 前記温度検出ダイオードの形成と同時に、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に、前記温度検出ダイオードと並列に、当該温度検出ダイオードと逆方向に接続された保護ダイオードを形成する請求項１８に記載の半導体装置の製造方法。
  20. 前記温度検出ダイオードの形成と同時に、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴのゲート−ソース間に、それぞれ双方向ツェナーダイオードを形成する請求項１８に記載の半導体装置の製造方法。
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