JP7456113B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ部と、ダイオード部とを同一基板に形成した半導体装置において、ヘリウムイオン等の粒子線を半導体基板の所定深さ位置に照射し、ライフタイムキラーを含むライフタイム制御領域を設ける技術が知られている。（例えば、特許文献１）。
特許文献１ 特開２０１５－１８５７４２号公報
ライフタイム制御領域が設けられたトランジスタ部では、チャネルが形成される部分に界面準位が生じることにより閾値が低下することがある。そこで、かかる半導体装置においては、トランジスタ部における位置による閾値の差を抑制することが好ましい。
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、トランジスタ部とダイオード部とを有する半導体基板を備える。トランジスタ部及びダイオード部の双方が、半導体基板の内部に設けられた第１導電型のドリフト領域と、半導体基板の内部において、ドリフト領域の上方に設けられた第２導電型のベース領域と、を有し、半導体基板の内部において、ベース領域の下方に、トランジスタ部の少なくとも一部からダイオード部にわたって、ライフタイムキラーを含むライフタイム制御領域が設けられ、トランジスタ部は、半導体基板の上面視で、ダイオード部から離間する主領域と、半導体基板の上面視で、主領域とダイオード部との間に位置し、ライフタイム制御領域と重なる境界領域と、半導体基板の上面からベース領域を貫通してドリフト領域まで設けられた複数のゲートトレンチ部とを有し、複数のゲートトレンチ部は、主領域に設けられた第１ゲートトレンチ部と、境界領域に設けられた第２ゲートトレンチ部とを含み、第１ゲートトレンチ部のゲート抵抗成分は、第２ゲートトレンチ部のゲート抵抗成分と異なる。
半導体装置は、半導体基板の上面視で、半導体装置の動作時に主電流が流れる活性領域を囲むように配置され、第１ゲートトレンチ部と電気的に接続する第１ゲートランナー及び第２ゲートトレンチ部と電気的に接続する第２ゲートランナーをさらに備えてよい。
第１ゲートランナー及び第２ゲートランナーの何れか一方は、他方と活性領域の外周との間に配置されてよい。
第１ゲートランナーは、第２ゲートランナーと異なる断面積を有してよい。
第１ゲートランナーは、第２ゲートランナーと異なる材料で形成されてよい。
第１ゲートランナーと第２ゲートランナーとは、同じゲートパッドと電気的に接続してよい。
半導体装置は、逆並列に設けられたダイオードをそれぞれ有し、第１ゲートランナーとゲートパッドとを電気的に接続する配線対と、逆並列に設けられたダイオードをそれぞれ有し、第２ゲートランナーとゲートパッドとを電気的に接続する配線対とをさらに備えてよい。
第１ゲートランナー及び第２ゲートランナーは、それぞれ異なるゲートパッドと電気的に接続してよい。
半導体装置は、半導体基板の上面視で、半導体装置の動作時に主電流が流れる活性領域を囲むように配置され、第１ゲートトレンチ部及び第２ゲートトレンチ部と電気的に接続する外周ゲートランナーと、半導体基板の上面視で、外周ゲートランナーの内側を延伸し、外周ゲートランナーと電気的に接続する内側ゲートランナーとをさらに備え、内側ゲートランナーは、第１ゲートトレンチ部及び第２ゲートトレンチ部の何れか一方のゲートトレンチ部と電気的に接続してよい。
半導体基板の上面視で、内側ゲートランナーは、何れか一方のゲートトレンチ部の直上を、何れか一方のゲートトレンチ部の延伸方向に延伸してよい。
半導体基板の上面視で、内側ゲートランナーの延伸方向は、複数のゲートトレンチ部の延伸方向と交差してよい。
半導体装置は、活性領域において、半導体基板の上方に設けられたエミッタ電極をさらに備え、複数のゲートトレンチ部は、エミッタ電極と電気的に接続するダミートレンチ部をさらに含み、半導体基板の上面視で、エミッタ電極は、ダミートレンチ部との電気的接続を形成する第１層と、第１層の上方に配置される第２層とを有し、内側ゲートランナーは、第２層に配置されてよい。
ダイオード部は、半導体基板の上面からベース領域を貫通してドリフト領域まで設けられ、エミッタ電極と電気的に接続する複数のゲートトレンチ部をさらに有してよい。
半導体装置は、半導体基板の上面視で、内側ゲートランナーの上方に配置された表面保護層をさらに備えてよい。
第１ゲートトレンチ部は、第２ゲートトレンチ部と異なる断面積を有してよい。
第１ゲートトレンチ部内のゲート導電体は、第２ゲートトレンチ部内のゲート導電部と異なる材料で形成されてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の上面の一例を示す図である。 図１における領域Ａの拡大図である。 実施例１に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。 実施例２に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。 実施例２に係る半導体装置１００の上面を示す図である。 実施例３に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。 実施例４に係る半導体装置１００の上面を示す図である。 実施例４－１に係る半導体装置１００の一部の断面を示す図である。 実施例４－２に係る半導体装置１００の一部の断面を示す図である。 実施例５に係る半導体装置１００の上面を示す図である。 実施例５－１に係る半導体装置１００の一部の上面を示す図である。 実施例５－１に係る半導体装置１００の一部の断面を示す図である。 実施例５－１に係る半導体装置１００の一部の断面を示す図である。 実施例５－１に係る半導体装置１００の一部の断面を示す図である。 実施例５－１に係る半導体装置１００の一部の断面を示す図である。 実施例５－２に係る半導体装置１００の一部の上面を示す図である。 実施例５－２に係る半導体装置１００の一部の断面を示す図である。 実施例５－２に係る半導体装置１００の一部の断面を示す図である。 実施例５－２に係る半導体装置１００の一部の断面を示す図である。 実施例５－２に係る半導体装置１００の一部の断面を示す図である。 実施例５－３に係る半導体装置１００の一部の上面を示す図である。 実施例５－３に係る半導体装置１００の一部の断面を示す図である。 実施例５－３に係る半導体装置１００の一部の断面を示す図である。 実施例５－３に係る半導体装置１００の一部の断面を示す図である。 実施例５－３に係る半導体装置１００の一部の断面を示す図である。 実施例５－４に係る半導体装置１００の一部の断面を示す図である。 実施例５－４に係る半導体装置１００の一部の断面を示す図である。 実施例５－４に係る半導体装置１００の一部の断面を示す図である。 実施例５－４に係る半導体装置１００の一部の断面を示す図である。 実施例６に係る半導体装置１００の一部の上面を示す図である。 実施例６－１に係る半導体装置１００の一部の断面を示す図である。 実施例６－２に係る半導体装置１００の一部の断面を示す図である。 実施例７に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。 実施例８に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層又はその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向又は半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸及びＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸及びＺ軸に平行な方向を意味する。
本明細書では、半導体基板の上面及び下面に平行な直交軸をＸ軸及びＹ軸とする。また、半導体基板の上面及び下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸及びＹ軸を含めて、半導体基板の上面及び下面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」又は「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型又はＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナー又はＰ型のアクセプタの何れかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナー又はアクセプタを導入し、Ｎ型の導電型を示す半導体又はＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度又はアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナー及びアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）及び水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
本明細書においてＰ＋型又はＮ＋型と記載した場合、Ｐ型又はＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型又はＮ－型と記載した場合、Ｐ型又はＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型又はＮ＋＋型と記載した場合には、Ｐ＋型又はＮ＋型よりもドーピング濃度が高いことを意味する。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の濃度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法又はＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。
また、ドナー、アクセプタ又はネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタ又はネット・ドーピングの濃度としてよい。ドナー、アクセプタ又はネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタ又はネット・ドーピングの濃度の平均値をドナー、アクセプタ又はネット・ドーピングの濃度としてよい。
ＳＲ法により計測されるキャリア濃度が、ドナー又はアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
ＣＶ法又はＳＲ法により計測されるキャリア濃度から算出したドナー又はアクセプタの濃度は、ドナー又はアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリン又はヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。
図１は、本発明の一つの実施形態に係る半導体装置１００の上面の一例を示す図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、上面視において端辺１０２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸及びＹ軸は、何れかの端辺１０２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
半導体基板１０には活性領域１６０が設けられている。活性領域１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性領域１６０の上方にはエミッタ電極が設けられているが、図１では省略している。
活性領域１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図１の例では、トランジスタ部７０及びダイオード部８０は、半導体基板１０の上面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性領域１６０には、トランジスタ部７０及びダイオード部８０の一方だけが設けられていてもよい。
図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０及びダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０及びダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲートランナーまでＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域が設けられている。
トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部及びゲート絶縁膜を有するゲート構造が周期的に配置されている。
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。一例として、図１に示す半導体装置１００は２つのゲートパッドＧ１及びＧ２を有するが、これは例示に過ぎない。半導体装置１００は、アノードパッド、カソードパッド及び電流検出パッド等のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッドＧ１及びＧ２には、ゲート電位が印加される。ゲートパッドＧ１及びＧ２は、活性領域１６０のゲートトレンチ部の導電部と電気的に接続される。半導体装置１００は、ゲートパッドＧ１及びＧ２とゲートトレンチ部とを接続するゲートランナーを備える。
第１ゲートランナー１３１及び第２ゲートランナー１３２は、上面視において活性領域１６０と半導体基板１０の端辺１０２との間に配置されている。本例の第１ゲートランナー１３１及び第２ゲートランナー１３２は、上面視において活性領域１６０を囲んでいる。上面視において内側のゲートランナー（図１では第２ゲートランナー１３２）に囲まれた領域を活性領域１６０としてもよい。
図１に示すように、半導体装置１００が２つのゲートパッド（ゲートパッドＧ１及びＧ２）と２つのゲートランナー（第１ゲートランナー１３１及び第２ゲートランナー１３２）とを有する場合、第１ゲートランナー１３１はゲートパッドＧ１と接続し、第２ゲートランナー１３２はゲートパッドＧ２と接続する。第１ゲートランナー１３１及び第２ゲートランナー１３２は、半導体基板１０の上方に配置されている。本例の第１ゲートランナー１３１及び第２ゲートランナー１３２は、アルミシリコン合金等のアルミニウムを主成分とする金属から形成されてよい。
本例の半導体装置１００は、活性領域１６０と端辺１０２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、第１ゲートランナー１３１と端辺１０２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、複数のガードリングを有してよい。ガードリングは、半導体基板１０の上面と接するＰ型の領域である。複数のガードリングを設けることで、活性領域１６０の上面側における空乏層を外側に伸ばすことができ、半導体装置１００の耐圧を向上できる。エッジ終端構造部９０は、活性領域１６０を囲んで環状に設けられたフィールドプレート及びリサーフのうちの少なくとも一つを更に備えていてもよい。
また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性領域１６０に設けられたトランジスタ部と同様な動作をする不図示の電流検出部を備えてもよい。
図２は、図１における領域Ａの拡大図である。領域Ａは、トランジスタ部７０及びダイオード部８０を含む。
本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４及びコンタクト領域１５を備える。ゲートトレンチ部４０及びダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２を備える。エミッタ電極５２、第１ゲートランナー１３１及び第２ゲートランナー１３２は、互いに分離して設けられる。
エミッタ電極５２、第１ゲートランナー１３１及び第２ゲートランナー１３２と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図２では省略している。本例の層間絶縁膜には、コンタクトホール４９、５４及び５６が、当該層間絶縁膜を貫通して設けられる。図２においては、それぞれのコンタクトホールに斜線のハッチングを付している。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４及びコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５及びベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通ってダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２は、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されてよい。
第１ゲートランナー１３１及び第２ゲートランナー１３２は、コンタクトホール４９を通って、第１ゲート引き出し導電部４７及び第２ゲート引き出し導電部４８と接触する。第１ゲート引き出し導電部４７及び第２ゲート引き出し導電部４８は、不純物がドープされたポリシリコン等で形成される。第１ゲート引き出し導電部４７及び第２ゲート引き出し導電部４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。第１ゲートランナー１３１及び第２ゲートランナー１３２は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例の第１ゲート引き出し導電部４７及び第２ゲート引き出し導電部４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。第１ゲート引き出し導電部４７及び第２ゲート引き出し導電部４８と半導体基板１０の上面との間には、酸化膜等の絶縁膜が設けられる。ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板の上面に露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、第１ゲート引き出し導電部４７及び第２ゲート引き出し導電部４８と接触する。第１ゲート引き出し導電部４７及び第２ゲート引き出し導電部４８はゲート導電部の堆積時に同時に形成してよい。
エミッタ電極５２は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域は、アルミニウム又はアルミニウム－シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。また、各電極は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
ウェル領域１１は、第１ゲートランナー１３１及び第２ゲートランナー１３２と重なって設けられている。ウェル領域１１は、第１ゲートランナー１３１及び第２ゲートランナー１３２と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、第１ゲートランナー１３１及び第２ゲートランナー１３２側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。また、ウェル領域１１は、半導体基板１０の上面から、ベース領域１４の下端よりも深い位置まで形成されている。
トランジスタ部７０及びダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。図２における延伸方向はＹ軸方向である。
先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部同士を先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。図２に示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０及びダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０及びダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、Ｘ軸方向において隣接するトレンチ部に挟まれ、半導体基板１０の上面においてトレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０及びメサ部６１のそれぞれを指している。
それぞれのメサ部には、ベース領域１４が設けられる。それぞれのメサ部には、上面視においてベース領域１４に挟まれた領域に、第１導電型のエミッタ領域１２及び第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２及びコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板１０の上面との間に設けられてよい。
トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０には、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。
メサ部６０におけるコンタクト領域１５及びエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のコンタクト領域１５及びエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
他の例においては、メサ部６０のコンタクト領域１５及びエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていない。メサ部６１の上面には、ベース領域１４及びコンタクト領域１５が設けられてよい。メサ部６１の上面においてベース領域１４に挟まれた領域には、それぞれのベース領域１４に接してコンタクト領域１５が設けられてよい。メサ部６１の上面においてコンタクト領域１５に挟まれた領域には、ベース領域１４が設けられてよい。ベース領域１４は、コンタクト領域１５に挟まれた領域全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４に挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４及びエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、メサ部６０の配列方向（Ｘ軸方向）における中央に配置されてよい。
ダイオード部８０において、半導体基板１０の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。図２においては、カソード領域８２及びコレクタ領域２２の境界を点線で示している。
カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード領域８２との距離を確保して、耐圧を向上できる。本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
なお、図１に示すゲートランナーは、２つのゲートランナー、すなわち第１ゲートランナー１３１及び第２ゲートランナー１３２を有するが、これは例示に過ぎない。図１では、第１ゲートランナー１３１の内側に第２ゲートランナー１３２を設けているが、第２ゲートランナー１３２の内側に第１ゲートランナー１３１を設けてもよい。また、２つのゲートランナーが端辺１０２と平行に配置されているが、これは例示に過ぎない。２つのゲートランナーを、深さ方向（Ｚ軸方向）において上下に配置してもよい。あるいは、図２で示した２つのゲートランナーとゲートトレンチとの接続を、それぞれ、対向する端辺１０２の片側でのみ行うようにして、２つのゲートランナーが並走しないようになっていてもよい。また、図１では、ゲートパッドＧ２及び第２ゲートランナー１３２の接続配線が第１ゲートランナー１３１と交差しているように描かれているが、これに限られない。片方のゲートランナー（例えば第１ゲートランナー１３１）が他方のゲートパッド（例えばゲートパッドＧ２）の外側を通るようにして交差部を持たないようになっていてもよい。
［実施例１］
図３は、実施例１に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。一例として、図３に示す断面は、図２におけるａ－ａ'断面に対応する。ａ－ａ'断面は、エミッタ領域１２、ベース領域１４、並びにゲートトレンチ部４０及びダミートレンチ部３０を通るＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２及びコレクタ電極２４を有する。
層間絶縁膜３８は、半導体基板１０の上面２１に設けられている。層間絶縁膜３８は、ボロン又はリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜３８は上面２１に接していてよく、層間絶縁膜３８と上面２１との間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
エミッタ電極５２は、半導体基板１０の上面２１及び層間絶縁膜３８の上面に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、上面２１と電気的に接触する。コンタクトホール５４の内部には、タングステン（Ｗ）等のコンタクトプラグが設けられてもよい。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２及びコレクタ電極２４は、金属を含む材料で形成される。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８は、Ｎ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が設けられずに残存した領域であってよい。
ドリフト領域１８の上方には、Ｚ軸方向に一つ以上の蓄積領域１６が設けられてよい。蓄積領域１６は、ドリフト領域１８と同じドーパントが、ドリフト領域１８よりも高濃度に蓄積した領域である。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。
トランジスタ部７０において、ベース領域１４の上方には、上面２１に接してエミッタ領域１２が設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントは、一例としてヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）等である。
ダイオード部８０のメサ部６１において、ベース領域１４の上方には、上面２１に接してコンタクト領域１５が設けられる。コンタクト領域１５は、ダミートレンチ部３０に接して設けられてよい。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。本例のバッファ領域２０は、Ｎ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、コレクタ領域２２及びカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
ダイオード部８０において、バッファ領域２０の下方にはカソード領域８２が設けられる。カソード領域８２は、トランジスタ部７０のコレクタ領域２２と同じ深さに設けられてよい。ダイオード部８０は、トランジスタ部７０がターンオフする時に、逆方向に導通する還流電流を流す還流ダイオード（ＦＷＤ）として機能してよい。
トランジスタ部７０において、バッファ領域２０の下方にはコレクタ領域２２が設けられる。コレクタ領域２２は、下面２３においてカソード領域８２と接して設けられていてよい。
半導体基板１０には、ゲートトレンチ部４０及びダミートレンチ部３０が設けられる。ゲートトレンチ部４０及びダミートレンチ部３０は、上面２１からベース領域１４及び蓄積領域１６を貫通して、ドリフト領域１８に到達するように設けられる。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２及びゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化又は窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。ゲート導電部４４の上面は、上面２１と同じＸＹ平面内にあってよい。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、不純物がドープされたポリシリコン等の半導体で形成される。
ゲート導電部４４は、深さ方向においてベース領域１４よりも長く設けられてよい。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ＸＺ断面においてゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１に設けられたダミートレンチ、ダミー絶縁膜３２及びダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化又は窒化して形成してよい。ダミー導電部３４は、ダミートレンチの内部においてダミー絶縁膜３２よりも内側に設けられる。ダミー導電部３４の上面は、上面２１と同じＸＹ平面内にあってよい。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
本例のゲートトレンチ部４０及びダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０及びゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
半導体基板１０の内部において、ドリフト領域１８には、ライフタイムキラーを含むライフタイム制御領域８５が、局所的に設けられている。ライフタイム制御領域８５は、ダイオード部８０の導通時に発生するベース領域１４からカソード領域８２への正孔電流を抑制し、逆回復損失を低減するために形成される。またダイオード部８０の導通時には、トランジスタ部７０においてもベース領域１４から近接するカソード領域８２への正孔電流が流れるため、ライフタイム制御領域８５を形成することが好ましい。
ライフタイム制御領域８５は、上面２１又は下面２３から粒子線を照射することにより形成されてよい。一例として、トランジスタ部７０の粒子線を照射しない領域をマスクで遮蔽し、トランジスタ部７０及びダイオード部８０に粒子線を照射する。粒子線は、マスクで遮蔽された領域には照射されない。
図３において、ライフタイムキラーの濃度分布のＺ軸方向におけるピーク位置が「×」の記号で示される。本例のライフタイム制御領域８５のＺ軸方向におけるピーク位置は、ウェル領域１１の下面のＺ軸方向における位置と等しくてもよく、ウェル領域１１の下面のＺ軸方向における位置よりも下方に設けられてもよい。また、ライフタイム制御領域８５は、Ｚ軸方向にライフタイムキラーの濃度分布のピークを複数持つように形成されていてもよい。
ライフタイムキラーは、一例として所定の深さ位置に注入されたヘリウムである。ヘリウムを注入することで、半導体基板１０の内部に結晶欠陥を形成できる。ライフタイムキラーは、所定の深さ位置に注入されたプロトン又は電子線であってもよい。電子線又はプロトンを注入することによっても、半導体基板１０の内部に結晶欠陥を形成できる。
本例のライフタイム制御領域８５は、図３に示す通り、Ｘ軸方向においてダイオード部８０に最も近いゲートトレンチ部４０の下方からダイオード部８０にわたって、連続的に設けられている。ライフタイム制御領域８５は、Ｘ軸方向において境界領域７２からダイオード部８０にわたって、連続的に設けられている。ライフタイム制御領域８５のＸ軸負側の端部Ｋは、ダイオード部８０に最も近いゲートトレンチ部４０の下方に配置されてよい。
本例のトランジスタ部７０は、上面視で、ダイオード部８０から離間する主領域７１と、主領域７１とダイオード部８０との間に位置する境界領域７２とを有する。主領域７１は、トランジスタ部７０の粒子線を照射しない領域であり、境界領域７２は、トランジスタ部７０の粒子線を照射する領域であり、ライフタイム制御領域８５と重なる。
照射される粒子線は、例えば、上面２１から粒子線を照射する場合、境界領域７２におけるベース領域１４及びゲートトレンチ部４０を通過する。このため、ベース領域１４においてチャネルが形成される領域の界面準位が変化しうる。このため、境界領域７２の閾値が低下し得る。そのため、境界領域７２に設けられた第２ゲートトレンチ部４６は、主領域７１に設けられた第１ゲートトレンチ部４５と比べ、オンのタイミングが早まる一方で、オフのタイミングが遅くなる。
また、下面２３から粒子線を照射した場合は、照射のばらつきによって、照射される粒子線が境界領域７２におけるベース領域１４及びゲートトレンチ部４０にまで到達することがある。このため、ベース領域１４においてチャネルが形成される領域の界面準位が変化し得る。このため、境界領域７２の閾値が低下し得る。
本例のゲートトレンチ部４０は、主領域７１に設けられた第１ゲートトレンチ部４５と、境界領域７２に設けられた第２ゲートトレンチ部４６とを含む。本例において、第１ゲートトレンチ部４５のゲート抵抗成分は、第２ゲートトレンチ部４６のゲート抵抗成分と異なる。
ゲート抵抗成分とは、本明細書において、ゲートパッドからゲートトレンチ部までのゲート信号の伝送経路における全ての抵抗成分を合算したもの指す。例えばゲート抵抗成分は、ゲートパッド、ゲートランナー、ゲートトレンチ部のゲート導電部、及びこれらの間を接続する全ての部材における抵抗成分を合算したものである。
実施例１は、半導体装置１００が２つのゲートパッドＧ１及びＧ２と、２つのゲートランナー、すなわち第１ゲートランナー１３１及び第２ゲートランナー１３２とを備える構成例である。本例において、第１ゲートトレンチ部４５は第１ゲートランナー１３１と電気的に接続し、第１ゲートランナー１３１を介してゲートパッドＧ１と電気的に接続する。また、第２ゲートトレンチ部４６は第２ゲートランナー１３２と電気的に接続し、第２ゲートランナー１３２を介してゲートパッドＧ２と電気的に接続する。なお本明細書において、ゲートトレンチ部内のゲート導電部と接続することを、単にゲートトレンチ部と電気的に接続すると称することがある。
上述したように、ライフタイム制御領域８５を形成することにより境界領域７２の閾値が低下し、第１ゲートトレンチ部４５と第２ゲートトレンチ部４６との間で、導通のタイミングにずれが生じ得る。本例では、第１ゲートランナー１３１及び第２ゲートランナー１３２が、それぞれ異なるゲートパッドに接続することにより、それぞれのゲートパッドからの信号伝送タイミングを調整し、第１ゲートトレンチ部４５及び第２ゲートトレンチ部４６における導通のタイミングを合わせることができる。
［実施例２］
実施例２は、半導体装置１００が１つのゲートパッドと２つのゲートランナーを備え、オフのタイミングを合わせる構成例である。図４は、実施例２に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。一例として、図４に示す断面は、図２におけるａ－ａ'断面に対応する。
本例の半導体装置１００は、１つのゲートパッドＧと２つのゲートランナー（第１ゲートランナー１３１及び第２ゲートランナー１３２）とを有する。つまり第１ゲートランナー１３１と第２ゲートランナー１３２とは、同じゲートパッドＧと電気的に接続している。
本例の第１ゲートトレンチ部４５のゲート抵抗成分は、第２ゲートトレンチ部４６のゲート抵抗成分より大きい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも速くなり、オフのタイミングを合わせることができる。
図５は、実施例２に係る半導体装置１００の上面を示す図である。一例として、第２ゲートランナー１３２は、第１ゲートランナー１３１と活性領域１６０の外周との間に配置される。つまり、第２ゲートランナー１３２の延長距離は、第１ゲートランナー１３１の延長距離より短いので、第２ゲートランナー１３２の抵抗は第１ゲートランナー１３１の抵抗より小さい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも速くなり、オフのタイミングを合わせることができる。
あるいは、第１ゲートランナー１３１は、第２ゲートランナー１３２と異なる材料で形成されてよい。一例として、第１ゲートランナー１３１をポリシリコンで形成し、第２ゲートランナー１３２をアルミシリコン合金で形成する。つまり、アルミシリコン合金で形成された第２ゲートランナー１３２は、ポリシリコンで形成された第１ゲートランナー１３１より抵抗が小さい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも速くなり、オフのタイミングを合わせることができる。
あるいは、第１ゲートランナー１３１は、第２ゲートランナー１３２と異なる断面積を有してよい。本明細書においてゲートランナーの断面積と記載した場合、それぞれのゲートランナーのＸＺ断面又はＹＺ断面における面積を意味する。一例として、第２ゲートランナー１３２の断面積を第１ゲートランナー１３１の断面積より大きくする。つまり、より大きい断面積を有する第２ゲートランナー１３２は、第１ゲートランナー１３１より抵抗が小さい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも速くなり、オフのタイミングを合わせることができる。
なお、第２ゲートランナー１３２の途中、あるいは第２ゲートランナー１３２とゲートパッドＧとの接続の途中に高抵抗配線領域を形成することによっても、同様の効果を得ることができる。図５に示す２つのゲートランナーは、第１ゲートランナー１３１の内側に第２ゲートランナー１３２を設けているが、２つのゲートランナーが異なる材料で形成されている場合、又は断面積が異なる場合には、第２ゲートランナー１３２の内側に第１ゲートランナー１３１を設けてもよい。あるいは、図２で示したような２つのゲートランナーとゲートトレンチとの接続を、それぞれ、対向する端辺の片側でのみ行うようにして、２つのゲートランナーが並走しないようにしてもよい。また、第２ゲートランナー１３２とゲートパッドＧとの接続が第１ゲートランナー１３１と交差しているように描かれているが、これに限られず、交差部を持たないように配置してもよい。
［実施例３］
実施例３は、係る半導体装置１００が１つのゲートパッドを備え、オフのタイミングを合わせる構成例である。図６は、実施例３に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。一例として図６に示す断面は、図２におけるａ－ａ'断面に対応する。
本例の半導体装置１００は、１つのゲートパッドＧを有する。第１ゲートトレンチ部４５と第２ゲートトレンチ部４６とは、同じゲートランナーでゲートパッドＧを介して電気的に接続されてもよく、異なるゲートランナーを介してゲートパッドＧと電気的に接続されてもよい。
本例において、第１ゲートトレンチ部４５は、第２ゲートトレンチ部４６と異なる断面積を有する。本明細書においてトレンチ部の断面積と記載した場合、それぞれのゲートトレンチ部のＸＹ断面における面積を意味する。本例では、第２ゲートトレンチ部４６の断面積を第１ゲートトレンチ部４５の断面積より大きくする。つまり、より大きい断面積を有する第２ゲートトレンチ部４６は、ゲート導電体４４の断面積も大きいため、第１ゲートトレンチ部４５より抵抗が小さい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも速くなり、オフのタイミングを合わせることができる。
なお、ゲート絶縁膜４２の厚さは、第１ゲートトレンチ部４５と第２ゲートトレンチ部４６とで同じであってよい。また、境界領域７２に配置されたダミートレンチ部３０の断面積は大きくしなくてよい、つまり、第１ゲートトレンチ部４５の断面積と同じであってよい。
あるいは、第１ゲートトレンチ部４５内のゲート導電体４４は、第２ゲートトレンチ部４６内のゲート導電体４４と異なる材料で形成されてもよい。一例として、第２ゲートトレンチ部４６のゲート導電体４４を第１ゲートトレンチ部４５のゲート導電体４４より導電率の高い材料で形成する。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも速くなり、オフのタイミングを合わせることができる。
［実施例４］
実施例４は、ゲートランナーが後述する外周ゲートランナー及び内側ゲートランナーを有する構成例である。図７は、実施例４に係る半導体装置１００の上面を示す図である。一例として、図７に示す半導体装置１００は、１つのゲートパッドＧを有する。
本例の半導体装置１００は、上面視において活性領域１６０を囲むように配置され、第１ゲートトレンチ部４５及び第２ゲートトレンチ部４６と電気的に接続する外周ゲートランナー１３３を備える。外周ゲートランナー１３３は、第１ゲートランナー１３１又は第２ゲートランナー１３２と同様の構成であってよい。
また本例の半導体装置１００は、外周ゲートランナー１３３の内側を延伸し、外周ゲートランナー１３３と電気的に接続する内側ゲートランナー１３４をさらに備える。内側ゲートランナー１３４は、不純物がドープされたポリシリコン等の半導体又はアルミシリコン合金等のアルミニウムを主成分とする金属から形成されてよい。内側ゲートランナー１３４は、外周ゲートランナー１３３と同一の材料で形成されていてもよい。
本例の内側ゲートランナー１３４は、Ｙ軸方向の略中央で一方の外周ゲートランナー１３３から他方の外周ゲートランナー１３３まで、活性領域１６０を縦断するように、Ｙ軸方向に延伸して設けられている。本例の内側ゲートランナー１３４は、上面視において、何れか一方のゲートトレンチ部の直上を当該ゲートトレンチ部の延伸方向に延伸する。
内側ゲートランナー１３４は、複数設けられてよい。一例として、内側ゲートランナー１３４は、一部又は全ての第２ゲートトレンチ部４６の直上を延伸するように配置される。この場合、活性領域１６０に内側ゲートランナー１３４を設けることで、第２ゲートトレンチ部４６の各部分について、ゲートパッドＧからの配線長のバラツキを低減できる。
［実施例４－１］
実施例４－１は実施例４の一例であり、オフのタイミングを合わせる構成例である。図８は、実施例４－１に係る半導体装置１００の一部の断面を示す図である。一例として、図８に示す断面は、図２におけるａ－ａ'断面に対応する。図８は、図７の内側ゲートランナー１３４によりオフのタイミングを合わせる場合の電気的接続の一例を併せて示す。
本例のエミッタ電極５２は、第１層５２－１、第２層５２－２、第３層５２－３及び第４層５２－４を有する。第１層５２－１、第２層５２－２、第３層５２－３及び第４層５２－４は、半導体基板１０の上面２１から＋Ｚ軸方向に順に積層されており、一例として、第１層５２－１及び第３層５２－３がビア層、第２層５２－２及び第４層５２－４が金属層である。ビア層には層間絶縁膜３８が配置され、エミッタ電極５２とそれぞれのトレンチ部とを分離している。なお、本例ではエミッタ電極５２は、層間絶縁膜３８に設けられたコンタクトホールを通って、ダミートレンチ部３０のダミー導電部３４と接続されているが、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されるのであってもよい。
本例の内側ゲートランナー１３４は、第２層５２－２に配置される。内側ゲートランナー１３４は第２層５２－２及び第３層５２－３に設けられた層間絶縁膜３８によりエミッタ電極５２から分離される。
一例として、内側ゲートランナー１３４は、第２ゲートトレンチ部４６の直上を延伸し、第２ゲートトレンチ部４６と電気的に接続する。内側ゲートランナー１３４は、第１層５２－１に設けられたコンタクトホール５５を通って、ゲートトレンチ部４０のゲート導電部４４と接続する。つまり、内側ゲートランナー１３４は第２層５２－２の一部であってよく、コンタクトホール５５は第１層５２－１の一部であってよい。このように、それぞれの第２ゲートトレンチ部４６の至近距離に内側ゲートランナー１３４が配線されるので、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも速くなり、オフのタイミングを合わせることができる。
なお、図８はオフのタイミングを合わせる内側ゲートランナー１３４の構成例を示すが、以下のよう変形により、オンのタイミングを合わせることもできる。例えば、図８と異なり、内側ゲートランナー１３４は、第１ゲートトレンチ部４５の直上を延伸し、第１ゲートトレンチ部４５と電気的に接続する。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも遅くなり、オンのタイミングを合わせることができる。
［実施例４－２］
実施例４－２は実施例４の一例であり、オフのタイミングを合わせる他の構成例である。図９は、実施例４－２に係る半導体装置１００の一部の断面を示す図である。図９は、図８と同様に、内側ゲートランナー１３４が第２ゲートトレンチ部４６の直上を第２ゲートトレンチ部４６の延伸方向に延伸し、オフのタイミングを合わせる場合の電気的接続の他の一例を示す。以下、図８との相違点を中心に説明する。
本例のエミッタ電極５２は、第１層５２－１、第２層５２－２及び第３層５２－３を有する。第１層５２－１、第２層５２－２及び第３層５２－３は、半導体基板１０の上面２１から＋Ｚ軸方向に順に積層されており、一例として、第１層５２－１がビア層、第２層５２－２及び第３層５２－３が金属層である。ビア層には層間絶縁膜３８が配置され、エミッタ電極５２とそれぞれのトレンチ部とを分離している。ただしエミッタ電極５２は、層間絶縁膜３８に設けられたコンタクトホールを通って、ダミートレンチ部３０のダミー導電部３４と接続される。第３層５２－３は、ニッケルメッキ等で形成されてよい。
本例の内側ゲートランナー１３４は、第２層５２－２に配置される。内側ゲートランナー１３４は第２層５２－２に設けられた層間絶縁膜３８及び第３層５２－３に設けられた表面保護層５３により覆われ、エミッタ電極５２から分離される。表面保護層５３は、内側ゲートランナー１３４の上方に配置される。表面保護層５３は、第３層５２－３から露出してよく、ポリイミド等から形成されるパッシベーション膜であってよい。第３層５２－３は、はんだ付け等によりリードフレームと接合されて、外部回路へと接続されてよい。なお、第３層５２－３が形成されずに、第２層５２－２が超音波接合によってワイヤと接合されて、外部回路へと接続されるような構成であってもよい。
［実施例５］
実施例５は実施例４の変形例である。図１０Ａは、実施例５に係る半導体装置１００の上面を示す図である。図１０Ａに示す半導体装置１００は、図７と同様に、外周ゲートランナー１３３と内側ゲートランナー１３４とを備える。以下、図７との相違点を中心に説明する。
本例の内側ゲートランナー１３４は、Ｙ軸方向の略中央で一方の外周ゲートランナー１３３から他方の外周ゲートランナー１３３まで、活性領域１６０を横断するように、Ｘ軸方向に延伸して設けられている。本例の内側ゲートランナー１３４の延伸方向は、上面視において、ゲートトレンチ部４０の延伸方向と交差する。内側ゲートランナー１３４は、複数設けられてよい。なお図１０Ａにおいて、３つの内側ゲートランナー１３４が設けられているが、内側ゲートランナー１３４の数はこれに限定されるものではない。
内側ゲートランナー１３４により活性領域１６０が分割されている場合、それぞれの分割領域において、トランジスタ部７０及びダイオード部８０がＸ軸方向に交互に配置されてよい。
［実施例５－１］
実施例５－１は実施例５の一例である。図１０Ｂは、実施例５－１に係る半導体装置１００の一部の上面を示す図である。一例として、図１０Ｂは、図１０Ａにおける領域Ａの拡大図に対応する。本例の内側ゲートランナー１３４は表面保護層５３により覆われ、表面保護層５３はエミッタ電極５２から露出しているが、説明の便宜上、エミッタ電極５２及び表面保護層５３は省略している。内側ゲートランナー１３４は、コンタクトホール５５を通って、第１ゲートトレンチ部４５又は第２ゲートトレンチ部４６の何れか一方のゲート導電部４４と接続される。
例えば、内側ゲートランナー１３４と第２ゲートトレンチ部４６との間にコンタクトホール５５が設けられる場合、第２ゲートトレンチ部４６の直上で電気的接続が形成されるので、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも速くなり、オフのタイミングを合わせることができる。あるいは、内側ゲートランナー１３４と第１ゲートトレンチ部４５との間にコンタクトホール５５が設けられる場合、第１ゲートトレンチ部４５の直上で電気的接続が形成されるので、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも遅くなり、オンのタイミングを合わせることができる。また本例では、内側ゲートランナー１３４の本数及び内側ゲートランナー１３４同士の間隔を適宜設定することができ、設計の自由度が向上する。また本例では、内側ゲートランナー１３４と第２ゲートトレンチ部４６とが交差する点にのみコンタクトホール５５を設ければよいので、加工が複雑化しなくてよい。
図１０Ｃ～図１０Ｆは、実施例５－１に係る半導体装置１００の一部の断面を示す図である。具体的には、図１０Ｃは、図１０Ｂにおけるａ－ａ'断面に対応し、図１０Ｄは、図１０Ｂにおけるｂ－ｂ'断面に対応し、図１０Ｅは、図１０Ｂにおけるｃ－ｃ'断面に対応し、図１０Ｆは、図１０Ｂにおけるｄ－ｄ'断面に対応する。図９と同様に、エミッタ電極５２は金属層及びビア層を有する層構造であるが、ここでは単にエミッタ電極５２として示す。内側ゲートランナー１３４は、エミッタ電極５２の金属層（例えば図９の第２層５２－２）の一部であってよい。なお、内側ゲートランナー１３４の延伸方向が、上面視において、ゲートトレンチ部４０の延伸方向と直交している場合で説明したが、これに限らず任意の角度をなして交差してもよい 。
［実施例５－２］
実施例５－２は実施例５の他の一例である。図１１Ａは、実施例５－２に係る半導体装置１００の一部の上面を示す図である。一例として、図１１Ａは、図１０Ａにおける領域Ａの拡大図に対応する。本例の内側ゲートランナー１３４は、コンタクトホール５５を通って、第１ゲートトレンチ部４５又は第２ゲートトレンチ部４６の何れか一方のゲート導電部４４と接続される。本例の内側ゲートランナー１３４はエミッタ電極５２の内部に配置されているが、説明の便宜上、エミッタ電極５２は省略している。
図１１Ｂ～図１１Ｅは、実施例５－２に係る半導体装置１００の一部の断面を示す図である。具体的には、図１１Ｂは、図１１Ａにおけるｈ－ｈ'断面に対応し、図１１Ｃは、図１１Ａにおけるｊ－ｊ'断面に対応し、図１１Ｄは、図１１Ａにおけるｒ－ｒ'断面に対応し、図１１Ｅは、図１１Ａにおけるｓ－ｓ'断面に対応する。図８と同様に、エミッタ電極５２は金属層及びビア層を有する層構造であるが、ここでは単にエミッタ電極５２として示す。内側ゲートランナー１３４は、エミッタ電極５２の金属層（例えば図８の第２層５２－２）の一部であってよい。
［実施例５－３］
実施例５－３は実施例５の他の一例である。図１２Ａは、実施例５－３に係る半導体装置１００の一部の上面を示す図である。一例として、図１２Ａは、図１０Ａにおける領域Ａの拡大図に対応する。本例の内側ゲートランナー１３４は、コンタクトホール５５を通って、第１ゲートトレンチ部４５又は第２ゲートトレンチ部４６の何れか一方のゲート導電部４４と接続される。また本例では、内側ゲートランナー１３４の下方において、ダミートレンチ部３０のダミー導電部３４及びメサ部６０も、コンタクトホール５４、５６を通ってエミッタ電極５２と接続される。本例の内側ゲートランナー１３４はエミッタ電極５２の内部に配置されているが、説明の便宜上、エミッタ電極５２は省略している。
図１２Ｂ～図１２Ｅは、実施例５－３に係る半導体装置１００の一部の断面を示す図である。具体的には、図１２Ｂは、図１２Ａにおけるｎ－ｎ'断面に対応し、図１２Ｃは、図１２Ａにおけるｏ－ｏ'断面に対応し、図１２Ｄは、図１２Ａにおけるｔ－ｔ'断面に対応し、図１２Ｅは、図１２Ａにおけるｕ－ｕ'断面に対応する。
本例のエミッタ電極５２は、第１層５２－１、第２層５２－２、第３層５２－３、第４層５２－４、第５層５２－５及び第６層５２－６を有する。第１層５２－１、第２層５２－２、第３層５２－３、第４層５２－４、第５層５２－５及び第６層５２－６は、半導体基板１０の上面２１から＋Ｚ軸方向に順に積層されており、一例として、第１層５２－１、第３層５２－３及び第５層５２－５がビア層、第２層５２－２、第４層５２－４及び第６層５２－６が金属層である。
ビア層には層間絶縁膜３８が配置され、エミッタ電極５２とそれぞれのトレンチ部とを分離している。ただしエミッタ電極５２（本例の第２層５２－２）は、層間絶縁膜３８に設けられたコンタクトホール５６を通って、メサ部６０及び少なくとも一部のダミートレンチ部３０のダミー導電部３４と接続される。
本例の内側ゲートランナー１３４は、第４層５２－４に配置される。内側ゲートランナー１３４は、層間絶縁膜３８によりエミッタ電極５２から分離される。このように、本例では内側ゲートランナー１３４の下方においても、エミッタ電極５２とメサ部６０及びダミートレンチ部３０との電気的接続が形成され、活性領域１６０における無効領域が低減される。
［実施例５－４］
実施例５－４は実施例５の他の一例である。図１３Ａ～図１３Ｄは、実施例５－４に係る半導体装置１００の一部の断面を示す図である。具体的には、図１３Ａは、図１２Ａにおけるｎ－ｎ'断面に対応し、図１３Ｂは、図１２Ａにおけるｏ－ｏ'断面に対応し、図１３Ｃは、図１２Ａにおけるｔ－ｔ'断面に対応し、図１３Ｄは、図１２Ａにおけるｕ－ｕ'断面に対応する。本例の半導体装置１００の上面図は、図１２Ａと共通するため省略する。ただし本例の内側ゲートランナー１３４は、図１２Ａ～図１２Ｅを参照して説明した例と異なり、エミッタ電極５２の上方に配置されている。なお、説明の便宜上、エミッタ電極５２は省略している。
本例のエミッタ電極５２は、第１層５２－１及び第２層５２－２を有する。第１層５２－１及び第２層５２－２は、半導体基板１０の上面２１から＋Ｚ軸方向に順に積層されており、一例として、第１層５２－１がビア層、第２層５２－２が金属層である。
ビア層には層間絶縁膜３８が配置され、エミッタ電極５２とそれぞれのトレンチ部とを分離している。ただしエミッタ電極５２（本例の第２層５２－２）は、層間絶縁膜３８に設けられたコンタクトホール５４、５６を通って、メサ部６０及び少なくとも一部のダミートレンチ部３０のダミー導電部３４と接続される。
本例の内側ゲートランナー１３４は、第２層５２－２の上方に配置される。ただし内側ゲートランナー１３４は、層間絶縁膜３８によりエミッタ電極５２から分離される。また内側ゲートランナー１３４の側方及び上方には表面保護層５３が配置される。このように、エミッタ電極５２を形成した後で内側ゲートランナー１３４を設けることもできる。
［実施例６］
実施例６は、図７と同様に、ゲートランナーが外周ゲートランナー及び内側ゲートランナーを有する構成例である。図１４Ａは、実施例６に係る半導体装置１００の一部の上面を示す図である。一例として、図１４Ａは、図７における領域Ａの拡大図に対応する。本例の内側ゲートランナー１３４はエミッタ電極５２の内部に配置されているが、説明の便宜上、エミッタ電極５２は省略している。本例の内側ゲートランナー１３４は、図７と同様に、第１ゲートトレンチ部４５又は第２ゲートトレンチ部４６の何れか一方のゲートトレンチ部の直上を当該ゲートトレンチ部の延伸方向に延伸する。
［実施例６－１］
実施例６－１は実施例６の一例である。図１４Ｂは、実施例６－１に係る半導体装置１００の一部の断面を示す図である。具体的には、図１４Ｂは、図１４Ａにおけるｋ－ｋ'断面に対応する。本例のエミッタ電極５２は、第１層５２－１、第２層５２－２、第３層５２－３、第４層５２－４、第５層５２－５及び第６層５２－６を有する。第１層５２－１、第２層５２－２、第３層５２－３、第４層５２－４、第５層５２－５及び第６層５２－６は、半導体基板１０の上面２１から＋Ｚ軸方向に順に積層されており、一例として、第１層５２－１、第３層５２－３及び第５層５２－５がビア層、第２層５２－２、第４層５２－４及び第６層５２－６が金属層である。
ビア層には層間絶縁膜３８が配置され、エミッタ電極５２とそれぞれのトレンチ部とを分離している。ただしエミッタ電極５２（本例の第２層５２－２）は、層間絶縁膜３８に設けられたコンタクトホール５４、５６を通って、メサ部６０及び少なくとも一部のダミートレンチ部３０のダミー導電部３４と接続される。
本例の内側ゲートランナー１３４は、第４層５２－４に配置される。内側ゲートランナー１３４は層間絶縁膜３８によりエミッタ電極５２から分離される。本例の内側ゲートランナー１３４は、層間絶縁膜３８に設けられたコンタクトホール５５を通って、第１ゲートトレンチ部４５又は第２ゲートトレンチ部４６の何れか一方のゲート導電部４４と接続される。
［実施例６－２］
実施例６－２は実施例６の他の一例である。図１５は、実施例６－２に係る半導体装置１００の一部の断面を示す図である。具体的には、図１５は、図１４Ａにおけるｋ－ｋ'断面に対応する。本例のエミッタ電極５２は、第１層５２－１及び第２層５２－２を有する。第１層５２－１及び第２層５２－２は、半導体基板１０の上面２１から＋Ｚ軸方向に順に積層されており、一例として、第１層５２－１がビア層、第２層５２－２が金属層である。
ビア層には層間絶縁膜３８が配置され、エミッタ電極５２とそれぞれのトレンチ部とを分離している。ただしエミッタ電極５２（本例の第２層５２－２）は、層間絶縁膜３８に設けられたコンタクトホール５４、５６を通って、メサ部６０及び少なくとも一部のダミートレンチ部３０のダミー導電部３４と接続される。
本例の内側ゲートランナー１３４は、第２層５２－２の上方に配置される。内側ゲートランナー１３４は層間絶縁膜３８によりエミッタ電極５２から分離される。また内側ゲートランナー１３４の側方及び上方には表面保護層５３が配置される。本例の内側ゲートランナー１３４は、層間絶縁膜３８に設けられたコンタクトホール５５を通って、第１ゲートトレンチ部４５又は第２ゲートトレンチ部４６の何れか一方のゲート導電部４４と接続される。このように、エミッタ電極５２を形成した後で内側ゲートランナー１３４を設けることもできる。
［実施例７］
実施例７は、半導体装置１００が１つのゲートパッドと２つのゲートランナーを備え、オンのタイミングを合わせる構成例である。図１６は、実施例７に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。図１６に示す断面は、図２におけるａ－ａ'断面に対応する。
本例の第１ゲートトレンチ部４５のゲート抵抗成分は、第２ゲートトレンチ部４６のゲート抵抗成分より小さい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも遅くなり、オンのタイミングを合わせることができる。
例えば、図４～図５はオフのタイミングを合わせるゲートランナーの構成例を示すが、以下のような変形により、オンのタイミングを合わせることもできる。例えば、図４と異なり、第１ゲートランナー１３１を、第２ゲートランナー１３２と活性領域１６０の外周との間に配置する。この場合、第２ゲートランナー１３２の抵抗は第１ゲートランナー１３１の抵抗より大きくなる。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも遅くなり、オンのタイミングを合わせることができる。
また、第１ゲートランナー１３１をアルミシリコン合金で形成し、第２ゲートランナー１３２をポリシリコンで形成してもよい。つまり、ポリシリコンで形成された第２ゲートランナー１３２は、アルミシリコン合金で形成された第１ゲートランナー１３１より抵抗が大きい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも遅くなり、オンのタイミングを合わせることができる。
また、第１ゲートランナー１３１の断面積を第２ゲートランナー１３２の断面積より大きくしてもよい。つまり、より小さい断面積を有する第２ゲートランナー１３２は、第１ゲートランナー１３１より抵抗が大きい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも遅くなり、オンのタイミングを合わせることができる。
また、図６はオフのタイミングを合わせるゲートトレンチ部の構成例を示すが、以下のよう変形により、オンのタイミングを合わせることもできる。例えば、図６と異なり、第１ゲートトレンチ部４５の断面積を第２ゲートトレンチ部４６の断面積より大きくする。つまり、より小さい断面積を有する第２ゲートトレンチ部４６は、ゲート導電部４４の断面積も小さいため、第１ゲートトレンチ部４５より抵抗が大きい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも遅くなり、オンのタイミングを合わせることができる。
［実施例８］
実施例８は、オン及びオフの両方のタイミングを合わせる構成例である。図１７は、実施例８に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。図１７に示す断面は、図２におけるａ－ａ'断面に対応する。
本例の半導体装置１００は、逆並列に設けられたダイオードをそれぞれ有し、第１ゲートランナー１３１とゲートパッドＧとを電気的に接続する配線対をさらに備える。本例の半導体装置１００は、逆並列に設けられたダイオードをそれぞれ有し、第２ゲートランナー１３２とゲートパッドＧとを電気的に接続する配線対とをさらに備える。このような配線対は、ゲートパッドＧの近傍に配置されてよい。
図１７に示すように、第１ゲートランナー１３１とゲートパッドＧとを電気的に接続する配線対は、逆並列に設けられたダイオードにより、オン信号の配線とオフ信号の配線とが分けられている。この配線対には、オン信号の配線に抵抗成分が設けられている。
また、第２ゲートランナー１３２とゲートパッドＧとを電気的に接続する配線対も、逆並列に設けられたダイオードにより、オン信号の配線とオフ信号の配線とが分けられている。この配線対には、オフ信号の配線に抵抗成分が設けられている。
このように、オン信号の場合、ゲートパッドＧから第２ゲートトレンチ部４６への伝送が第１ゲートトレンチ部４５への伝送よりも遅くなり、オンのタイミングを合わせることができる。
また、オフ信号の場合、ゲートパッドＧから第２ゲートトレンチ部４６への伝送が第１ゲートトレンチ部４５への伝送よりも速くなり、オフのタイミングを合わせることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４５・・・第１ゲートトレンチ部、４６・・・第２ゲートトレンチ部、４７・・・第１ゲート引き出し導電部、４８・・・第２ゲート引き出し導電部、４９・・・コンタクトホール、５２・・・エミッタ電極、５３・・・表面保護層、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、６１・・・メサ部、７０・・・トランジスタ部、７１・・・主領域、７２・・・境界領域、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、８５・・・ライフタイム制御領域、９０・・・エッジ終端構造部、１００・・・半導体装置、１０２・・・端辺、１３１・・・第１ゲートランナー、１３２・・・第２ゲートランナー、１３３・・・外周ゲートランナー、１３４・・・内側ゲートランナー、１６０・・・活性領域

Claims (16)

  1. トランジスタ部とダイオード部とを有する半導体基板を備え、
    前記トランジスタ部及び前記ダイオード部の双方が、
    前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
    前記半導体基板の内部において、前記ドリフト領域の上方に設けられた第２導電型のベース領域と、
    を有し、
    前記半導体基板の内部において、前記ベース領域の下方に、前記トランジスタ部の少なくとも一部から前記ダイオード部にわたって、ライフタイムキラーを含むライフタイム制御領域が設けられ、
    前記トランジスタ部は、
    前記半導体基板の上面視で、前記ダイオード部から離間する主領域と、
    前記半導体基板の上面視で、前記主領域と前記ダイオード部との間に位置し、前記ライフタイム制御領域と重なる境界領域と、
    前記半導体基板の上面から前記ベース領域を貫通して前記ドリフト領域まで設けられた複数のゲートトレンチ部と
    を有し、
    前記複数のゲートトレンチ部は、
    前記主領域に設けられた第１ゲートトレンチ部と、
    前記境界領域に設けられた第２ゲートトレンチ部と
    を含み、
    前記第１ゲートトレンチ部とゲートパッドとの間のゲート信号の伝送経路における全ての抵抗成分を合算したゲート抵抗成分は、前記第２ゲートトレンチ部とゲートパッドとの間のゲート信号の伝送経路における全ての抵抗成分を合算したゲート抵抗成分と異なる
    半導体装置。
  2. 前記半導体基板の上面視で、前記半導体装置の動作時に主電流が流れる活性領域を囲むように配置され、前記第１ゲートトレンチ部と電気的に接続する第１ゲートランナー及び前記第２ゲートトレンチ部と電気的に接続する第２ゲートランナーをさらに備える
    請求項１に記載の半導体装置。
  3. 前記第１ゲートランナー及び前記第２ゲートランナーの何れか一方は、他方と前記活性領域の外周との間に配置される
    請求項２に記載の半導体装置。
  4. 前記第１ゲートランナーは、前記第２ゲートランナーと異なる断面積を有する
    請求項２又は３に記載の半導体装置。
  5. 前記第１ゲートランナーは、前記第２ゲートランナーと異なる材料で形成される
    請求項２から４の何れか一項に記載の半導体装置。
  6. 前記第１ゲートランナーと前記第２ゲートランナーとは、同じゲートパッドと電気的に接続する
    請求項２から５の何れか一項に記載の半導体装置。
  7. 逆並列に設けられたダイオードをそれぞれ有し、前記第１ゲートランナーとゲートパッドとを電気的に接続する配線対と、
    逆並列に設けられたダイオードをそれぞれ有し、前記第２ゲートランナーと前記ゲートパッドとを電気的に接続する配線対と
    をさらに備える
    請求項６に記載の半導体装置。
  8. 前記第１ゲートランナー及び前記第２ゲートランナーは、それぞれ異なるゲートパッドと電気的に接続する
    請求項２から５の何れか一項に記載の半導体装置。
  9. 前記半導体基板の上面視で、前記半導体装置の動作時に主電流が流れる活性領域を囲むように配置され、前記第１ゲートトレンチ部及び前記第２ゲートトレンチ部と電気的に接続する外周ゲートランナーと、
    前記半導体基板の上面視で、前記外周ゲートランナーの内側を延伸し、前記外周ゲートランナーと電気的に接続する内側ゲートランナーと
    をさらに備え、
    前記内側ゲートランナーは、前記第１ゲートトレンチ部及び前記第２ゲートトレンチ部のうち下方に位置するゲートトレンチ部と、コンタクトホールを介して電気的に接続する
    請求項１に記載の半導体装置。
  10. 前記半導体基板の上面視で、前記内側ゲートランナーは、前記下方に位置するゲートトレンチ部の直上を、前記下方に位置するゲートトレンチ部の延伸方向に延伸する
    請求項９に記載の半導体装置。
  11. 前記半導体基板の上面視で、前記内側ゲートランナーの延伸方向は、前記複数のゲートトレンチ部の延伸方向と交差する
    請求項９に記載の半導体装置。
  12. 前記活性領域において、前記半導体基板の上方に設けられたエミッタ電極をさらに備え、
    前記複数のゲートトレンチ部は、前記エミッタ電極と電気的に接続するダミートレンチ部をさらに含み、
    前記エミッタ電極は、前記ダミートレンチ部との電気的接続を形成する第１層と、前記第１層の上方に配置される第２層とを有し、
    前記内側ゲートランナーは、前記第２層に配置される
    請求項９から１１の何れか一項に記載の半導体装置。
  13. 前記ダイオード部は、前記半導体基板の上面から前記ベース領域を貫通して前記ドリフト領域まで設けられ、前記エミッタ電極と電気的に接続する複数のゲートトレンチ部をさらに有する
    請求項１２に記載の半導体装置。
  14. 前記半導体基板の上面視で、前記内側ゲートランナーの上方に配置された表面保護層をさらに備える
    請求項９から１３の何れか一項に記載の半導体装置。
  15. 前記第１ゲートトレンチ部は、前記第２ゲートトレンチ部と異なる断面積を有する
    請求項１から１４の何れか一項に記載の半導体装置。
  16. 前記第１ゲートトレンチ部内のゲート導電体は、前記第２ゲートトレンチ部内のゲート導電部と異なる材料で形成される
    請求項１から１５の何れか一項に記載の半導体装置。
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