JP2021064673A5 - - Google Patents
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Description
ライフタイム制御領域が設けられたトランジスタ部では、チャネルが形成される部分に界面準位が生じることにより閾値が低下することがある。そこで、かかる半導体装置においては、トランジスタ部における位置による閾値の差を抑制することが好ましい。
第１ゲートトレンチ部内のゲート導電体は、第２ゲートトレンチ部内のゲート導電部と異なる材料で形成されてよい。
［実施例７］
実施例７は、半導体装置１００が１つのゲートパッドと２つのゲートランナーを備え、オンのタイミングを合わせる構成例である。図１６は、実施例７に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。図１６に示す断面は、図２におけるａ−ａ'断面に対応する。
実施例７は、半導体装置１００が１つのゲートパッドと２つのゲートランナーを備え、オンのタイミングを合わせる構成例である。図１６は、実施例７に係る半導体装置１００の一部の断面及びその電気的接続を示す図である。図１６に示す断面は、図２におけるａ−ａ'断面に対応する。
また、図６はオフのタイミングを合わせるゲートトレンチ部の構成例を示すが、以下のよう変形により、オンのタイミングを合わせることもできる。例えば、図６と異なり、第１ゲートトレンチ部４５の断面積を第２ゲートトレンチ部４６の断面積より大きくする。つまり、より小さい断面積を有する第２ゲートトレンチ部４６は、ゲート導電部４４の断面積も小さいため、第１ゲートトレンチ部４５より抵抗が大きい。これにより、ゲートパッドＧから第２ゲートトレンチ部４６への信号の伝送が第１ゲートトレンチ部４５への信号の伝送よりも遅くなり、オンのタイミングを合わせることができる。
Claims (16)
- トランジスタ部とダイオード部とを有する半導体基板を備え、
前記トランジスタ部及び前記ダイオード部の双方が、
前記半導体基板の内部に設けられた第１導電型のドリフト領域と、
前記半導体基板の内部において、前記ドリフト領域の上方に設けられた第２導電型のベース領域と、
を有し、
前記半導体基板の内部において、前記ベース領域の下方に、前記トランジスタ部の少なくとも一部から前記ダイオード部にわたって、ライフタイムキラーを含むライフタイム制御領域が設けられ、
前記トランジスタ部は、
前記半導体基板の上面視で、前記ダイオード部から離間する主領域と、
前記半導体基板の上面視で、前記主領域と前記ダイオード部との間に位置し、前記ライフタイム制御領域と重なる境界領域と、
前記半導体基板の上面から前記ベース領域を貫通して前記ドリフト領域まで設けられた複数のゲートトレンチ部と
を有し、
前記複数のゲートトレンチ部は、
前記主領域に設けられた第１ゲートトレンチ部と、
前記境界領域に設けられた第２ゲートトレンチ部と
を含み、
前記第１ゲートトレンチ部のゲート抵抗成分は、前記第２ゲートトレンチ部のゲート抵抗成分と異なる
半導体装置。 - 前記半導体基板の上面視で、前記半導体装置の動作時に主電流が流れる活性領域を囲むように配置され、前記第１ゲートトレンチ部と電気的に接続する第１ゲートランナー及び前記第２ゲートトレンチ部と電気的に接続する第２ゲートランナーをさらに備える
請求項１に記載の半導体装置。 - 前記第１ゲートランナー及び前記第２ゲートランナーの何れか一方は、他方と前記活性領域の外周との間に配置される
請求項２に記載の半導体装置。 - 前記第１ゲートランナーは、前記第２ゲートランナーと異なる断面積を有する
請求項２又は３に記載の半導体装置。 - 前記第１ゲートランナーは、前記第２ゲートランナーと異なる材料で形成される
請求項２から４の何れか一項に記載の半導体装置。 - 前記第１ゲートランナーと前記第２ゲートランナーとは、同じゲートパッドと電気的に接続する
請求項２から５の何れか一項に記載の半導体装置。 - 逆並列に設けられたダイオードをそれぞれ有し、前記第１ゲートランナーとゲートパッドとを電気的に接続する配線対と、
逆並列に設けられたダイオードをそれぞれ有し、前記第２ゲートランナーと前記ゲートパッドとを電気的に接続する配線対と
をさらに備える
請求項６に記載の半導体装置。 - 前記第１ゲートランナー及び前記第２ゲートランナーは、それぞれ異なるゲートパッドと電気的に接続する
請求項２から５の何れか一項に記載の半導体装置。 - 前記半導体基板の上面視で、前記半導体装置の動作時に主電流が流れる活性領域を囲むように配置され、前記第１ゲートトレンチ部及び前記第２ゲートトレンチ部と電気的に接続する外周ゲートランナーと、
前記半導体基板の上面視で、前記外周ゲートランナーの内側を延伸し、前記外周ゲートランナーと電気的に接続する内側ゲートランナーと
をさらに備え、
前記内側ゲートランナーは、前記第１ゲートトレンチ部及び前記第２ゲートトレンチ部の何れか一方のゲートトレンチ部と電気的に接続する
請求項１に記載の半導体装置。 - 前記半導体基板の上面視で、前記内側ゲートランナーは、前記何れか一方のゲートトレンチ部の直上を、前記何れか一方のゲートトレンチ部の延伸方向に延伸する
請求項９に記載の半導体装置。 - 前記半導体基板の上面視で、前記内側ゲートランナーの延伸方向は、前記複数のゲートトレンチ部の延伸方向と交差する
請求項９に記載の半導体装置。 - 前記活性領域において、前記半導体基板の上方に設けられたエミッタ電極をさらに備え、
前記複数のゲートトレンチ部は、前記エミッタ電極と電気的に接続するダミートレンチ部をさらに含み、
前記半導体基板の上面視で、前記エミッタ電極は、前記ダミートレンチ部との電気的接続を形成する第１層と、前記第１層の上方に配置される第２層とを有し、
前記内側ゲートランナーは、前記第２層に配置される
請求項９から１１の何れか一項に記載の半導体装置。 - 前記ダイオード部は、前記半導体基板の上面から前記ベース領域を貫通して前記ドリフト領域まで設けられ、前記エミッタ電極と電気的に接続する複数のゲートトレンチ部をさらに有する
請求項１２に記載の半導体装置。 - 前記半導体基板の上面視で、前記内側ゲートランナーの上方に配置された表面保護層をさらに備える
請求項９から１３の何れか一項に記載の半導体装置。 - 前記第１ゲートトレンチ部は、前記第２ゲートトレンチ部と異なる断面積を有する
請求項１から１４の何れか一項に記載の半導体装置。 - 前記第１ゲートトレンチ部内のゲート導電体は、前記第２ゲートトレンチ部内のゲート導電部と異なる材料で形成される
請求項１から１５の何れか一項に記載の半導体装置。
Priority Applications (2)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019187825A JP7456113B2 (ja) | 2019-10-11 | 2019-10-11 | 半導体装置 |
Publications (3)
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|---|---|
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| JP7456113B2 JP7456113B2 (ja) | 2024-03-27 |
Family
ID=75383373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2019187825A Active JP7456113B2 (ja) | 2019-10-11 | 2019-10-11 | 半導体装置 |
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