WO2023047687A1 - 半導体装置および電力変換装置 - Google Patents

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trenches
trench
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悠佳 清水
建瑠 須藤
友紀 毛利
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株式会社日立パワーデバイス
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Definitions

  • the present invention relates to a semiconductor device having a field effect transistor in which a channel is formed on the side surface of a semiconductor layer.
  • MOSFET Metal Oxide Semiconductor Field Effect
  • a MOSFET Metal Oxide Semiconductor Field Effect
  • Transistor has been proposed.
  • the current flows in the depth direction along the side of the trench.
  • the on-resistance can be reduced by reducing the trench pitch and increasing the trench density.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-207289 describes a MOSFET having a buried gate in a trench formed on the upper surface of a semiconductor substrate and having a channel formed on the side surface of the trench.
  • Patent Document 2 Japanese Unexamined Patent Application Publication No. 2021-12934 describes a vertical MOSFET having a gate electrode extending directly over two trenches that are adjacent to each other in the extending direction of the trenches.
  • the MOSFET described in Patent Document 1 has a large gate capacity due to the formation of a large number of trenches, and a large gate wiring resistance due to the gate wiring extending across the trenches. Therefore, there is a problem that the gate delay determined by CR (capacitance ⁇ resistance) is large. Moreover, since the length of the long side of the trench is determined by the design of the JFET region, it is difficult to lengthen the trench and widen the width of the gate wiring.
  • Patent Document 2 while two trenches are included in the unit cell in the extending direction of the trenches, only one JFET region is provided in the unit cell, which poses a problem of high on-resistance.
  • a semiconductor device includes a semiconductor substrate having a drift layer of a first conductivity type, a plurality of trenches formed in an upper surface of the semiconductor substrate and extending in a first direction along the upper surface of the semiconductor substrate, and a body region of a second conductivity type different from the first conductivity type formed on a lateral side surface of the semiconductor substrate, and a source region of the first conductivity type formed on the upper surface of the semiconductor substrate and formed in the body region a first conductivity type JFET region formed on the upper surface of the drift layer and having both side surfaces in contact with the body region; and a first conductivity type JFET region formed on the lower surface of the semiconductor substrate and electrically connected to the drift layer.
  • a part of the plurality of trenches is oriented in the first direction in plan view.
  • the other part of the plurality of trenches is arranged in the second direction to form the second trench group, forming the first trench group.
  • the trenches and the trenches forming the second trench group are arranged side by side in the first direction, and the source region is also formed between the trenches adjacent in the second direction and between the trenches adjacent in the second direction.
  • a channel region formed at a depth shallower than the depth of the trench is formed on the lower surface of the source region formed between, and the gate electrode includes a first portion embedded in each of the plurality of trenches, and a semiconductor substrate. and a second portion connecting the first portions aligned in the first direction and connecting the first portions aligned in the second direction, and comprising a plurality of JFET regions per unit cell.
  • the effects obtained by representative ones are briefly described below. According to the present invention, the performance of a semiconductor device can be improved.
  • FIG. 1 is a bird's-eye view showing a semiconductor device according to a first embodiment;
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment;
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment;
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment;
  • FIG. 10 is a cross-sectional view showing a semiconductor device that is a modification of the first embodiment;
  • FIG. 10 is a bird's-eye view showing a semiconductor device according to a second embodiment;
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a second embodiment;
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a second embodiment;
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a second embodiment;
  • FIG. 10 is a cross-sectional view showing a semiconductor device according to a second embodiment;
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a third embodiment
  • FIG. 11 is a cross-sectional view showing a semiconductor device according to a third embodiment
  • FIG. 11 is a circuit diagram showing a power conversion device according to Embodiment 4
  • 3 is a bird's-eye view showing a semiconductor device as Comparative Example 1
  • FIG. 11 is a cross-sectional view showing a semiconductor device as Comparative Example 2;
  • FIG. 12 is a bird's-eye view showing a semiconductor device of Comparative Example 1.
  • FIG. 12 illustration of a gate insulating film, an interlayer insulating film, a silicide layer, a source electrode, and the like among the structures on the epitaxial layer is omitted. Also, in FIG. 12, illustration of the drain electrode under the SiC substrate is omitted.
  • FIG. 12 shows a trench-type SiC power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) of Comparative Example 1.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • an n-type epitaxial layer made of SiC having an impurity concentration lower than that of the n + -type SiC substrate was formed on the upper surface of an n + -type SiC substrate made of SiC (silicon carbide). (semiconductor layer) is formed.
  • the SiC substrate functions as drain region 1 and the epitaxial layer functions as drift layer 2 .
  • the SiC substrate and epitaxial layer constitute a SiC epitaxial substrate.
  • the thickness of the epitaxial layer is, for example, about 5 to 50 ⁇ m.
  • a p-type body region (well region) 3 is formed in the epitaxial layer having a predetermined depth from the upper surface of the epitaxial layer (the upper surface of the SiC epitaxial substrate).
  • the body region 3 is electrically connected to a source electrode (not shown) through an n + -type source region 5 formed from the upper surface of the body region 3 to the middle depth of the body region 3 .
  • the source region 5 is connected to the source electrode at a source contact region indicated by a dashed line in FIG.
  • the source contact regions extend in the Y direction and are arranged in multiple rows in the X direction. That is, the source contact regions are formed in stripes.
  • Each of the X direction and the Y direction is a direction along the upper surface (principal surface) of the SiC epitaxial substrate and perpendicular to each other.
  • a JFET region 4 is formed in the epitaxial layer.
  • Body region 3, JFET region 4 and source region 5 all extend in the Y direction.
  • a plurality of trenches 7 are formed in the upper surface of the epitaxial layer directly above the JFET region 4 so as to be aligned in the Y direction. Each trench 7 extends in the X direction and is formed halfway down the body region 3 .
  • a source region 5 is formed from the upper surface of the plate-like epitaxial layer (fin) between the trenches 7 adjacent in the Y direction to the middle depth of the trench.
  • a gate electrode 16 is embedded in the trench 7 via a gate insulating film (not shown).
  • a MOSFET is composed of at least a channel region 6 including a channel forming region, a source region 5 , a drain region 1 (SiC substrate), and a gate electrode 16 in a trench 7 .
  • a plurality of gate electrodes 16 are arranged in the trench 7 in the Y direction, and the portions of the gate electrodes 16 connecting the gate electrodes 16 above the trench 7 function as gate wiring.
  • the gate electrode 16 When the gate electrode 16 is in the ON state, electrons flowing through the MOSFET pass from the n + -type source region 5 through the channel formed in the p-type channel region 6 on the side surface of the trench 7 adjacent to the gate electrode.
  • the electrons thus flowing in the Z direction move sequentially to the n-type JFET region 4, the n-type drift layer 2, the drain region 1, and the drain electrode (not shown) at the bottom of the SiC substrate.
  • the Z direction is the thickness direction of the SiC epitaxial substrate.
  • the X-direction, Y-direction and Z-direction are orthogonal to each other.
  • the gate wiring since the gate wiring extends over the plurality of trenches 7, the gate wiring resistance is large. Therefore, the MOSFET having the trench 7 has a problem that the gate delay time determined by CR (capacitance ⁇ resistance) is longer than the gate delay time of the planar MOSFET without the trench.
  • the gate wiring resistance can be reduced by lengthening the side (long side) of the trench 7 in the extending direction (X direction) and widening the width of the gate wiring.
  • the long side of the trench 7 is determined by the design of the JFET region 4, it is difficult to lengthen the trench 7 and widen the gate wiring width.
  • the first room for improvement is that the gate delay time is large due to the large gate wiring resistance.
  • FIG. 13 is a cross-sectional view showing a semiconductor device of Comparative Example 2.
  • the semiconductor device of Comparative Example 2 has a SiC epitaxial substrate.
  • the SiC epitaxial substrate is composed of an n + -type SiC substrate and an n-type epitaxial layer formed on the SiC substrate.
  • the epitaxial layer is mainly composed of the drift layer 2 and the SiC substrate constitutes the drain region 1 .
  • Drift layer 2, body regions 3, 3a, source region 5, current diffusion region 18, guard region 13, drain region 1 and JFET region 4 are formed in the epitaxial layer.
  • the lower surface of the drain region 1 is covered with the drain electrode 15 .
  • a source region 5 is formed on the upper surface of the epitaxial layer, and a body region 3, which is a p-type semiconductor region, is formed between the source region 5 and the drift layer 2 in contact with the lower surface of the source region 5.
  • a current diffusion region 18 that is an n + -type semiconductor region is formed under the body region 3 in contact with the lower surface of the body region 3 .
  • a JFET region 4 is formed in a region adjacent to the current diffusion region 18 in the X direction and directly below the region in contact with the source electrode 19 extending in the Y direction.
  • a JFET region 4 is formed from the bottom surface of the body region 3 to the top surface of the drift layer 2 in the epitaxial layer below the body region 3 .
  • a p-type body region 3 a is formed in a region adjacent to the current diffusion region 18 in the X direction with the trench 7 interposed therebetween and on the opposite side of the JFET region 4 .
  • the upper surface of body region 3 a is in contact with body region 3 .
  • Body regions 3 and 3a have the same p-type impurity concentration.
  • the current diffusion region 18 is a low-resistance region for diffusing the current flowing in the drift layer 2 via the JFET region 4 in the X direction to flow the current over a wide area.
  • Guard region 13 which is a p + -type semiconductor region, is formed below current diffusion region 18 and body region 3a and in contact with the lower surfaces of current diffusion region 18 and body region 3a.
  • a trench 7 is formed extending from the upper surface of the epitaxial layer, that is, the upper surface of the source region 5 to the middle depth of the guard region 13 .
  • Trench 7 penetrates body region 3 and does not reach the lower surface (lower end) of guard region 13 .
  • Trench 7 is surrounded by guard region 13 in plan view.
  • a JFET region 4 is formed in a region adjacent to the guard region 13 in the X direction and immediately below the portion where the source electrode 19 is connected to the source region 5 .
  • Body regions 3, 3a and guard region 13 are electrically connected to each other.
  • a plurality of trenches 7 are formed side by side in the Y direction, and a gate electrode 17 is embedded in each trench 7 via an insulating film 20 .
  • the gate electrodes 17 in each trench 7 are formed on the source region 5 via the insulating film 20 and connected to each other by the gate electrodes 17 extending in the Y direction.
  • the lower surface, side surfaces and upper surface of the gate electrode 17 extending in the Y direction above the source region 5 are covered with an insulating film 20 . That is, the insulating film 20 includes a gate insulating film formed under the gate electrode 17 extending in the Y direction and an interlayer insulating film formed above the gate insulating film.
  • a source electrode 19 is formed in the contact hole penetrating the insulating film 20 on the semiconductor substrate and on the insulating film 20 .
  • the source electrode 19 completely filling the connection hole and the source electrode 19 on the insulating film 20 are integrated with each other.
  • a JFET (Junction Field Effect Transistor) region 4 which is an n-type or n ⁇ -type semiconductor region, is formed in the drift layer 2 below the current diffusion region 18 and aligned with the guard region 13 in the X direction.
  • the JFET region 4 is an n-type semiconductor region whose side surfaces on both sides are in contact with p-type semiconductor regions, and serves to connect the drift layer 2 and the channel region 6 .
  • the JFET region 4 is adjacent to the guard region 13, and part of the JFET region 4 is adjacent to the current diffusion region 18 in the X direction.
  • JFET region 4 extends in the Y direction. In FIG. 13, the lower end of the JFET region 4 is indicated by a dashed line.
  • the n-type impurity concentration of the JFET region 4 is equal to or higher than the n-type impurity concentration of the drift layer 2 .
  • the n-type impurity concentration of JFET region 4 is lower than the respective n-type impurity concentrations of current diffusion region 18 and source region 5 .
  • the JFET region 4 is a region between guard regions 13 adjacent in the X direction. That is, the JFET region 4 is a region in which depletion layers extend from the opposing side surfaces of the adjacent guard regions 13 and are in contact with each other when the MOSFET is in the OFF state.
  • the MOSFET has at least a drain region 1 , a source region 5 , a body region 3 and a gate electrode 17 .
  • a channel is formed in body region 3 adjacent to trench 7 and in body region 3a. That is, the portion of the channel above the current diffusion region 18 is generated within the body region 3, and the portion adjacent to the current diffusion region 18 is generated within the body region 3a. That is, the channel occurs in the p-type semiconductor region adjacent to trench 7 .
  • Comparative Example 2 since all four side surfaces of the trench 7 are in contact with the body region 3, channels are formed on all of these four side surfaces.
  • the current flows from the drain electrode 15 through the drain region 1, the drift layer 2, the JFET region 4, the current diffusion region 18, the channel (body regions 3 and 3a), and the source region 5 in order to the source electrode 19 side. .
  • the area of the unit cell (unit cell) of the MOSFET is indicated by a chain double-dashed line.
  • a unit cell of a MOSFET refers to one structure repeatedly formed when a plurality of MOSFET structures of the same semiconductor device are arranged.
  • a unit cell of the MOSFET referred to in the present application refers to one of structures in which a plurality of MOSFETs are arranged repeatedly without inversion in the direction (X direction) along the extending direction of the trench 7 . That is, the portion surrounded by the two-dot chain line shown in FIG. 13 has a configuration in which two structures symmetrical about the center in the X direction are arranged side by side. Each of the two structures is not a unit cell, as they are not called unit cells. In a plan view, a unit cell may be formed between two source contact regions spaced apart in the X direction with the gate electrode interposed therebetween.
  • one unit cell includes two trenches 7 arranged in the X direction, one gate electrode 17 spanning between the trenches 7, one guard region 13, and one JFET region 4. have. Although it seems that two JFET regions 4 are formed on the left and right in the region surrounded by the two-dot chain line shown in FIG. A single JFET region 4 is configured together with the JFET region 4 of the part. Therefore, one JFET region 4 is formed per unit cell.
  • the gate wiring resistance can be reduced by forming the gate electrode 17 straddling between the two trenches 7 in the extending direction (longitudinal direction) of the trenches 7 .
  • the gate electrode 17 straddling between the two trenches 7 in the extending direction (longitudinal direction) of the trenches 7 .
  • Comparative Example 2 only one JFET region 4 is formed, whereas two trenches 7 are arranged in a unit cell. Therefore, there is room for the second improvement of low JFET density and high on-resistance.
  • the embodiment of the present application is devised to solve the above-mentioned first and second room for improvement.
  • the technical idea of the embodiment with this ingenuity will be described.
  • Embodiment 1 A semiconductor device will be described below with reference to the drawings, taking as an example a MOSFET (SiC power MOSFET) that constitutes the upper portion of an epitaxial layer and has the side surface of a trench as a channel region.
  • MOSFET SiC power MOSFET
  • SiC silicon carbide
  • SiC silicon carbide
  • FIG. 1 is a bird's-eye view showing the semiconductor device of this embodiment.
  • FIG. 2 is a cross-sectional view along the extending direction (long side direction, longitudinal direction) of the trench of the semiconductor device, and is a cross section at a location adjacent to the trench in the short direction of the trench (a location not including the trench). It is a diagram.
  • FIG. 3 is a cross-sectional view along the extending direction of the trench and including the trench.
  • FIG. 4 is a cross-sectional view showing a structure in which a plurality of trenches are arranged in the short side direction (transverse direction) of the trench.
  • FIG. 1 illustration of a gate insulating film, a silicide layer, an interlayer insulating film, a source electrode, a drain electrode, and the like is omitted.
  • the portion hidden by the gate electrode is transparently shown, and the hidden ridgeline of the ridgeline of the gate electrode is not shown.
  • 2 and 3 show a MOSFET unit cell.
  • the length of the unit cell in the Y direction may be longer or shorter than that in FIG.
  • FIG. 2 the outline of the trench, which is not visible due to its location behind the illustrated cross-section, is indicated by a dash-dotted line.
  • the XYZ coordinate axes used in the explanation are defined in the directions shown in the figure.
  • the Z direction is a direction perpendicular to the top surface of the SiC substrate
  • the X direction (X-axis direction) and Y direction (Y-axis direction) are the top surface of the SiC substrate and the SiC epitaxial substrate. It is the direction along each of the upper surfaces.
  • Each of the X direction and the Y direction is a direction along the upper surface (main surface) of the SiC epitaxial substrate
  • the Z direction is a thickness direction (height direction, depth direction) of the SiC epitaxial substrate.
  • the X-direction, Y-direction and Z-direction are orthogonal to each other. That is, the X direction and the Y direction intersect with each other in plan view.
  • the semiconductor device described here is, for example, a semiconductor chip having a rectangular planar shape.
  • the structure of the element region in the center of the semiconductor chip will be described below.
  • an FLR (Field Limiting Ring) or JTE (Junction Termination Extension) is formed as a termination region in the termination region surrounding the element region.
  • the semiconductor device of this embodiment has an n-type SiC (silicon carbide) epitaxial substrate.
  • the SiC epitaxial substrate semiconductor substrate
  • the SiC epitaxial substrate includes an n + -type SiC substrate and an n-type epitaxial layer (semiconductor layer) formed on the n + -type SiC substrate and having an impurity concentration lower than that of the SiC substrate.
  • An n + -type drain region is formed in the SiC substrate, and the n-type epitaxial layer functions as a drift layer 2 .
  • the thickness of the epitaxial layer is, for example, about 10 ⁇ m.
  • the impurity concentration of the drift layer 2 is, for example, 1 ⁇ 10 16 cm ⁇ 3 .
  • a body region (well region) 3 which is a p-type semiconductor region, has a predetermined depth from the upper surface of the drift layer 2 (the upper surface of the epitaxial layer). is formed.
  • the body regions 3 extend in the Y direction and are arranged three in the X direction.
  • a trench 7 is formed extending from the upper surface of the drift layer 2 (the upper surface of the body region 3 ) to the middle depth of the body region 3 .
  • two source regions 5 extending in the Y direction are formed side by side in the X direction in plan view. Only body regions 3 are formed between two source regions 5 .
  • three body regions 3 are arranged in the X direction.
  • Each of the two source regions 5 is formed between the body region 3 positioned at the center of the unit cell in the X direction and the body region 3 positioned at the end of the unit cell in the X direction. In other words, the X-direction ends of the two source regions 5 are in contact with different body regions 3 .
  • one source region 5 of the two source regions 5 is in contact with a plurality of trenches 7 (first trench group) aligned in the Y direction, and the other source region 5 is in contact with trenches in the Y direction.
  • a plurality of other trenches 7 (second trench group) are in contact with each other. That is, in the unit cell, a plurality of trenches 7 (trench group) aligned in the Y direction are formed in two rows aligned in the X direction.
  • each trench 7 is formed between the body region 3 located in the center of the unit cell in the X direction and the body region 3 located at the end of the unit cell in the X direction.
  • Source regions 5 are also formed between trenches 7 adjacent to each other in the Y direction.
  • a p-type channel region 6 is formed in the drift layer 2 immediately below the source region 5 between the trenches 7 adjacent in the Y direction, extending between the body regions 3 adjacent in the X direction. there is The p-type impurity concentration of channel region 6 is lower than that of body region 3 .
  • a channel region 6 is a channel formation region in which a channel is formed during operation of the MOSFET. The bottom end of channel region 6 is located above the bottom ends of body region 3 and trench 7 .
  • n-type JFET region 4 is formed in the drift layer 2 immediately below the channel region 6 between the trenches 7 adjacent in the Y direction.
  • the n-type impurity concentration of the JFET region 4 is greater than or equal to the n-type impurity concentration of the drift layer 2 and less than the n-type impurity concentration of the source region 5 .
  • the depth of the lower end of the JFET region 4 is located below the lower end of the trench 7 and, for example, at the same height as the lower end of the body region 3 .
  • the JFET region 4 extends in the Y direction so as to overlap the plurality of trenches 7 in plan view.
  • both side surfaces of the JFET region 4 are in contact with body regions 3, which are p-type semiconductor regions.
  • body regions 3, which are p-type semiconductor regions In FIGS. 1-4, the lower end of the JFET region 4 is indicated by a dashed line. In this manner, the JFET region 4 is formed from the side surface of the trench 7 over the region below the trench 7 . JFET region 4 is in contact with drift layer 2 and is electrically connected to drift layer 2 .
  • the source region 5 , the channel region 6 and the JFET region 4 are formed in order from the upper surface of the epitaxial layer downward on the side surface of the trench 7 .
  • the channel region 6 is in contact with the lower end of the source region 5 and the JFET region 4 is in contact with the lower end of the channel region 6 .
  • a drift layer 2 is formed under the JFET region 4 and the body region 3 . In other words, JFET region 4 is formed on drift layer 2 .
  • a gate electrode 9 is embedded in the trench 7 with a gate insulating film 8 interposed therebetween.
  • the gate electrode 9 is made of, for example, a polysilicon film (conductor film).
  • a gate electrode 9 formed in each trench 7 and aligned in the Y direction is integrated with the gate electrode 9 formed on the trench 7 and the upper surface of the epitaxial layer and extending in the Y direction. That is, the gate electrode 9 includes a plurality of trench gate electrodes formed in each trench 7 and gate wiring extending in the Y direction. In a cross section along the Y direction, the gate electrode 9 has a comb-like structure (see FIG. 4).
  • An insulating film 10 is interposed between the upper surface of the epitaxial layer and the gate electrode 9 . Also, the gate electrode 9 on the upper surface of the epitaxial layer is covered with an insulating film 10 .
  • the gate electrode 9 on the upper surface of the epitaxial layer that is, the gate wiring extends directly above each of the two rows of trenches 7 arranged in the X direction in the unit cell. and extends in the Y direction.
  • the gate wiring is formed between the regions immediately above the trenches 7 arranged in the X direction in the unit cell.
  • the gate wiring overlaps each of the trenches 7 arranged in the X direction in the unit cell in plan view. In this manner, since the gate electrode 9 is formed over the trenches 7 aligned in the X direction within the unit cell, a wide width of the gate wiring can be ensured.
  • two rows of JFET regions 4 extending in the Y direction are formed in the X direction immediately below the gate electrode 9 (gate wiring).
  • two trench groups each including a plurality of trenches 7 arranged in the Y direction are arranged in the X direction, and one JFET region 4 extending in the Y direction is directly below each trench group. formed.
  • a fin made of an epitaxial layer is formed between the trenches 7 adjacent to each other in the Y direction, and a plurality of the fins are aligned in the Y direction to form one fin group. That is, in the unit cell, two fin groups each including a plurality of fins arranged in the Y direction are arranged in the X direction, and each fin group (each trench group) has a JFET region extending in the Y direction. 4 is formed.
  • the source region 5 is not formed immediately below the gate electrode 9 (gate wiring) formed between the two rows of trenches 7 (two trench groups) aligned in the X direction in the unit cell, and the epitaxial layer A body region 3 is formed on the upper surface of the . That is, a region in which the source region 5 is not formed extends in the Y direction between two rows of trenches 7 arranged in the X direction in the unit cell. In other words, the two source regions 5 formed in the unit cell are separated from each other between the two rows of trenches 7 arranged in the X direction.
  • a silicide layer 14 is formed in contact with the upper surface of the source region 5 exposed from the insulating film 10 and the gate electrode 9 .
  • the silicide layer 14 is made of NiSi (nickel silicide), for example.
  • the source region 5 and the body region 3 adjacent to the source region 5 formed on the upper surface of the epitaxial layer exposed from the insulating film 10 and the gate electrode 9 are electrically connected to the source electrode (not shown) through the silicide layer 14 . properly connected.
  • Channel region 6 is electrically connected to the source electrode through source region 5 and silicide layer 14 .
  • the silicide layer 14 extends in the Y direction.
  • a portion where the source region 5 is connected to the source electrode through the silicide layer 14 is a source contact region. That is, the source contact regions extend in the Y direction and are formed side by side at both ends in the X direction within the unit cell. That is, the source contact regions are formed in stripes in plan view.
  • the gate electrode 9 is electrically connected to a gate electrode (gate pad) via a gate plug penetrating through the insulating film 10 on the gate electrode 9 .
  • the lower surface (rear surface, bottom surface) of the SiC substrate is covered with a drain electrode 15 in contact with the lower surface of the SiC substrate. That is, the drain electrode 15 is electrically connected to the drain region 1 .
  • the MOSFET (MOS field effect transistor) of this embodiment is an n-channel MOSFET having a source region 5, a trench 7, a body region 3, a channel region 6, a drain region 1 and a gate electrode 9. .
  • the MOSFET also has a JFET region 4 and a drift layer 2 which are n-type semiconductor regions electrically connected to the drain electrode 15 .
  • Al aluminum
  • Al is introduced as a p-type impurity into the p-type body region 3 and the p-type channel region 6 .
  • the n + -type source region 5, the n-type JFET region 4, the n-type drift layer 2, and the n + -type drain region 1 are each doped with N (nitrogen) as an n-type impurity, for example.
  • one unit cell of this embodiment includes two trenches 7 arranged in the X direction, one gate electrode 9 extending between the trenches 7, and two JFET regions 4. have. Therefore, two JFET regions 4 are formed per unit cell in this embodiment.
  • electrons flowing through the MOSFET mainly flow from the n + -type source region 5 through the p-type channel region 6 on the side of the trench 7 which is the channel forming region adjacent to the gate electrode 9 . After that, the electrons move to the n-type JFET region 4 , the n-type drift layer 2 , the n + -type drain region 1 and the drain electrode 15 in order.
  • the semiconductor device of the present embodiment includes a plurality of trenches 7 having a longitudinal direction in the X direction and a lateral direction in the Y direction in a plan view, channels of a fin structure separated by the plurality of trenches 7, and trenches 7 , and has a source contact region that is in contact with the source electrode across the body region 3 and the source region 5, and channel current flows in the vertical direction.
  • the unit cell when a unit cell is defined between two source contact regions spaced apart in the X direction, the unit cell includes a plurality of first fin groups arranged in the Y direction and spaced apart from the first fin group in the X direction. and a plurality of second fin groups arranged in the Y direction. It also has a gate wiring formed between the first fin group and the second fin group and extending in the Y direction, and has a gate electrode 9 embedded in the trench 7 . The gate electrode 9 is connected to gate wiring.
  • the semiconductor device of the present embodiment includes a semiconductor substrate having a first conductivity type drift layer (n-type), and a first direction (X direction) formed on the upper surface of the semiconductor substrate and along the upper surface of the semiconductor substrate. and body regions of a second conductivity type (p-type) different from the first conductivity type, which are formed on side surfaces in the lateral direction (Y direction) of the trenches.
  • the semiconductor device of the present embodiment includes a source region of the first conductivity type formed on the upper surface of the semiconductor substrate and formed in the body region, and a drift layer formed on the upper surface of the drift layer and having both side surfaces of the body region. and a JFET region of the first conductivity type in contact with the region.
  • the semiconductor device of the present embodiment includes a drain region of the first conductivity type formed on the lower surface of the semiconductor substrate and electrically connected to the drift layer, and an insulating film in the trench and on the upper surface of the semiconductor substrate. and a gate electrode formed through the substrate.
  • some of the plurality of trenches are arranged in a plurality in a second direction intersecting the first direction in a plan view to form a first trench group, and another portion of the plurality of trenches are: A plurality of trenches are arranged side by side in the second direction to form a second trench group, and the trenches forming the first trench group and the trenches forming the second trench group are arranged side by side in the first direction.
  • the source region is also formed between the trenches adjacent in the second direction, and is formed in the lower surface of the source region formed between the trenches adjacent in the second direction to a depth shallower than the depth of the trench. It has a formed channel region.
  • the gate electrode connects the first portions (trench gate electrodes) embedded in the respective trenches and the first portions located on the upper surface of the semiconductor substrate and arranged in the first direction. and a second portion (gate wiring) connecting the first portions arranged in the direction.
  • each unit cell has a plurality of JFET regions.
  • the MOSFET of the present embodiment differs from the MOSFET of Comparative Example 1 shown in FIG. It has an electrode 9). Therefore, the cross-sectional area of the gate wiring can be increased, and the gate wiring resistance can be reduced. Also, in the region between two trenches 7 adjacent in the longitudinal direction of the trenches 7, the source region 5 is not formed directly under the gate wiring. In other words, in the unit cell, the source region has a source region of the first trench group and a source region of the second trench group, and the source region of the first trench group and the source region of the second trench group are: The second portions of the gate electrodes are separated from each other immediately below the portion connecting the first portions of the gate electrodes arranged in the first direction. Therefore, even if the gate wiring width is increased as described above, an increase in gate capacitance can be prevented. Therefore, since the gate delay time determined by CR (capacitance ⁇ resistance) can be reduced, the performance of the semiconductor device can be improved.
  • the MOSFET of the present embodiment has a larger unit cell than that of Comparative Example 2. ing. Therefore, in order to prevent the JFET density from decreasing, two JFET regions 4 are formed per unit cell in this embodiment. In other words, the number of JFET regions 4 aligned in the X direction per unit cell is greater than or equal to the number of trenches aligned in the X direction per unit cell.
  • a metal wiring 11 connected to the upper surface of the gate wiring may be formed. That is, in the present embodiment, a wide gate wiring is formed not only directly above one trench group made up of a plurality of trenches 7 arranged in the Y direction, but also between two trench groups. That is, the gate wiring has a sufficient width. Therefore, it is possible to connect the metal wiring 11 extending in the Y direction to the upper surface of the gate wiring.
  • Metal wiring 11 is covered with insulating film 10 .
  • the metal wiring 11 is made of Al (aluminum), for example.
  • a metal wiring 11 is formed on the gate wiring directly above the body region 3 having no source contact between the trenches 7 adjacent to each other in the X direction.
  • the gate wiring resistance can be lowered and the gate delay time can be shortened.
  • FIG. 6 is a bird's-eye view showing the semiconductor device of this embodiment.
  • FIG. 7 is a cross-sectional view along the extending direction of the trench and including the trench.
  • FIG. 8 is a cross-sectional view showing a structure in which a plurality of trenches are arranged in the short side direction of the trench. 6 and 7 show a MOSFET unit cell. In FIG. 6, the portion hidden by the gate electrode is transparently shown, and the hidden ridgeline of the ridgeline of the gate electrode is not shown.
  • the position of the upper surface of the gate electrode 12 (trench gate electrode) in the trench 7 is the position of the trench 7 except for one end in the X direction. is lower than the position of the top surface of the epitaxial layer outside (top of trench 7). In other words, the height of the portion of the upper surface of gate electrode 12 within trench 7 is lower than the upper end of trench 7 .
  • the gate electrode 12 inside each of the two trenches 7 aligned in the X direction in the unit cell is connected to the upper gate wiring at the edge of the region between the two trenches 7 .
  • the tips of the fins between the trenches 7 become sharp, and the electric field concentrates on the tips, which may reduce the gate withstand voltage. Therefore, by making the upper surface of the gate electrode 12 in the trench 7 lower than the upper end of the trench 7 (the upper end of the fin), the concentration of the electric field at the tip of the fin can be suppressed. Therefore, it is possible to suppress the decrease in the gate withstand voltage of the MOSFET.
  • the gate electrode 12 in the trench 7 is connected to the gate wiring on the body region 3 that does not have a source contact, it is possible to supply power to the gate electrode 12 in each trench 7 .
  • the gate wiring width is smaller than that of the first embodiment, so that the effect of reducing the gate wiring resistance is small.
  • the effect of reducing the on-resistance can be obtained.
  • FIG. 9 is a cross-sectional view along the extending direction of the trench, including the trench.
  • FIG. 10 is a cross-sectional view showing a structure in which a plurality of trenches are arranged in the short side direction of the trench.
  • FIG. 9 shows a MOSFET unit cell.
  • the JFET region 4 is formed directly under the trench 7 in the first embodiment.
  • the MOSFET of the present embodiment is different from the first embodiment in that the JFET region 4 is arranged directly under the source contact region and directly under the body region 3 having no source contact. different. That is, one JFET region 4 is formed directly under the first region between the trenches 7 adjacent in the X direction, and the other JFET region 4 is the first region adjacent to the trench 7 in the X direction. It is formed directly under the second region on the side opposite to the .
  • a current diffusion region 21 that is an n-type semiconductor region is formed below the body region 3 in order to electrically connect the channel region and the JFET region 4 .
  • the bottom surface of body region 3 is located above the bottom surface of trench 7 .
  • Current diffusion region 21 is formed in drift layer 2 in a region adjacent to trench 7 immediately below body region 3 .
  • the n-type impurity concentration of current diffusion region 21 is higher than the respective n-type impurity concentrations of drift layer 2 and JFET region 4 .
  • the number of JFET regions 4 formed per unit cell is two.
  • a p + -type guard region 13 is formed under each of the trench 7 and the current diffusion region 21 .
  • the guard region 13 extends in the Y direction and is in contact with the bottom surfaces of the plurality of trenches 7 aligned in the Y direction.
  • the top surface of guard region 13 is positioned at the same height as the bottom surface of trench 7 in FIG. 9 , the top surface may be positioned above the bottom surface of trench 7 .
  • the JFET region 4 in the present embodiment is an n-type semiconductor region positioned directly below the source contact region and between the guard regions 13 aligned in the X direction. In the unit cell shown in FIG.
  • the JFET regions 4 appear to be three in total, one in the center and one on the left and right in the X direction.
  • One JFET region 4 is configured together with the JFET region 4 at the end. Therefore, two JFET regions 4 are formed per unit cell in this embodiment.
  • the degree of design freedom is small. can be lengthened. Therefore, the channel density can be increased and the on-resistance can be reduced. In addition, in this embodiment, the same effects as in the first embodiment can be obtained.
  • FIG. 11 is a circuit diagram showing an example of a power converter (inverter) according to this embodiment.
  • the inverter 102 has a SiCMOSFET 104, which is a switching element, and a diode 105.
  • the SiCMOSFET 104 is the SiC power MOSFET described in any one of the first to third embodiments.
  • a SiCMOSFET 104 and a diode 105 are connected in antiparallel between the power supply voltage (Vcc) and the input potential of a load (for example, a motor) 101 (upper arm).
  • a SiCMOSFET 104 and a diode 105 are also connected in anti-parallel between the input potential of the load 101 and the ground potential (GND) (lower arm).
  • the load 101 has two SiCMOSFETs 104 and two diodes 105 for each single phase, and six SiCMOSFETs (switching elements) 104 and six diodes 105 for three phases.
  • a control circuit 103 is connected to the gate electrode of each SiCMOSFET 104 , and the SiCMOSFET 104 is controlled by this control circuit 103 . Therefore, the load 101 can be driven by controlling the current flowing through the SiCMOSFET 104 forming the inverter 102 with the control circuit 103 .
  • the SiCMOSFET 104 and the diode 105 that are connected in anti-parallel to each other are, for example, separate elements and are not mixed in the same semiconductor chip.
  • the function of the SiCMOSFET 104 that constitutes the inverter 102 will be described below.
  • a sine wave of a desired voltage must be input to the load 101 in order to control and drive the load 101 , for example, a motor.
  • the control circuit 103 controls the SiCMOSFET 104 to perform a pulse width modulation operation that dynamically changes the pulse width of the rectangular wave.
  • the output rectangular wave passes through an inductor and is smoothed into a desired pseudo sine wave.
  • the SiCMOSFET 104 has a function of generating a rectangular wave for performing this pulse width modulation operation.
  • the SiCMOSFET 104 uses the semiconductor device with low on-resistance and short gate delay time described in the first to third embodiments.
  • the SiCMOSFET 104 since the SiCMOSFET 104 has high performance, it is possible to improve the performance of a power conversion device such as an inverter.
  • the power converter can be used in a three-phase motor system.
  • a power conversion device including the semiconductor device described in the first to third embodiments can be used as the inverter 102 to realize a high-performance three-phase motor system. performance can be improved.
  • the material, conductivity type, and manufacturing conditions of each part are not limited to those described in the above-described embodiments, and it goes without saying that many modifications are possible.
  • the conductivity types of the semiconductor substrate and the semiconductor region are fixed, but the conductivity types are not limited to those described in the above-described embodiments. That is, the MOSFET may be of p-channel type.
  • the present invention can be widely used in semiconductor devices and power converters having field effect transistors in which channels are formed on the side surfaces of semiconductor layers.

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Abstract

半導体装置の性能を向上する。その手段として、第１導電型のドリフト層と第２導電型のボディ領域とドリフト層上にて両側面がボディ領域に接する第１導電型のＪＦＥＴ領域とを有する半導体基板、半導体基板の上面に形成され第１方向に延在する複数のトレンチ、および、トレンチ内および半導体基板の上面上に絶縁膜を介して形成されたゲート電極を有する半導体装置を形成する。単位セル内で、第１方向と交差する第２方向に複数並ぶトレンチからなる第１トレンチ群と、第２方向に複数並ぶトレンチからなる第２トレンチ群とは第１方向に並び、第２方向に隣り合うトレンチ間のソース領域の下面に、トレンチよりも浅いチャネル領域を有し、ゲート電極は、複数のトレンチ内の第１部分と、半導体基板上に位置し、第１方向および第２方向に並ぶ第１部分同士を接続する第２部分とを備え、単位セル当たりに複数のＪＦＥＴ領域を有する。

Description

半導体装置および電力変換装置
　本発明は、半導体装置であって、半導体層の側面にチャネルが形成される電界効果トランジスタを有するものに関する。
　近年、平面視でストライプ状に形成されたソースコンタクト領域に対し直交する向きに形成されたトレンチを有し、当該トレンチ内に絶縁膜を介してゲート電極が埋め込まれたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が提案されている。このＭＯＳＦＥＴでは、電流はトレンチ側面を深さ方向に流れる。この構造では、トレンチのピッチを縮小してトレンチ密度を高めることで、オン抵抗を低減できる。
　例えば、特許文献１（特開２００４－２０７２８９号公報）には、半導体基板の上面に形成されたトレンチ内の埋設ゲートを備え、トレンチの側面にチャネルが形成されるＭＯＳＦＥＴが記載されている。
　また、特許文献２（特開２０２１－１２９３４号公報）には、トレンチの延在方向において隣り合う２つのトレンチのそれぞれの直上に跨るゲート電極を備えた縦型ＭＯＳＦＥＴが記載されている。
特開２００４－２０７２８９号公報 特開２０２１－１２９３４号公報
　特許文献１に記載のＭＯＳＦＥＴは、トレンチを多数形成しているためゲート容量が大きく、また、ゲート配線がトレンチを跨ぐ方向に延在しているため、ゲート配線抵抗が大きい。よって、ＣＲ（容量×抵抗）で決まるゲート遅延が大きいという問題がある。また、トレンチの長辺の長さはＪＦＥＴ領域の設計で決まるため、トレンチを長くしてゲート配線幅を広くすることは困難である。
　特許文献２では、トレンチの延在方向において単位セル内に２つのトレンチが含まれている一方、単位セル内に設けられたＪＦＥＴ領域が１つのみであり、オン抵抗が大きいという問題がある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　一実施の形態である半導体装置は、第１導電型のドリフト層を有する半導体基板と、半導体基板の上面に形成され、半導体基板の上面に沿う第１方向に延在する複数のトレンチと、トレンチの短手方向の側面に形成された、第１導電型とは異なる第２導電型のボディ領域と、半導体基板の上面に形成され、ボディ領域内に形成された、第１導電型のソース領域と、ドリフト層の上面上に形成され、両側の側面がボディ領域に接する、第１導電型のＪＦＥＴ領域と、半導体基板の下面に形成され、ドリフト層に電気的に接続された第１導電型のドレイン領域と、トレンチ内および半導体基板の上面上に、絶縁膜を介して形成されたゲート電極と、を有し、単位セル内で、複数のトレンチの一部は、平面視で第１方向と交差する第２方向に複数並んで第１トレンチ群を構成し、複数のトレンチの他の一部は、第２方向に複数並んで第２トレンチ群を構成し、第１トレンチ群を構成するトレンチと、第２トレンチ群を構成するトレンチとは、第１方向に並んで配置され、ソース領域は、第２方向に隣り合うトレンチ同士の間にも形成され、第２方向に隣り合うトレンチ同士の間に形成されたソース領域の下面に、トレンチの深さよりも浅い深さで形成されたチャネル領域を有し、ゲート電極は、複数のトレンチのそれぞれに埋め込まれた第１部分と、半導体基板の上面上に位置し、第１方向に並ぶ第１部分同士を接続するとともに、第２方向に並ぶ第１部分同士を接続する第２部分とを備え、単位セル当たりに複数のＪＦＥＴ領域を備えているものである。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　本発明によれば、半導体装置の性能を向上できる。
実施の形態１である半導体装置を示す鳥瞰図である。 実施の形態１である半導体装置を示す断面図である。 実施の形態１である半導体装置を示す断面図である。 実施の形態１である半導体装置を示す断面図である。 実施の形態１の変形例である半導体装置を示す断面図である。 実施の形態２である半導体装置を示す鳥瞰図である。 実施の形態２である半導体装置を示す断面図である。 実施の形態２である半導体装置を示す断面図である。 実施の形態３である半導体装置を示す断面図である。 実施の形態３である半導体装置を示す断面図である。 実施の形態４における電力変換装置を示す回路図である。 比較例１である半導体装置を示す鳥瞰図である。 比較例２である半導体装置を示す断面図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
　また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなる。
　＜改善の余地の詳細＞
　以下に、図１２を用いて、改善の余地の詳細について説明する。図１２は、比較例１の半導体装置を示す鳥瞰図である。図１２では、エピタキシャル層上の構造体のうち、ゲート絶縁膜、層間絶縁膜、シリサイド層およびソース電極などの図示を省略している。また図１２では、ＳｉＣ基板の下のドレイン電極の図示を省略している。
　図１２には、比較例１のトレンチ型のＳｉＣパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を示している。以下では、この素子を単にＭＯＳＦＥＴと呼ぶ場合がある。
　図１２に示すように、比較例１では、ＳｉＣ（炭化ケイ素）からなるｎ＋型のＳｉＣ基板の上面上に、ｎ＋型のＳｉＣ基板よりも不純物濃度が低いＳｉＣからなるｎ型のエピタキシャル層（半導体層）が形成されている。ＳｉＣ基板はドレイン領域１として機能し、エピタキシャル層はドリフト層２として機能する。ＳｉＣ基板およびエピタキシャル層は、ＳｉＣエピタキシャル基板を構成している。エピタキシャル層の厚さは、例えば５～５０μｍ程度である。
　エピタキシャル層の上面（ＳｉＣエピタキシャル基板の上面）から所定の深さを有して、エピタキシャル層内にはｐ型のボディ領域（ウェル領域）３が形成されている。ボディ領域３は、ボディ領域３の上面からボディ領域３の途中深さに亘って形成されたｎ＋型のソース領域５を介して、ソース電極（図示しない）と電気的に接続されている。ソース領域５は、図１２に一点鎖線で示すソースコンタクト領域でソース電極と接続されている。ソースコンタクト領域はＹ方向に延在し、Ｘ方向に複数並んでいる。つまり、ソースコンタクト領域はストライプ状に形成されている。Ｘ方向およびＹ方向のそれぞれは、ＳｉＣエピタキシャル基板の上面（主面）に沿う方向であり、互いに直交する。
　エピタキシャル層内には、ＪＦＥＴ領域４が形成されている。ボディ領域３、ＪＦＥＴ領域４およびソース領域５は、いずれもＹ方向に延在している。ＪＦＥＴ領域４の直上のエピタキシャル層の上面には、Ｙ方向に並んで複数のトレンチ７が形成されている。各トレンチ７はＸ方向に延在し、ボディ領域３の途中深さまで形成されている。Ｙ方向において隣り合うトレンチ７同士の間の板状のエピタキシャル層（フィン）の上面から、トレンチの途中深さに亘ってソース領域５が形成されている。当該板状のエピタキシャル層内であって、ソース領域５の下には、Ｘ方向に並ぶボディ領域３と、それらのボディ領域３同士の間のｐ型のチャネル領域６と、チャネル領域６の下のＪＦＥＴ領域４とが形成されている。
　トレンチ７内には、ゲート絶縁膜（図示しない）を介してゲート電極１６が埋め込まれている。ＭＯＳＦＥＴは、少なくとも、チャネル形成領域を含むチャネル領域６と、ソース領域５と、ドレイン領域１（ＳｉＣ基板）と、トレンチ７内のゲート電極１６とにより構成されている。トレンチ７内のゲート電極１６（トレンチゲート電極）はＹ方向に複数並んでおり、それらのゲート電極１６同士をトレンチ７より上において互いに接続する部分のゲート電極１６は、ゲート配線として機能する。
　ゲート電極１６がＯＮ状態のとき、ＭＯＳＦＥＴを流れる電子は、ｎ＋型のソース領域５から、ゲート電極と隣り合うトレンチ７の側面のｐ型のチャネル領域６に形成されたチャネルを通る。そうしてＺ方向に流れた電子は、ｎ型のＪＦＥＴ領域４、ｎ型のドリフト層２、ドレイン領域１、および、ＳｉＣ基板の底部のドレイン電極（図示しない）へ順に移動する。こうして、ソース－ドレイン間に電流が流れる。Ｚ方向は、ＳｉＣエピタキシャル基板の厚さ方向である。Ｘ方向、Ｙ方向およびＺ方向のそれぞれは互いに直交する関係にある。
　比較例１のＭＯＳＦＥＴのように、ＳｉＣエピタキシャル基板の側面にチャネルが形成されるＭＯＳＦＥＴでは、トレンチ７を多数形成しているためゲート容量（ゲート－ソース間容量）が大きい。また、ゲート配線が複数のトレンチ７上を跨ぐように延在しているため、ゲート配線抵抗が大きい。このため、トレンチ７を有するＭＯＳＦＥＴでは、ＣＲ（容量×抵抗）で決まるゲート遅延時間が、トレンチを有さないプレーナ型のＭＯＳＦＥＴのゲート遅延時間に比べて大きいという問題がある。これに対し、トレンチ７の延在方向（Ｘ方向）の辺（長辺）を長くし、ゲート配線幅を広くすれば、ゲート配線抵抗を低減できると考えられる。しかし、トレンチ７の長辺はＪＦＥＴ領域４の設計で決まるため、トレンチ７を長くしてゲート配線幅を広くすることは困難である。
　このように、ＳｉＣエピタキシャル基板の側面にチャネルが形成されるＭＯＳＥＴを備えた半導体装置においては、ゲート配線抵抗が大きいためにゲート遅延時間が大きいということが、第１の改善の余地として存在する。
　これに対し、図１３に示すように、トレンチ７の延在方向において並ぶ２つのトレンチ７のそれぞれの直上同士の間に亘るゲート電極１７を形成することが考えられる。図１３は、比較例２の半導体装置を示す断面図である。
　比較例２の半導体装置は、ＳｉＣエピタキシャル基板を有している。ＳｉＣエピタキシャル基板は、ｎ＋型のＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ型のエピタキシャル層とにより構成されている。エピタキシャル層は主にドリフト層２により構成され、ＳｉＣ基板はドレイン領域１を構成している。エピタキシャル層内には、ドリフト層２、ボディ領域３、３ａ、ソース領域５、電流拡散領域１８、ガード領域１３、ドレイン領域１およびＪＦＥＴ領域４が形成されている。
　ドレイン領域１の下面はドレイン電極１５に覆われている。エピタキシャル層の上面にはソース領域５が形成されており、ソース領域５とドリフト層２との間には、ソース領域５の下面に接して、ｐ型半導体領域であるボディ領域３が形成されている。
　ボディ領域３の下には、ボディ領域３の下面に接して、ｎ＋型半導体領域である電流拡散領域１８が形成されている。また、電流拡散領域１８とＸ方向で隣り合う領域であって、Ｙ方向に延在するソース電極１９とコンタクトする領域の直下の領域には、ＪＦＥＴ領域４が形成されている。ここでは、ボディ領域３の下のエピタキシャル層内において、ボディ領域３の下面からドリフト層２の上面に亘ってＪＦＥＴ領域４が形成されている。また、電流拡散領域１８とトレンチ７を挟んでＸ方向で隣り合う領域であって、当該ＪＦＥＴ領域４と反対側の領域には、ｐ型のボディ領域３ａが形成されている。ボディ領域３ａの上面は、ボディ領域３に接している。ボディ領域３、３ａのそれぞれのｐ型不純物濃度は同等である。電流拡散領域１８は、ＪＦＥＴ領域４を介してドリフト層２内に流れる電流をＸ方向に拡散させ、広い領域に電流を流すための低抵抗な領域である。
　電流拡散領域１８およびボディ領域３ａのそれぞれの下には、電流拡散領域１８およびボディ領域３ａのそれぞれの下面に接して、ｐ＋型半導体領域であるガード領域１３が形成されている。また、エピタキシャル層の上面、つまりソース領域５の上面から、ガード領域１３の途中深さに亘って、トレンチ７が形成されている。トレンチ７はボディ領域３を貫通しており、ガード領域１３の下面（下端）に達していない。トレンチ７は平面視でガード領域１３に囲まれている。
　平面形状が矩形であるトレンチ７の４つの側面のうち、３つの側面は電流拡散領域１８に接している。トレンチ７の４つの側面のうち、当該３つの側面を除く１つの側面は、電流拡散領域１８と同じ高さにおいて、ボディ領域３ａに接している。ガード領域１３とＸ方向で隣り合う領域であって、ソース電極１９がソース領域５に接続されている箇所の直下の領域には、ＪＦＥＴ領域４が形成されている。ボディ領域３、３ａおよびガード領域１３は、互いに電気的に接続されている。
　トレンチ７は、Ｙ方向に複数並んで形成されており、各トレンチ７内には、絶縁膜２０を介してゲート電極１７が埋め込まれている。各トレンチ７内のゲート電極１７同士はソース領域５上に絶縁膜２０を介して形成され、Ｙ方向に延在するゲート電極１７により互いに接続されている。ソース領域５上でＹ方向に延在するゲート電極１７の下面、側面および上面は、絶縁膜２０により覆われている。つまり、絶縁膜２０は、Ｙ方向に延在するゲート電極１７の下に形成されたゲート絶縁膜と、当該ゲート絶縁膜よりも上に形成された層間絶縁膜とを含んでいる。
　半導体基板上の絶縁膜２０を貫通する接続孔内および絶縁膜２０上には、ソース電極１９が形成されている。接続孔内を完全に埋め込んでいるソース電極１９と、絶縁膜２０上のソース電極１９とは、互いに一体となっている。
　電流拡散領域１８の下のドリフト層２内には、ｎ型またはｎ－型の半導体領域であるＪＦＥＴ（Junction Field Effect Transistor）領域４が、Ｘ方向においてガード領域１３と並んで形成されている。ＪＦＥＴ領域４は、両側の側面がｐ型の半導体領域に接するｎ型の半導体領域であり、ドリフト層２とチャネル領域６とをつなぐ役割を有する。具体的には、電流拡散領域１８の直下において、ＪＦＥＴ領域４がガード領域１３と隣接しており、ＪＦＥＴ領域４の一部は、Ｘ方向で電流拡散領域１８と隣接している。ＪＦＥＴ領域４はＹ方向に延在している。図１３では、ＪＦＥＴ領域４の下端を破線で示している。
　ＪＦＥＴ領域４のｎ型不純物濃度は、ドリフト層２のｎ型不純物濃度と同等であるか、または、ドリフト層２のｎ型不純物濃度より高い。また、ＪＦＥＴ領域４のｎ型不純物濃度は、電流拡散領域１８およびソース領域５のそれぞれのｎ型不純物濃度よりも低い。ＪＦＥＴ領域４は、Ｘ方向で隣り合うガード領域１３同士の間の領域である。つまりＪＦＥＴ領域４は、ＭＯＳＦＥＴがオフ状態のときに、隣り合うガード領域１３の対向する側面のそれぞれから空乏層が延び、それらの空乏層が互いに接する領域である。
　次に、比較例２のＭＯＳＦＥＴの動作について説明する。ＭＯＳＦＥＴは、少なくともドレイン領域１、ソース領域５、ボディ領域３およびゲート電極１７を有している。ＭＯＳＦＥＴがオン状態であるとき、トレンチ７と隣接するボディ領域３内およびボディ領域３ａ内には、チャネルが形成される。つまり、チャネルのうち、電流拡散領域１８上の部分はボディ領域３内に発生しており、電流拡散領域１８と隣接する部分はボディ領域３ａ内に発生する。すなわち、チャネルはトレンチ７と隣接するｐ型半導体領域内に発生する。比較例２では、トレンチ７の４つの側面の全てがボディ領域３に接しているため、当該４つの側面の全てにチャネルが形成される。このとき、電流はドレイン電極１５から順に、ドレイン領域１、ドリフト層２、ＪＦＥＴ領域４、電流拡散領域１８、チャネル（ボディ領域３、３ａ）、ソース領域５を通って、ソース電極１９側に流れる。
　図１３では、ＭＯＳＦＥＴの単位セル（ユニットセル）の領域を二点鎖線で示している。
　ＭＯＳＦＥＴの単位セル（以下、単に単位セルという場合がある）は、半導体装置が同じＭＯＳＦＥＴの構造が複数並んでいる場合において、繰り返し形成された当該構造の１つを指す。本願でいうＭＯＳＦＥＴの単位セルとは、トレンチ７の延在方向に沿う方向（Ｘ方向）において、反転を伴わずに複数繰り返し並ぶ構造のうちの１つをいう。つまり、図１３に示す二点鎖線で囲まれた部分は、Ｘ方向における中心を軸とした線対称な２つの構造を並べた構成を有しているが、本願では反転しながら繰り返し並ぶ構造を単位セルとは呼ばないため、当該２つの構造のそれぞれは単位セルではない。また、平面視において、ゲート電極を挟んでＸ方向に離間した２つのソースコンタクト領域同士の間を単位セルとしてもよい。
　比較例２において、１つの単位セルは、Ｘ方向に並ぶ２つのトレンチ７と、それらのトレンチ７同士の間に跨る１つのゲート電極１７と、１つのガード領域１３と、１つのＪＦＥＴ領域４とを有している。なお、図１３に示す二点鎖線で囲まれた領域内において、ＪＦＥＴ領域４は左右に２つ形成されているようにも見えるが、それらのＪＦＥＴ領域４のそれぞれは、隣の単位セルの端部のＪＦＥＴ領域４と合わせて１つのＪＦＥＴ領域４を構成している。したがって、単位セル当たりに形成されたＪＦＥＴ領域４は１つである。
　比較例２では、トレンチ７の延在方向（長手方向）において２つのトレンチ７同士の間に跨るゲート電極１７を形成することで、ゲート配線抵抗を低減できる。しかし、比較例２では単位セル内において２つのトレンチ７が並んでいるのに対し、ＪＦＥＴ領域４は１つしか形成されていない。このためＪＦＥＴ密度が低く、オン抵抗が高くなるという第２の改善の余地が存在する。
　そこで、本願の実施の形態では、上述した第１、第２の改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
　（実施の形態１）
　以下、エピタキシャル層の上部を構成し、トレンチの側面をチャネル領域として有するＭＯＳＦＥＴ（ＳｉＣパワーＭＯＳＦＥＴ）を例とし、半導体装置について図面を用いて説明する。なお、ここでは半導体基板として炭化ケイ素（ＳｉＣ）を用いた例で説明しているが、これに限られず、シリコン（Ｓｉ）など他の半導体基板に適用してもよい。
　＜半導体装置の構造＞
　本実施の形態による半導体装置であるＭＯＳＦＥＴの構造について、図１～図４を用いて説明する。図１は、本実施の形態の半導体装置を示す鳥瞰図である。図２は、当該半導体装置が有するトレンチの延在方向（長辺方向、長手方向）に沿う断面図であって、トレンチの短手方向においてトレンチと隣り合う箇所（トレンチを含まない箇所）における断面図である。図３は、トレンチの延在方向に沿う断面図であって、トレンチを含む断面図である。図４は、トレンチの短辺方向（短手方向）において、複数のトレンチが並ぶ構造を示す断面図である。図１では、ゲート絶縁膜、シリサイド層、層間絶縁膜、ソース電極およびドレイン電極などの図示を省略している。図１では、ゲート電極に隠れた部分を透過して示しており、ゲート電極の稜線のうち、隠れている稜線は示していない。図１、図２および図３には、ＭＯＳＦＥＴの単位セルを示している。ただし、単位セルのＹ方向の長さは、図１より長くても短くてもよい。図２では、図示している断面の奥に位置しているために見えないトレンチの輪郭を一点鎖線で示している。
　説明中に用いるＸＹＺ座標軸は、図中に示す方向で定義する。本願では、Ｚ方向（Ｚ軸方向）は、ＳｉＣ基板の上面に対し垂直な方向であり、Ｘ方向（Ｘ軸方向）およびＹ方向（Ｙ軸方向）は、ＳｉＣ基板の上面およびＳｉＣエピタキシャル基板の上面のそれぞれに沿う方向である。Ｘ方向およびＹ方向のそれぞれはＳｉＣエピタキシャル基板の上面（主面）に沿う方向であり、Ｚ方向は、ＳｉＣエピタキシャル基板の厚さ方向（高さ方向、深さ方向）である。Ｘ方向、Ｙ方向およびＺ方向のそれぞれは互いに直交する関係にある。すなわち、Ｘ方向およびＹ方向は、平面視で互いに交わる。
　ここで説明する半導体装置は、例えば平面形状が矩形である半導体チップである。以下では、半導体チップの中心部の素子領域の構造について説明する。図示はしないが、半導体チップの上面において、素子領域の周囲を囲む終端領域には、ターミネーション領域としてＦＬＲ（Field Limiting Ring）またはＪＴＥ（Junction Termination Extension）が形成されている。
　図１～図４に示すように、本実施の形態の半導体装置は、ｎ型のＳｉＣ（炭化ケイ素）エピタキシャル基板を有している。ＳｉＣエピタキシャル基板（半導体基板）は、ｎ＋型のＳｉＣ基板と、ｎ＋型のＳｉＣ基板上に形成され、ＳｉＣ基板よりも不純物濃度が低いｎ型のエピタキシャル層（半導体層）とを備えている。ＳｉＣ基板内はｎ＋型のドレイン領域を構成しており、ｎ型のエピタキシャル層はドリフト層２として機能する。エピタキシャル層の厚さは、例えば１０μｍ程度である。ドリフト層２の不純物濃度は、例えば１×１０１６ｃｍ－３である。
　図１～図４に示すように、ドリフト層２の上面（エピタキシャル層の上面）から所定の深さを有して、ドリフト層２内にはｐ型半導体領域であるボディ領域（ウェル領域）３が形成されている。単位セル内において、ボディ領域３は、Ｙ方向に延在し、Ｘ方向に３つ並んでいる。ドリフト層２の上面（ボディ領域３の上面）から所定の深さを有して、ボディ領域３内には、ｎ＋型半導体領域であるソース領域５が形成されている。また、ドリフト層２の上面（ボディ領域３の上面）から、ボディ領域３の途中深さに亘って、トレンチ７が形成されている。
　単位セル内では、平面視において、Ｙ方向に延在するソース領域５がＸ方向に並んで２つ形成されている。２つのソース領域５同士の間には、ボディ領域３のみが形成されている。単位セル内において、ボディ領域３はＸ方向に３つ並んでいる。２つのソース領域５のそれぞれは、Ｘ方向において単位セルの中央に位置するボディ領域３と、Ｘ方向において単位セルの端部に位置するボディ領域３との間に亘って形成されている。言い換えれば、２つのソース領域５のそれぞれのＸ方向の端部は、異なるボディ領域３に接している。平面視において、２つのソース領域５のうち、一方のソース領域５には、Ｙ方向に並ぶ複数のトレンチ７（第１トレンチ群）が接しており、他方のソース領域５には、Ｙ方向に並ぶ他の複数のトレンチ７（第２トレンチ群）が接している。つまり、単位セル内には、Ｙ方向に並ぶ複数のトレンチ７（トレンチ群）が、Ｘ方向に並んで２列形成されている。
　単位セル内において、各トレンチ７は、Ｘ方向において単位セルの中央に位置するボディ領域３と、Ｘ方向において単位セルの端部に位置するボディ領域３との間に亘って形成されている。Ｙ方向において隣り合うトレンチ７同士の間にも、ソース領域５が形成されている。Ｙ方向において隣り合うトレンチ７同士の間において、ソース領域５の直下のドリフト層２内には、Ｘ方向において隣り合うボディ領域３同士の間に亘って、ｐ型のチャネル領域６が形成されている。チャネル領域６のｐ型不純物濃度は、ボディ領域３のｐ型不純物濃度より低い。チャネル領域６はＭＯＳＦＥＴの動作時にチャネルが形成されるチャネル形成領域である。チャネル領域６の下端は、ボディ領域３およびトレンチ７それぞれの下端よりも上に位置する。
　Ｙ方向において隣り合うトレンチ７同士の間において、チャネル領域６の直下のドリフト層２内には、ｎ型のＪＦＥＴ領域４が形成されている。ＪＦＥＴ領域４のｎ型不純物濃度は、ドリフト層２のｎ型不純物濃度以上、ソース領域５のｎ型不純物濃度未満である。ＪＦＥＴ領域４の下端の深さは、トレンチ７の下端よりも下であって、例えば、ボディ領域３の下端と同等の高さに位置する。ＪＦＥＴ領域４は、複数のトレンチ７と平面視で重なるように、Ｙ方向に延在している。Ｘ方向において、ＪＦＥＴ領域４の両側の側面はｐ型の半導体領域であるボディ領域３に接している。図１～図４では、ＪＦＥＴ領域４の下端を破線で示している。このように、ＪＦＥＴ領域４は、トレンチ７の側面から、トレンチ７よりも下の領域に亘って形成されている。ＪＦＥＴ領域４は、ドリフト層２に接しており、ドリフト層２に電気的に接続されている。
　すなわち、Ｙ方向において隣り合うトレンチ７同士の間において、トレンチ７の側面には、エピタキシャル層の上面から下に向かって順にソース領域５、チャネル領域６およびＪＦＥＴ領域４が形成されている。チャネル領域６はソース領域５の下端に接し、ＪＦＥＴ領域４はチャネル領域６の下端に接している。また、ＪＦＥＴ領域４とボディ領域３の下にはドリフト層２が形成されている。言い換えれば、ＪＦＥＴ領域４はドリフト層２上に形成されている。
　トレンチ７内には、ゲート絶縁膜８を介してゲート電極９が埋め込まれている。ゲート電極９は、例えばポリシリコン膜（導体膜）からなる。各トレンチ７内に形成されてＹ方向に並ぶゲート電極９は、トレンチ７上およびエピタキシャル層の上面上に形成され、Ｙ方向に延在するゲート電極９と一体となっている。すなわち、ゲート電極９は、各トレンチ７内に形成された複数のトレンチゲート電極と、Ｙ方向に延在するゲート配線とを備えている。Ｙ方向に沿う断面において、ゲート電極９は櫛歯状の構造を有している（図４参照）。エピタキシャル層の上面とゲート電極９との間には、絶縁膜１０が介在している。また、エピタキシャル層の上面上のゲート電極９は、絶縁膜１０により覆われている。
　ここで、本実施の形態の主な特徴の一つとして、エピタキシャル層の上面上のゲート電極９、つまりゲート配線は、単位セル内においてＸ方向に並ぶ２列のトレンチ７のそれぞれの直上に亘って形成され、Ｙ方向に延在している。つまり、ゲート配線は、単位セル内においてＸ方向に並ぶトレンチ７のそれぞれの直上の領域同士の間に亘って形成されている。言い換えれば、ゲート配線は、単位セル内においてＸ方向に並ぶトレンチ７のそれぞれと平面視で重なっている。このように、ゲート電極９が、単位セル内においてＸ方向に並ぶトレンチ７同士の上に跨って形成されているため、ゲート配線の幅を広く確保できる。また、単位セル内において、ゲート電極９（ゲート配線）の直下には、Ｙ方向に延在するＪＦＥＴ領域４が、Ｘ方向に並んで２列形成されている。
　すなわち、単位セル内には、Ｙ方向に複数並ぶトレンチ７からなるトレンチ群が、Ｘ方向に２つ並んでおり、各トレンチ群の直下には、Ｙ方向に延在するＪＦＥＴ領域４が１つ形成されている。Ｙ方向に隣り合うトレンチ７同士の間にはエピタキシャル層からなるフィンが形成されており、当該フィンはＹ方向に複数並んで１つのフィン群を構成している。つまり、単位セル内には、Ｙ方向に複数並ぶフィンからなるフィン群が、Ｘ方向に２つ並んでおり、各フィン群（各トレンチ群）の直下には、Ｙ方向に延在するＪＦＥＴ領域４が１つ形成されている。
　単位セル内においてＸ方向に並ぶ２列のトレンチ７（２つのトレンチ群）の相互間に形成されたゲート電極９（ゲート配線）の直下においては、ソース領域５が形成されておらず、エピタキシャル層の上面にボディ領域３が形成されている。つまり、単位セル内においてＸ方向に並ぶ２列のトレンチ７同士の間には、ソース領域５が形成されていない領域が、Ｙ方向に延在している。言い換えれば、単位セル内に形成された２つのソース領域５同士は、Ｘ方向に並ぶ２列のトレンチ７同士の間で互いに離間している。
　絶縁膜１０およびゲート電極９から露出するソース領域５の上面に接して、シリサイド層１４が形成されている。シリサイド層１４は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。絶縁膜１０およびゲート電極９から露出するエピタキシャル層の上面に形成された、ソース領域５および当該ソース領域５と隣接するボディ領域３は、ソース電極（図示しない）に、シリサイド層１４を介して電気的に接続されている。チャネル領域６は、ソース領域５およびシリサイド層１４を介してソース電極に電気的に接続されている。シリサイド層１４はＹ方向に延在している。ソース領域５がシリサイド層１４を介してソース電極に接続されている箇所は、ソースコンタクト領域である。つまり、ソースコンタクト領域は、Ｙ方向に延在して、単位セル内のＸ方向における両端に並んで形成されている。すなわち、ソースコンタクト領域は平面視においてストライプ状に形成されている。
　なお、図示しない箇所において、ゲート電極９は、ゲート電極９上の絶縁膜１０を貫通するゲートプラグを介して、ゲート電極（ゲートパッド）に電気的に接続されている。
　ＳｉＣ基板の下面（裏面、底面）は、ＳｉＣ基板の下面に接するドレイン電極１５により覆われている。つまり、ドレイン領域１にはドレイン電極１５が電気的に接続されている。
　本実施の形態のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）は、ソース領域５、トレンチ７、ボディ領域３、チャネル領域６、ドレイン領域１およびゲート電極９を有している、ｎチャネル型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴは、ドレイン電極１５に電気的に接続されたｎ型半導体領域であるＪＦＥＴ領域４およびドリフト層２を有している。ｐ型のボディ領域３、ｐ型のチャネル領域６には、例えば、ｐ型不純物としてＡｌ（アルミニウム）が導入されている。ｎ＋型のソース領域５、ｎ型のＪＦＥＴ領域４、ｎ型のドリフト層２、ｎ＋型のドレイン領域１のそれぞれには、例えば、ｎ型不純物としてＮ（窒素）が導入されている。
　図３に示すように、本実施の形態の１つの単位セルは、Ｘ方向に並ぶ２つのトレンチ７と、それらのトレンチ７同士の間に跨る１つのゲート電極９と、２つのＪＦＥＴ領域４とを有している。したがって、本実施の形態で単位セル当たりに形成されたＪＦＥＴ領域４は２つである。
　ＭＯＳＦＥＴの動作時において、ＭＯＳＦＥＴを流れる電子は、ｎ＋型のソース領域５から、ゲート電極９と隣り合うチャネル形成領域であるトレンチ７の側面のｐ型のチャネル領域６を主に流れる。その後、電子は、順にｎ型のＪＦＥＴ領域４、ｎ型のドリフト層２、ｎ＋型のドレイン領域１、および、ドレイン電極１５へ移動する。
　トレンチ７の側面をチャネル形成領域として有するＭＯＳＦＥＴを形成し、トレンチ７を多数形成することで、平面視における半導体素子の面積を抑えつつ、大きいゲート幅を確保し、高性能な半導体装置を実現できる。
　＜本実施の形態の効果＞
　次に、本実施の形態による半導体装置の効果を説明する。
　本実施の形態の半導体装置は、平面視においてＸ方向に長手方向を有しＹ方向に短手方向を有する複数のトレンチ７と、複数のトレンチ７で区切られたフィン構造のチャネルと、トレンチ７の長手方向の端部側に配置され、ボディ領域３とソース領域５とに跨ってソース電極とコンタクトするソースコンタクト領域とを有し、縦方向にチャネル電流が流れるものである。ここでは、Ｘ方向に離間した２つのソースコンタクト領域の間を単位セルとした場合に、単位セル内に、Ｙ方向に複数並ぶ第１のフィン群と、第１のフィン群からＸ方向に離間してＹ方向に複数並んだ第２のフィン群とを有している。また、第１のフィン群と第２のフィン群との間に亘って形成され、Ｙ方向に延在するゲート配線を有し、トレンチ７内に埋設されたゲート電極９を有し、埋設されたゲート電極９はゲート配線に接続されている。
　言い換えれば、本実施の形態の半導体装置は、第１導電型のドリフト層（ｎ型）を有する半導体基板と、半導体基板の上面に形成され、半導体基板の上面に沿う第１方向（Ｘ方向）に延在する複数のトレンチと、トレンチの短手方向（Ｙ方向）の側面に形成された、第１導電型とは異なる第２導電型（ｐ型）のボディ領域とを有している。また、本実施の形態の半導体装置は、半導体基板の上面に形成され、ボディ領域内に形成された、第１導電型のソース領域と、ドリフト層の上面上に形成され、両側の側面がボディ領域に接する、第１導電型のＪＦＥＴ領域とを有している。また、本実施の形態の半導体装置は、半導体基板の下面に形成され、ドリフト層に電気的に接続された第１導電型のドレイン領域と、トレンチ内および半導体基板の上面上に、絶縁膜を介して形成されたゲート電極とを有している。ここで、単位セル内で、複数のトレンチの一部は、平面視で第１方向と交差する第２方向に複数並んで第１トレンチ群を構成し、複数のトレンチの他の一部は、第２方向に複数並んで第２トレンチ群を構成し、第１トレンチ群を構成するトレンチと、第２トレンチ群を構成するトレンチとは、第１方向に並んで配置されている。また、ソース領域は、第２方向に隣り合うトレンチ同士の間にも形成され、第２方向に隣り合うトレンチ同士の間に形成されたソース領域の下面に、トレンチの深さよりも浅い深さで形成されたチャネル領域を有している。また、ゲート電極は、複数のトレンチのそれぞれに埋め込まれた第１部分（トレンチゲート電極）と、半導体基板の上面上に位置し、第１方向に並ぶ第１部分同士を接続するとともに、第２方向に並ぶ第１部分同士を接続する第２部分（ゲート配線）とを備える。また、単位セル当たりに複数のＪＦＥＴ領域を備えている。
　このように、本実施の形態のＭＯＳＦＥＴは、図１２に示す比較例１のＭＯＳＦＥＴとは異なり、トレンチ７の長手方向において隣り合う２つのトレンチ７との間に亘って形成されたゲート配線（ゲート電極９）を有している。このため、ゲート配線の断面積を増大させることができ、ゲート配線抵抗を低減できる。また、トレンチ７の長手方向において隣り合う２つのトレンチ７同士の間の領域では、ゲート配線の直下にソース領域５が形成されていない。言い換えれば、単位セル内において、ソース領域は第１トレンチ群のソース領域と、第２トレンチ群のソース領域とを有し、第１トレンチ群のソース領域と第２トレンチ群のソース領域とは、ゲート電極の第２部分のうち、第１方向に並ぶゲート電極の第１部分同士を接続する部分の直下において互いに離間している。したがって、上記のようにゲート配線幅を増やしても、ゲート容量の増大を防げる。よって、ＣＲ（容量×抵抗）で決まるゲート遅延時間を低減できるため、半導体装置の性能を向上できる。
　上記のように、トレンチ７の長手方向において隣り合う２つのトレンチ７との間に亘ってゲート配線を形成することで、本実施の形態のＭＯＳＦＥＴは、比較例２と比べて単位セルが大きくなっている。そこで、ＪＦＥＴ密度が小さくなることを防ぐため、本実施の形態では、単位セル当たりに２つのＪＦＥＴ領域４を形成している。言い換えれば、単位セル当たりのＸ方向に並ぶＪＦＥＴ領域４の数は、単位セル当たりのＸ方向に並ぶトレンチの数以上である。
　このように、図１３に示す比較例２のＭＯＳＦＥＴと異なり、単位セル当たりに複数のＪＦＥＴ領域４を形成することで、ＪＦＥＴ密度の低下を防ぎこれによりＭＯＳＦＥＴのオン抵抗の上昇を防げる。よって、半導体装置の性能を向上できる。
　＜変形例１＞
　図５に示すように、ゲート配線の上面に接続された金属配線１１を形成してもよい。すなわち、本実施の形態では、Ｙ方向に複数並ぶトレンチ７からなる１つのトレンチ群の直上のみならず、２つのトレンチ群の間に亘って幅広いゲート配線を形成している。つまり、ゲート配線に十分な幅がある。このため、ゲート配線の上面には、Ｙ方向に延在する金属配線１１を接続することが可能である。金属配線１１は、絶縁膜１０により覆われている。金属配線１１は、例えばＡｌ（アルミニウム）からなる。
　ここでは、Ｘ方向に隣り合うトレンチ７同士の間の、ソースコンタクトを有さないボディ領域３の直上において、ゲート配線上に金属配線１１が形成されている。金属配線１１を形成することで、よりゲート配線抵抗が下がり、ゲート遅延時間を短くできる。
　（実施の形態２）
　以下に、図６～図８を用いて、本実施の形態の半導体装置について説明する。
　図６は、本実施の形態の半導体装置を示す鳥瞰図である。図７は、トレンチの延在方向に沿う断面図であって、トレンチを含む断面図である。図８は、トレンチの短辺方向において、複数のトレンチが並ぶ構造を示す断面図である。図６および図７には、ＭＯＳＦＥＴの単位セルを示している。図６では、ゲート電極に隠れた部分を透過して示しており、ゲート電極の稜線のうち、隠れている稜線は示していない。
　図６～図８に示すように、ここでは前記実施の形態１と異なり、トレンチ７内のゲート電極１２（トレンチゲート電極）の上面の位置は、Ｘ方向における一方の端部を除き、トレンチ７の外のエピタキシャル層の上面の位置（トレンチ７の上端）よりも低い。言い換えれば、トレンチ７内のゲート電極１２の上面の一部の高さは、トレンチ７の上端よりも低い。単位セル内においてＸ方向に並ぶ２つのトレンチ７のそれぞれの内部のゲート電極１２は、当該２つのトレンチ７の相互間の領域側の端部において、上方のゲート配線に接続されている。
　Ｙ方向においてトレンチピッチが微細化してトレンチ７同士の間隔が狭くなると、トレンチ７同士の間のフィンの先端が尖り、当該先端に電界が集中してゲート耐圧が低下することが考えられる。そこで、トレンチ７内のゲート電極１２の上面をトレンチ７の上端（フィンの上端）より低くすることで、フィンの先端における電界の集中を抑えられる。したがって、ＭＯＳＦＥＴのゲート耐圧の低下を抑制できる。一方、トレンチ７内のゲート電極１２は、ソースコンタクトを有さないボディ領域３上のゲート配線と接続されているため、各トレンチ７内のゲート電極１２に給電することが可能である。
　本実施の形態では、前記実施の形態１に比べるとゲート配線幅が小さいためゲート配線抵抗を低減する効果は小さくなるが、比較例１に比べてゲート配線抵抗を低減し、比較例２に比べてオン抵抗を低減する効果を得られる。
　（実施の形態３）
　以下に、図９および図１０を用いて、本実施の形態の半導体装置について説明する。図９は、トレンチの延在方向に沿う断面図であって、トレンチを含む断面図である。図１０は、トレンチの短辺方向において、複数のトレンチが並ぶ構造を示す断面図である。図９には、ＭＯＳＦＥＴの単位セルを示している。
　前記実施の形態１では、トレンチ７の直下にＪＦＥＴ領域４を形成している。これに対し、本実施の形態のＭＯＳＦＥＴは、ＪＦＥＴ領域４をソースコンタクト領域の直下と、ソースコンタクトを有さないボディ領域３の直下とに配置している点で、前記実施の形態１とは異なる。すなわち、１つのＪＦＥＴ領域４は、Ｘ方向において隣り合うトレンチ７同士の間の第１領域の直下に形成され、他の１つのＪＦＥＴ領域４は、トレンチ７とＸ方向において隣り合う、第１領域とは反対側の第２領域の直下に形成されている。
　この場合、チャネル領域とＪＦＥＴ領域４とを電気的に接続するため、ボディ領域３の下にはｎ型の半導体領域である電流拡散領域２１を形成している。ここでは、ボディ領域３の下面はトレンチ７の底面より上に位置する。電流拡散領域２１は、ボディ領域３の直下において、トレンチ７と隣り合う領域のドリフト層２内に形成されている。電流拡散領域２１のｎ型不純物濃度は、ドリフト層２およびＪＦＥＴ領域４のそれぞれのｎ型不純物濃度よりも高い。本実施の形態で、単位セル当たりに形成されたＪＦＥＴ領域４の数は２つである。
　また。トレンチ７を高電界から保護するため、トレンチ７および電流拡散領域２１のそれぞれの下には、ｐ＋型のガード領域１３を形成している。ガード領域１３は、Ｙ方向に延在しており、Ｙ方向に並ぶ複数のトレンチ７のそれぞれの底面に接している。図９では、ガード領域１３の上面はトレンチ７の底面と同じ高さに位置しているが、当該上面は、トレンチ７の底面より上に位置していてもよい。本実施の形態におけるＪＦＥＴ領域４は、ソースコンタクト領域の直下に位置し、Ｘ方向において並ぶガード領域１３同士の間のｎ型半導体領域である。なお 、図９に示す単位セル内において、ＪＦＥＴ領域４は、Ｘ方向において中央と左右と計３つ形成されているようにも見えるが、左右のＪＦＥＴ領域４のそれぞれは、隣の単位セルの端部のＪＦＥＴ領域４と合わせて１つのＪＦＥＴ領域４を構成している。したがって、本実施の形態で単位セル当たりに形成されたＪＦＥＴ領域４は２つである。
　前記実施の形態１では、トレンチ７の長辺の長さがＪＦＥＴ領域４の幅で決まるため設計自由度が小さいが、本実施の形態では、ＪＦＥＴ領域４の幅に関わらずトレンチ７の長辺を長くすることが可能である。このため、チャネル密度を高くすることができ、オン抵抗を低減できる。その他、本実施の形態では、前記実施の形態１と同様の効果を得られる。
　（実施の形態４）
　前記実施の形態１～３において説明したＳｉＣパワーＭＯＳＦＥＴを有する半導体装置は、電力変換装置に用いることができる。本実施の形態における電力変換装置について図１１を用いて説明する。図１１は本実施の形態における電力変換装置（インバータ）の一例を示す回路図である。
　図１１に示すように、インバータ１０２はスイッチング素子であるＳｉＣＭＯＳＦＥＴ１０４と、ダイオード１０５とを有する。ＳｉＣＭＯＳＦＥＴ１０４は、前記実施の形態１～３のいずれかで説明したＳｉＣパワーＭＯＳＦＥＴである。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）１０１の入力電位との間にＳｉＣＭＯＳＦＥＴ１０４とダイオード１０５とが逆並列に接続されている（上アーム）。また、負荷１０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣＭＯＳＦＥＴ１０４とダイオード１０５とが逆並列に接続されている（下アーム）。
　つまり、負荷１０１では各単相に２つのＳｉＣＭＯＳＦＥＴ１０４と２つのダイオード１０５とが設けられており、３相で６つのＳｉＣＭＯＳＦＥＴ（スイッチング素子）１０４と６つのダイオード１０５とが設けられている。そして、個々のＳｉＣＭＯＳＦＥＴ１０４のゲート電極には制御回路１０３が接続されており、この制御回路１０３によってＳｉＣＭＯＳＦＥＴ１０４が制御されている。したがって、制御回路１０３でインバータ１０２を構成するＳｉＣＭＯＳＦＥＴ１０４を流れる電流を制御することにより、負荷１０１を駆動できる。互いに逆並列に接続されたＳｉＣＭＯＳＦＥＴ１０４とダイオード１０５とは、例えば別々の素子であり、同一の半導体チップ内に混載されているものではない。
　インバータ１０２を構成するＳｉＣＭＯＳＦＥＴ１０４の機能について以下に説明する。負荷１０１、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷１０１に入力する必要がある。制御回路１０３はＳｉＣＭＯＳＦＥＴ１０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣＭＯＳＦＥＴ１０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
　このように、本実施の形態によれば、ＳｉＣＭＯＳＦＥＴ１０４に、前記実施の形態１～３で説明した、オン抵抗が低くゲート遅延時間が短い半導体装置を用いている。このように、ＳｉＣＭＯＳＦＥＴ１０４が高性能であるため、インバータなどの電力変換装置を高性能化できる。
　また、電力変換装置は、３相モータシステムに用いることができる。図１１に示した負荷１０１は３相モータである場合に、インバータ１０２に、前記本実施の形態１～３において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化を実現できる。
　その他、本実施の形態では、前記実施の形態と同様の効果を得ることができる。
　以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここでは、説明の都合上、半導体基板および半導体領域の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。つまり、ＭＯＳＦＥＴはｐチャネル型であってもよい。
　本発明は、半導体層の側面にチャネルが形成される電界効果トランジスタを有する半導体装置および電力変換装置に幅広く利用することができる。
１　　ドレイン領域
２　　ドリフト層
３　　ボディ領域
４　　ＪＦＥＴ領域
５　　ソース領域
６　　チャネル領域
７　　トレンチ
８　　ゲート絶縁膜
９、１２、１６、１７　　ゲート電極
１３　　ガード領域

Claims (9)

  1. 　第１導電型のドリフト層を有する半導体基板と、
    　前記半導体基板の上面に形成され、前記半導体基板の前記上面に沿う第１方向に延在する複数のトレンチと、
    　前記トレンチの短手方向の側面に形成された、前記第１導電型とは異なる第２導電型のボディ領域と、
    　前記半導体基板の前記上面に形成され、前記ボディ領域内に形成された、前記第１導電型のソース領域と、
    　前記ドリフト層の上面上に形成され、両側の側面が前記ボディ領域に接する、前記第１導電型のＪＦＥＴ領域と、
    　前記半導体基板の下面に形成され、前記ドリフト層に電気的に接続された前記第１導電型のドレイン領域と、
    　前記トレンチ内および前記半導体基板の前記上面上に、絶縁膜を介して形成されたゲート電極と、
    を有し、
    　単位セル内で、複数の前記トレンチの一部は、平面視で前記第１方向と交差する第２方向に複数並んで第１トレンチ群を構成し、複数の前記トレンチの他の一部は、前記第２方向に複数並んで第２トレンチ群を構成し、
    　前記第１トレンチ群を構成する前記トレンチと、前記第２トレンチ群を構成する前記トレンチとは、前記第１方向に並んで配置され、
    　前記ソース領域は、前記第２方向に隣り合う前記トレンチ同士の間にも形成され、
    　前記第２方向に隣り合う前記トレンチ同士の間に形成された前記ソース領域の下面に、前記トレンチの深さよりも浅い深さで形成されたチャネル領域を有し、
    　前記ゲート電極は、複数の前記トレンチのそれぞれに埋め込まれた第１部分と、前記半導体基板の前記上面上に位置し、前記第１方向に並ぶ前記第１部分同士を接続するとともに、前記第２方向に並ぶ前記第１部分同士を接続する第２部分とを備え、
    　単位セル当たりに複数の前記ＪＦＥＴ領域を備えている、半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　複数の前記ＪＦＥＴ領域のうち、１つの前記ＪＦＥＴ領域は、前記第１トレンチ群の直下において前記第２方向に延在し、
    　複数の前記ＪＦＥＴ領域のうち、他の１つの前記ＪＦＥＴ領域は、前記第２トレンチ群の直下において前記第２方向に延在している、半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　複数の前記ＪＦＥＴ領域のうち、１つの前記ＪＦＥＴ領域は、前記第１方向において隣り合う前記トレンチ同士の間の第１領域の直下に形成され、
    　複数の前記ＪＦＥＴ領域のうち、他の１つの前記ＪＦＥＴ領域は、前記トレンチと前記第１方向において隣り合う、前記第１領域とは反対側の第２領域の直下に形成されている、半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記トレンチ内の前記ゲート電極の前記第１部分の一部の上面は、前記トレンチの上端よりも低く、
    　前記トレンチ内の前記ゲート電極の前記第１部分の他の一部は、前記半導体基板上の前記ゲート電極の前記第２部分に接続されている、半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記半導体基板上の前記ゲート電極の上面に接続され、前記第２方向に延在する金属配線をさらに有する、半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記単位セルは、前記第１方向において、反転を伴わずに複数繰り返し並ぶ構造のうちの１つである、半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記単位セル内において、前記ソース領域は前記第１トレンチ群のソース領域と、前記第２トレンチ群のソース領域とを有し、前記第１トレンチ群のソース領域と前記第２トレンチ群のソース領域とは、前記ゲート電極の前記第２部分のうち前記第１方向に並ぶ前記ゲート電極の前記第１部分同士を接続する部分の直下において互いに離間している、半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記半導体基板は炭化ケイ素を含む半導体基板である、半導体装置。
  9. 　請求項１に記載の半導体装置を用いた、電力変換装置。
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