DE112022002084T5 - Halbleitervorrichtung und leistungsumsetzungsvorrichtung - Google Patents

Halbleitervorrichtung und leistungsumsetzungsvorrichtung Download PDF

Info

Publication number
DE112022002084T5
DE112022002084T5 DE112022002084.9T DE112022002084T DE112022002084T5 DE 112022002084 T5 DE112022002084 T5 DE 112022002084T5 DE 112022002084 T DE112022002084 T DE 112022002084T DE 112022002084 T5 DE112022002084 T5 DE 112022002084T5
Authority
DE
Germany
Prior art keywords
region
trench
trenches
semiconductor device
jfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112022002084.9T
Other languages
English (en)
Inventor
Haruka Shimizu
Takeru Suto
Yuki Mori
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Power Semiconductor Device Ltd
Publication of DE112022002084T5 publication Critical patent/DE112022002084T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Die vorliegende Erfindung verbessert die Leistung einer Halbleitervorrichtung. Als ein Mittel dafür bildet die Erfindung eine Halbleitervorrichtung, die umfasst: ein Halbleitersubstrat mit einer Driftschicht eines ersten Leitfähigkeitstyps, ein Körpergebiet eines zweiten Leitfähigkeitstyps und ein JFET-Gebiet des ersten Leitfähigkeitstyps, das sich auf beiden Seiten auf der Driftschicht mit dem Körpergebiet in Kontakt befindet, mehrere Gräben, die auf einer Oberseite des Halbleitersubstrats ausgebildet sind und sich in einer ersten Richtung erstrecken, und eine Gate-Elektrode, die in dem Graben und auf der Oberseite des Halbleitersubstrats mit einem dazwischen eingefügten Isolierfilm ausgebildet ist. In einer Einheitszelle sind eine erste Grabengruppe, die aus mehreren Gräben besteht, die in einer zweiten Richtung, die zu der ersten Richtung senkrecht ist, angeordnet sind, und eine zweite Grabengruppe, die aus mehreren Gräben besteht, die in der zweiten Richtung ausgerichtet sind, in der ersten Richtung angeordnet, wobei sie ein Kanalgebiet, das flacher als die Gräben ist, in einer Unterseite eines Source-Gebiets zwischen benachbarten Gräben in der zweiten Richtung aufweist. Die Gate-Elektrode umfasst mehrere erste Abschnitte in den Gräben und einen zweiten Abschnitt, der auf dem Halbleitersubstrat positioniert ist und die ersten Abschnitte, die in der ersten Richtung und der zweiten Richtung ausgerichtet sind, miteinander verbindet, und weist mehrere JFET-Gebiete pro Einheitszelle auf.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit einem Feldeffekttransistor, in dem ein Kanal in einer Seitenfläche einer Halbleiterschicht ausgebildet ist.
  • Technischer Hintergrund
  • In den letzten Jahren war bereits ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) bekannt, bei dem ein Graben in einer Richtung senkrecht zu einem in einer Draufsicht in einer Streifenform ausgebildeten Source-Kontaktgebiet ausgebildet ist und eine Gate-Elektrode über einen Isolierfilm in dem Graben vergraben ist. Bei diesem MOSFET fließt der Strom in einer Tiefenrichtung auf einer Grabenseitenfläche. Gemäß dieser Struktur ist es möglich, den Einschaltwiderstand durch das Verringern eines Abstands der Gräben und das Vergrößern der Grabendichte zu verringern.
  • PTL 1 ( JP 2004-207289 A ) offenbart z. B. einen MOSFET, der ein vergrabenes Gate in einem auf einer Oberseite eines Halbleitersubstrats ausgebildeten Graben und einen in einer Seitenfläche des Grabens ausgebildeten Kanal enthält.
  • Zusätzlich offenbart PTL 2 ( JP 2021-12934 A ) einen vertikalen MOSFET, der eine Gate-Elektrode enthält, die jeden von zwei einander benachbarten Gräben in einer Erstreckungsrichtung der Gräben unmittelbar überquert.
  • Liste der Entgegenhaltungen
  • Patentliteratur
    • PTL 1: JP 2004-207289 A
    • PTL 2: JP 2021-12934 A
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Der in PTL 1 offenbarte MOSFET weist eine große Gate-Kapazität auf, weil eine große Anzahl von Gräben ausgebildet ist, und weist einen großen Gate-Verdrahtungs-Widerstand auf, weil sich eine Gate-Verdrahtung in einer Richtung über die Gräben erstreckt. Deshalb gibt es ein Problem einer großen Gate-Verzögerung, die durch CR (Kapazität × Widerstand) bestimmt ist. Zusätzlich ist die Länge einer langen Seite des Grabens durch den Entwurf eines JFET-Gebiets bestimmt, wobei es folglich schwierig ist, den Graben zu verlängern und eine Gate-Verdrahtungs-Breite zu erweitern.
  • Während in PTL 2 zwei Gräben in einer Einheitszelle in der Erstreckungsrichtung der Gräben enthalten sind, ist nur ein JFET-Gebiet in der Einheitszelle vorgesehen. Folglich gibt es ein Problem eines großen Einschaltwiderstands.
  • Weitere Probleme und neuartige Merkmale werden aus der Beschreibung der vorliegenden Patentschrift und den beigefügten Zeichnungen ersichtlich.
  • Lösung des Problems
  • Ein Überblick über repräsentative Ausführungsformen, die in der vorliegenden Anmeldung offenbart sind, wird im Folgenden kurz beschrieben.
  • Gemäß einer Ausführungsform enthält eine Halbleitervorrichtung ein Halbleitersubstrat mit einer Driftschicht eines ersten Leitfähigkeitstyps, mehrere Gräben, die auf einer Oberseite des Halbleitersubstrats ausgebildet sind und sich in einer ersten Richtung entlang der Oberseite des Halbleitersubstrats erstrecken, ein Körpergebiet eines zweiten Leitfähigkeitstyps, der sich von dem ersten Leitfähigkeitstyp unterscheidet, wobei das Körpergebiet auf einer Seitenfläche des Grabens in einer Querrichtung ausgebildet ist, ein Source-Gebiet des ersten Leitfähigkeitstyps, wobei das Source-Gebiet auf der Oberseite des Halbleitersubstrats ausgebildet ist und in dem Körpergebiet ausgebildet ist, ein JFET-Gebiet des ersten Leitfähigkeitstyps, wobei das JFET-Gebiet auf einer Oberseite der Driftschicht ausgebildet ist und Seitenflächen auf beiden Seiten in Kontakt mit dem Körpergebiet aufweist, ein Drain-Gebiet des ersten Leitfähigkeitstyps, wobei das Drain-Gebiet auf einer Unterseite des Halbleitersubstrats ausgebildet ist und mit der Driftschicht elektrisch verbunden ist, und eine Gate-Elektrode, die in dem Graben und auf der Oberseite des Halbleitersubstrats über einen Isolierfilm ausgebildet ist. In einer Einheitszelle sind einige der mehreren Gräben in einer zweiten Richtung, die die erste Richtung in einer Draufsicht schneidet, angeordnet, um eine erste Grabengruppe zu bilden, und sind weitere einige der mehreren Gräben in der zweiten Richtung angeordnet, um eine zweite Grabengruppe zu bilden. Die Gräben, die die erste Grabengruppe bilden, und die Gräben, die die zweite Grabengruppe bilden, sind in der ersten Richtung nebeneinander angeordnet. Außerdem ist das Source-Gebiet zwischen den in der zweiten Richtung einander benachbarten Gräben ausgebildet. Ein Kanalgebiet, das in einer Tiefe ausgebildet ist, die flacher als eine Tiefe des Grabens ist, ist auf einer Unterseite des Source-Gebiets vorgesehen, das zwischen den in der zweiten Richtung einander benachbarten Gräben ausgebildet ist. Die Gate-Elektrode enthält einen ersten Abschnitt, der in jedem der mehreren Gräben vergraben ist, und einen zweiten Abschnitt, der sich auf der Oberseite des Halbleitersubstrats befindet, der die ersten Abschnitte, die in der ersten Richtung angeordnet sind, miteinander verbindet und die ersten Abschnitte, die in der zweiten Richtung angeordnet sind, miteinander verbindet. Pro Einheitszelle sind mehrere JFET-Gebiete vorgesehen.
  • Vorteilhafte Wirkungen der Erfindung
  • Die Wirkungen, die durch eine repräsentative der in der vorliegenden Anmeldung offenbarten Erfindungen erhalten werden, werden wie folgt kurz beschrieben.
  • Gemäß der vorliegenden Erfindung ist es möglich, die Leistung der Halbleitervorrichtung zu verbessern.
  • Kurzbeschreibung der Zeichnungen
    • 1 ist eine Vogelperspektive, die eine Halbleitervorrichtung gemäß einer Ausführungsform 1 veranschaulicht.
    • 2 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht.
    • 3 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht.
    • 4 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der Ausführungsform 1 veranschaulicht.
    • 5 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einem Modifikationsbeispiel der Ausführungsform 1 veranschaulicht.
    • 6 ist eine Vogelperspektive, die eine Halbleitervorrichtung gemäß einer Ausführungsform 2 veranschaulicht.
    • 7 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der Ausführungsform 2 veranschaulicht.
    • 8 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der Ausführungsform 2 veranschaulicht.
    • 9 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 3 veranschaulicht.
    • 10 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der Ausführungsform 3 veranschaulicht.
    • 11 ist ein Stromlaufplan, der eine Leistungsumsetzungsvorrichtung gemäß einer Ausführungsform 4 veranschaulicht.
    • 12 ist eine Vogelperspektive, die eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel 1 veranschaulicht.
    • 13 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel 2 veranschaulicht.
  • Beschreibung der Ausführungsformen
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung bezüglich der Zeichnungen ausführlich beschrieben. Es wird bemerkt, dass in den Zeichnungen zum Beschreiben der Ausführungsformen Elemente mit den gleichen Funktionen durch die gleichen Bezugszeichen bezeichnet sind, wobei deren wiederholte Beschreibung weggelassen wird. In den folgenden Ausführungsformen wird die Beschreibung der gleichen oder ähnlicher Teile grundsätzlich nicht wiederholt, wenn es nicht anders erforderlich ist. Zusätzlich kann in den Zeichnungen zum Beschreiben der Ausführungsformen zum leichten Verständnis der Konfiguration sogar in einer Draufsicht, einer perspektivischen Ansicht oder dergleichen eine Schraffur verwendet werden. Weiterhin kann in den Zeichnungen zum Beschreiben der Ausführungsformen zum leichten Verständnis der Konfiguration eine Schraffur in der Querschnittsansicht weggelassen werden.
  • Zusätzlich sind „-“ und „+“ Zeichen, die relative Störstellenkonzentrationen von Leitfähigkeitstypen eines n-Typs und eines p-Typs angeben. Die Störstellenkonzentration der n-Störstelle nehmen in der Reihenfolge „n-“, „n“ und „n+“ zu.
  • <Einzelheiten des Verbesserungspotentials>
  • Im Folgenden werden die Einzelheiten des Verbesserungspotentials bezüglich 12 beschrieben. 12 ist eine Vogelperspektive, die eine Halbleitervorrichtung gemäß dem Vergleichsbeispiel 1 veranschaulicht. In 12 sind die Veranschaulichungen eines Gate-Isolierfilms, eines Zwischenschicht-Isolierfilms, einer Silizidschicht, einer Source-Elektrode und dergleichen in einer Struktur auf einer Epitaxieschicht weggelassen. In 12 ist eine Drain-Elektrode unter einem SiC-Substrat nicht veranschaulicht.
  • 12 veranschaulicht einen SiC-Leistungs-Metall-Oxid-Halbleiter-Feldeffekttransistor (SiC-Leistungs-MOSFET) des Grabentyps gemäß dem Vergleichsbeispiel 1. Dieses Element kann im Folgenden einfach als ein MOSFET bezeichnet werden.
  • Wie in 12 veranschaulicht ist, ist gemäß dem Vergleichsbeispiel 1 eine n-Epitaxieschicht (n-Halbleiterschicht) aus SiC mit einer geringeren Störstellenkonzentration als die eines n+-SiC-Substrats auf einer Oberseite eines n+-SiC-Substrats aus SiC (Siliziumkarbid) ausgebildet. Das SiC-Substrat fungiert als ein Drain-Gebiet 1, während die Epitaxieschicht als eine Drift-Schicht 2 fungiert. Das SiC-Substrat und die Epitaxieschicht bilden ein SiC-Epitaxiesubstrat. Die Dicke der Epitaxieschicht beträgt z. B. etwa 5 bis 50 µm.
  • In der Epitaxieschicht ist ein p-Körpergebiet (p-Wannengebiet) 3 mit einer vorgegebenen Tiefe von der Oberseite der Epitaxieschicht (der Oberseite des SiC-Epitaxiesubstrats) ausgebildet. Das Körpergebiet 3 ist über ein n+-Source-Gebiet 5, das von einer Oberseite des Körpergebiets 3 bis zu einer mittleren Tiefe des Körpergebiets 3 ausgebildet ist, mit einer (nicht veranschaulichten) Source-Elektrode elektrisch verbunden. Das Source-Gebiet 5 ist in einem Source-Kontaktgebiet, das in 12 durch eine strichpunktierte Linie angegeben ist, mit der Source-Elektrode verbunden. Mehrere Source-Kontaktgebiete erstrecken sich in einer Y-Richtung und sind in einer X-Richtung angeordnet. Das heißt, das Source-Kontaktgebiet ist in einer Streifenform ausgebildet. Die X-Richtung und die Y-Richtung sind Richtungen entlang der Oberseite (Hauptfläche) des SiC-Epitaxiesubstrats und sind zueinander senkrecht.
  • In der Epitaxieschicht ist ein JFET-Gebiet 4 ausgebildet. Das Körpergebiet 3, das JFET-Gebiet 4 und das Source-Gebiet 5 erstrecken sich alle in der Y-Richtung. Mehrere Gräben 7 sind auf der Oberseite der Epitaxieschicht unmittelbar über dem JFET-Gebiet 4 ausgebildet, so dass sie in der Y-Richtung angeordnet sind. Jeder der Gräben 7 erstreckt sich in der X-Richtung und ist bis zur mittleren Tiefe des Körpergebiets 3 ausgebildet. Das Source-Gebiet 5 ist von einer Oberseite einer plattenförmigen Epitaxieschicht (Rippe) zwischen den in der Y-Richtung einander benachbarten Gräben 7 bis zu einer mittleren Tiefe des Grabens ausgebildet. Unter dem Source-Gebiet 5 in der plattenförmigen Epitaxieschicht sind die in der X-Richtung angeordneten Körpergebiete 3, ein p-Kanalgebiet 6 zwischen den Körpergebieten 3 und das JFET-Gebiet 4 unter dem Kanalgebiet 6 ausgebildet.
  • Eine Gate-Elektrode 16 ist über einen (nicht veranschaulichten) Gate-Isolierfilm in dem Graben 7 vergraben. Der MOSFET enthält wenigstens das Kanalgebiet 6 einschließlich eines Kanalbildungsgebiets, das Source-Gebiet 5, das Drain-Gebiet 1 (SiC-Substrat) und die Gate-Elektrode 16 in dem Graben 7. Mehrere Gate-Elektroden 16 (Graben-Gate-Elektroden) in den Gräben 7 sind in der Y-Richtung angeordnet, wobei die Gate-Elektrode 16 in einem Abschnitt, der die Gate-Elektroden 16 über dem Graben 7 miteinander verbindet, als eine Gate-Verdrahtung fungiert.
  • Wenn sich die Gate-Elektrode 16 in einem EIN-Zustand befindet, strömen die Elektronen, die durch den MOSFET fließen, von dem n+-Source-Gebiet 5 durch einen Kanal, der in dem p-Kanal-Gebiet 6 auf der der Gate-Elektrode benachbarten Seitenfläche des Grabens 7 ausgebildet ist. Dann bewegen sich die in einer Z-Richtung fließenden Elektronen nacheinander zu dem n-JFET-Gebiet 4, der n-Driftschicht 2, dem Drain-Gebiet 1 und einer (nicht veranschaulichten) Drain-Elektrode an der Unterseite des SiC-Substrats. In dieser Weise fließt ein Strom zwischen der Source und dem Drain. Die Z-Richtung ist eine Dickenrichtung des SiC-Epitaxiesubstrats. Die X-Richtung, die Y-Richtung und die Z-Richtung sind zueinander senkrecht.
  • In dem MOSFET, in dem der Kanal auf der Seitenfläche des SiC-Epitaxiesubstrats ausgebildet ist, wie in dem MOSFET gemäß dem Vergleichsbeispiel 1, ist eine große Anzahl von Gräben 7 ausgebildet, wobei folglich die Gate-Kapazität (Gate-Source-Kapazität) groß ist. Weil sich die Gate-Verdrahtung zusätzlich über die mehreren Gräben 7 erstreckt, ist der Gate-Verdrahtungs-Widerstand groß. Deshalb gibt es bei dem MOSFET mit dem Graben 7 ein Problem, dass die durch CR (Kapazität × Widerstand) bestimmte Gate-Verzögerungszeit größer als eine Gate-Verzögerungszeit eines planaren MOSFET ohne Graben ist. Andererseits ist es denkbar, dass der Gate-Verdrahtungs-Widerstand durch das Verlängern der Seite (der langen Seite) in einer Erstreckungsrichtung (X-Richtung) des Grabens 7 und das Verbreitern einer Gate-Verdrahtungs-Breite verringert werden kann. Weil jedoch die lange Seite des Grabens 7 durch den Entwurf des JFET-Gebiets 4 bestimmt ist, ist es schwierig, den Graben 7 zu verlängern und die Gate-Verdrahtungs-Breite zu verbreitern.
  • Wie oben beschrieben worden ist, gibt es in einer Halbleitervorrichtung, die den MOSFET enthält, bei dem der Kanal in der Seitenfläche des SiC-Epitaxiesubstrats ausgebildet ist, ein erstes Verbesserungspotential, dass die Gate-Verzögerungszeit groß ist, weil der Gate-Verdrahtungs-Widerstand groß ist.
  • Andererseits ist es denkbar, eine Gate-Elektrode 17 zu bilden, die sich zwischen den Abschnitten unmittelbar über zwei Gräben 7 erstreckt, die in der Erstreckungsrichtung des Grabens 7 angeordnet sind, wie in 13 veranschaulicht ist. 13 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß dem Vergleichsbeispiel 2 veranschaulicht.
  • Die Halbleitervorrichtung gemäß dem Vergleichsbeispiel 2 enthält ein SiC-Epitaxiesubstrat. Das SiC-Epitaxiesubstrat enthält ein n+-SiC-Substrat und eine auf dem SiC-Substrat ausgebildete n-Epitaxieschicht. Die Epitaxieschicht ist hauptsächlich durch eine Driftschicht 2 ausgebildet, wobei das SiC-Substrat ein Drain-Gebiet 1 bildet. Die Driftschicht 2, die Körpergebiete 3 und 3a, ein Source-Gebiet 5, ein Stromdiffusionsgebiet 18, eine Schutzgebiet 13, das Drain-Gebiet 1 und ein JFET-Gebiet 4 sind in der Epitaxieschicht ausgebildet.
  • Eine Unterseite des Drain-Gebiets 1 ist mit einer Drain-Elektrode 15 bedeckt. Ein Source-Gebiet 5 ist auf der Oberseite der Epitaxieschicht ausgebildet. Das Körpergebiet 3, das ein p-Halbleitergebiet ist, ist zwischen dem Source-Gebiet 5 und der Driftschicht 2 in Kontakt mit der Unterseite des Source-Gebiets 5 ausgebildet.
  • Das Stromdiffusionsgebiet 18, das ein n+-Halbleitergebiet ist, ist in Kontakt mit der Unterseite des Körpergebiets 3 unter dem Körpergebiet 3 ausgebildet. Zusätzlich ist das JFET-Gebiet 4 in einem Gebiet ausgebildet, das in der X-Richtung dem Stromdiffusionsgebiet 18 benachbart ist und sich unmittelbar unter einem Gebiet befindet, das sich mit einer sich in der Y-Richtung erstreckenden Source-Elektrode 19 in Kontakt befindet. Hier ist in der Epitaxieschicht unter dem Körpergebiet 3 das JFET-Gebiet 4 von der Unterseite des Körpergebiets 3 bis zur Oberseite der Driftschicht 2 ausgebildet. Zusätzlich ist das p-Körpergebiet 3a in einem Gebiet ausgebildet, das in der X-Richtung dem Stromdiffusionsgebiet 18 benachbart ist, wobei der Graben 7 dazwischen eingefügt ist, wobei es dem JFET-Gebiet 4 gegenüberliegt. Eine Oberseite des Körpergebiets 3a befindet sich mit dem Körpergebiet 3 in Kontakt. Die p-Störstellenkonzentrationen der Körpergebiete 3 und 3a sind zueinander gleich. Das Stromdiffusionsgebiet 18 ist ein widerstandsarmes Gebiet, um den in der Driftschicht 2 durch das JFET-Gebiet 4 fließenden Strom in der X-Richtung zu verteilen und den Strom in einem breiten Gebiet fließen zu lassen.
  • Ein Schutzgebiet 13, das ein p+-Halbleitergebiet ist, ist in Kontakt mit einer Unterseite jedes des Stromdiffusionsgebiets 18 und des Körpergebiets 3a unter jedem des Stromdiffusionsgebiets 18 und des Körpergebiets 3a ausgebildet. Zusätzlich ist von der Oberseite der Epitaxieschicht, d. h., von der Oberseite des Source-Gebiets 5 bis zur mittleren Tiefe des Schutzgebiets 13 ein Graben 7 ausgebildet. Der Graben 7 durchdringt das Körpergebiet 3 und erreicht die Unterseite (das untere Ende) des Schutzgebiets 13 nicht. In einer Draufsicht ist der Graben 7 von dem Schutzgebiet 13 umgeben.
  • Unter den vier Seitenflächen des Grabens 7, die eine rechteckige, ebene Form aufweisen, befinden sich drei Seitenflächen mit dem Stromdiffusionsgebiet 18 in Kontakt. Unter den vier Seitenflächen des Grabens 7 befindet sich eine Seitenfläche mit Ausnahme der drei Seitenflächen mit dem Körpergebiet 3a auf der gleichen Höhe wie das Stromdiffusionsgebiet 18 in Kontakt. Das JFET-Gebiet 4 ist in einem Gebiet ausgebildet, das in der X-Richtung dem Schutzgebiet 13 benachbart ist und sich unmittelbar unter einem Abschnitt befindet, in dem die Source-Elektrode 19 mit dem Source-Gebiet 5 verbunden ist. Die Körpergebiete 3 und 3a sind mit dem Schutzgebiet 13 elektrisch verbunden.
  • Mehrere Gräben 7 sind so ausgebildet, dass sie in der Y-Richtung angeordnet sind, wobei in jedem der Gräben 7 eine Gate-Elektrode 17 über einen Isolierfilm 20 vergraben ist. Die Gate-Elektroden 17 in den jeweiligen Gräben 7 sind über den Isolierfilm 20 über dem Source-Gebiet 5 ausgebildet und sind durch die sich in der Y-Richtung erstreckenden Gate-Elektroden 17 miteinander verbunden. Die Unterseite, die Seitenfläche und die Oberseite der Gate-Elektrode 17, die sich in der Y-Richtung über dem Source-Gebiet 5 erstreckt, sind mit dem Isolierfilm 20 bedeckt. Das heißt, der Isolierfilm 20 enthält einen Gate-Isolierfilm, der unter der sich in der Y-Richtung erstreckenden Gate-Elektrode 17 ausgebildet ist, und einen Zwischenschicht-Isolierfilm, der über dem Gate-Isolierfilm ausgebildet ist.
  • Die Source-Elektrode 19 ist in einem den Isolierfilm 20 durchdringenden Verbindungsloch auf dem Halbleitersubstrat und auf dem Isolierfilm 20 ausgebildet. Die Source-Elektrode 19, mit der das Anschlussloch gefüllt ist, und die Source-Elektrode 19 auf dem Isolierfilm 20 sind miteinander integriert.
  • In der Driftschicht 2 unter dem Stromdiffusionsgebiet 18 ist das Sperrschicht-Feldeffekttransistor-Gebiet (JFET-Gebiet) 4, das ein n- oder n-Halbleitergebiet ist, so ausgebildet, dass es mit dem Schutzgebiet 13 in der X-Richtung angeordnet ist. Das JFET-Gebiet 4 ist ein n-Halbleitergebiet, dessen Seitenflächen auf beiden Seiten sich mit einem p-Halbleitergebiet in Kontakt befinden, und weist eine Rolle des Verbindens der Driftschicht 2 und eines Kanalgebiets 6 auf. Unmittelbar unter dem Stromdiffusionsgebiet 18 ist spezifisch das JFET-Gebiet 4 dem Schutzgebiet 13 benachbart, wobei ein Abschnitt des JFET-Gebiets 4 dem Stromdiffusionsgebiet 18 in der X-Richtung benachbart ist. Das JFET-Gebiet 4 erstreckt sich in der Y-Richtung. In 13 ist das untere Ende des JFET-Gebiets 4 durch eine gestrichelte Linie angegeben.
  • Die n-Störstellenkonzentration des JFET-Gebiets 4 ist gleich der oder höher als die n-Störstellenkonzentration der Driftschicht 2. Zusätzlich ist die n-Störstellenkonzentration des JFET-Gebiets 4 kleiner als die n-Störstellenkonzentration jedes des Stromdiffusionsgebiets 18 und des Source-Gebiets 5. Das JFET-Gebiet 4 ist ein Gebiet zwischen den Schutzgebieten 13, die in der X-Richtung einander benachbart sind. Das heißt, das JFET-Gebiet 4 ist ein Gebiet, in dem Verarmungsschichten, die sich von den gegenüberliegenden Seitenflächen der benachbarten Schutzgebiete 13 erstrecken, wenn sich der MOSFET in einem AUS-Zustand befindet, miteinander in Kontakt kommen.
  • Als Nächstes wird ein Betrieb des MOSFET gemäß dem Vergleichsbeispiel 2 beschrieben. Der MOSFET enthält wenigstens das Drain-Gebiet 1, das Source-Gebiet 5, das Körpergebiet 3 und die Gate-Elektrode 17. Wenn sich der MOSFET im EIN-Zustand befindet, ist in dem Körpergebiet 3 und dem Körpergebiet 3a, das dem Graben 7 benachbart ist, ein Kanal ausgebildet. Das heißt, in dem Kanal ist ein Abschnitt auf dem Stromdiffusionsgebiet 18 in dem Körpergebiet 3 ausgebildet, während ein Abschnitt, der dem Stromdiffusionsgebiet 18 benachbart ist, in dem Körpergebiet 3a ausgebildet ist. Das heißt, der Kanal ist in dem dem Graben 7 benachbarten p-Halbleitergebiet ausgebildet. Weil sich gemäß dem Vergleichsbeispiel 2 alle vier Seitenflächen des Grabens 7 mit dem Körpergebiet 3 in Kontakt befinden, ist der Kanal auf allen vier Seitenflächen ausgebildet. Zu diesem Zeitpunkt fließt ein Strom sequentiell von der Drain-Elektrode 15 durch das Drain-Gebiet 1, die Driftschicht 2, das JFET-Gebiet 4, das Stromdiffusionsgebiet 18, den Kanal (die Körpergebiete 3 und 3a) und das Source-Gebiet 5 zur Seite der Source-Elektrode 19.
  • In 13 ist ein Gebiet einer Einheitszelle des MOSFETs durch eine strichpunktierte Linie mit zwei Punkten angegeben.
  • Die Einheitszelle des MOSFET (die im Folgenden einfach als eine Einheitszelle bezeichnet werden kann) bezieht sich auf eine der Strukturen, die in einem Fall wiederholt ausgebildet sind, in dem mehrere der Strukturen desselben MOSFET in der Halbleitervorrichtung angeordnet sind. Die Einheitszelle des MOSFET gemäß der vorliegenden Anmeldung bezieht sich auf eine von mehreren Strukturen, die in einer Richtung (X-Richtung) entlang der Erstreckungsrichtung des Grabens 7 wiederholt ohne Inversion angeordnet sind. Das heißt, ein Abschnitt, der von der in 13 veranschaulichten strichpunktierten Linie mit zwei Punkten umgeben ist, weist eine Konfiguration auf, in der zwei liniensymmetrische Strukturen mit der Mitte in der X-Richtung als eine Achse angeordnet sind, wobei aber gemäß der vorliegenden Anmeldung eine Struktur, in der zwei Strukturen wiederholt angeordnet sind, während sie invertiert sind, nicht als eine Einheitszelle bezeichnet wird, wobei folglich jede der beiden Strukturen keine Einheitszelle ist. Zusätzlich kann in einer Draufsicht eine Einheitszelle zwischen zwei in der X-Richtung voneinander beabstandeten Source-Kontaktgebieten ausgebildet sein, wobei die Gate-Elektrode dazwischen eingefügt ist.
  • Gemäß dem Vergleichsbeispiel 2 enthält eine Einheitszelle zwei in der X-Richtung angeordnete Gräben 7, eine die Gräben 7 überquerende Gate-Elektrode 17, ein Schutzgebiet 13 und ein JFET-Gebiet 4. Es wird angegeben, dass es in einem Gebiet, das von einer in 13 veranschaulichten strichpunktierten Linie mit zwei Punkten umgeben ist, scheint, dass zwei JFET-Gebiete 4 auf der linken und der rechten Seite ausgebildet sind, wobei aber jedes der JFET-Gebiete 4 zusammen mit dem JFET-Gebiet 4 am Ende der benachbarten Einheitszelle ein JFET-Gebiet 4 bildet. Deshalb ist ein JFET-Gebiet 4 pro Einheitszelle ausgebildet.
  • Gemäß dem Vergleichsbeispiel 2 kann durch das Bilden der Gate-Elektrode 17, die die beiden Gräben 7 überquert, in der Erstreckungsrichtung (Längsrichtung) des Grabens 7 der Gate-Verdrahtungs-Widerstand verringert werden. Während zwei Gräben 7 in der Einheitszelle angeordnet sind, ist jedoch gemäß dem Vergleichsbeispiel 2 nur ein JFET-Gebiet 4 ausgebildet. Deshalb gibt es insofern ein zweites Verbesserungspotential, als die JFET-Dichte gering ist und der Einschaltwiderstand hoch ist.
  • Deshalb werden gemäß den Ausführungsformen der vorliegenden Anmeldung Maßnahmen ergriffen, um das erste und das zweite Verbesserungspotential, die oben beschrieben worden sind, zu lösen. Die technischen Ideen gemäß den Ausführungsformen, auf die die obigen Maßnahmen angewendet werden, werden beschrieben.
  • (Ausführungsform 1)
  • Im Folgenden wird eine Halbleitervorrichtung bezüglich der Zeichnungen unter Verwendung eines MOSFET (SiC-Leistungs-MOSFET) beschrieben, der einen oberen Abschnitt einer Epitaxieschicht bildet und eine Seitenfläche eines Grabens als ein Kanalgebiet aufweist. Es wird angegeben, dass hier ein Beispiel beschrieben wird, bei dem Siliziumkarbid (SiC) für ein Halbleitersubstrat verwendet wird, wobei aber die vorliegende Ausführungsform nicht darauf eingeschränkt ist und auf andere Halbleitersubstrate aus Silizium (Si) und dergleichen angewendet werden kann.
  • <Struktur einer Halbleitervorrichtung>
  • Die Struktur eines MOSFET, der eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist, wird bezüglich der 1 bis 4 beschrieben. 1 ist eine Vogelperspektive, die die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform veranschaulicht. 2 ist eine Querschnittsansicht entlang einer Erstreckungsrichtung (Richtung der langen Seite, Längsrichtung) eines Grabens, der in der Halbleitervorrichtung vorgesehen ist, und ist eine Querschnittsansicht bei einem Abschnitt, der dem Graben in der Querrichtung des Grabens benachbart ist, (einem Abschnitt, der den Graben nicht enthält). 3 ist eine Querschnittsansicht entlang der Erstreckungsrichtung des Grabens und ist eine Querschnittsansicht, die den Graben enthält. 4 ist eine Querschnittsansicht, die eine Struktur veranschaulicht, in der mehrere Gräben in einer Richtung der kurzen Seite (Querrichtung) des Grabens angeordnet sind. In 1 sind die Veranschaulichungen eines Gate-Isolierfilms, einer Silizidschicht, eines Zwischenschicht-Isolierfilms, einer Source-Elektrode, einer Drain-Elektrode und dergleichen weggelassen. In 1 ist ein durch die Gate-Elektrode verdeckter Abschnitt transparent veranschaulicht, wobei eine verdeckte Kammlinie zwischen den Kammlinien der Gate-Elektrode nicht veranschaulicht ist. Die 1, 2 und 3 veranschaulichen eine Einheitszelle des MOSFET. Die Länge der Einheitszelle in der Y-Richtung kann jedoch länger oder kürzer als die in 1 sein. In 2 ist der Umriss eines Grabens, der nicht sichtbar ist, weil sich der Graben auf der Rückseite des veranschaulichten Querschnitts befindet, durch eine strichpunktierte Linie veranschaulicht.
  • Die in der Beschreibung verwendeten XYZ-Koordinatenachsen sind durch die in den Zeichnungen veranschaulichten Richtungen definiert. Gemäß der vorliegenden Anmeldung ist die Z-Richtung (Z-Achsenrichtung) eine Richtung senkrecht zu einer Oberseite eines SiC-Substrats, während die X-Richtung (X-Achsenrichtung) und die Y-Richtung (Y-Achsenrichtung) Richtungen entlang einer Oberseite des SiC-Substrats bzw. einer Oberseite eines SiC-Epitaxiesubstrats sind. Jede der X-Richtung und der Y-Richtung ist eine Richtung entlang der Oberseite (Hauptfläche) des SiC-Epitaxiesubstrats, während die Z-Richtung eine Dickenrichtung (Höhenrichtung, Tiefenrichtung) des SiC-Epitaxiesubstrats ist. Die X-Richtung, die Y-Richtung und die Z-Richtung sind zueinander senkrecht. Das heißt, die X-Richtung und die Y-Richtung schneiden einander in einer Draufsicht.
  • Die hier beschriebene Halbleitervorrichtung ist z. B. ein Halbleiterchip mit einer rechteckigen ebenen Form. Im Folgenden wird die Struktur des Elementgebiets im Mittelabschnitt des Halbleiterchips beschrieben. Obwohl dies nicht veranschaulicht ist, ist ein Feldbegrenzungsring (FLR) oder eine Sperrschichtabschlusserweiterung (JTE) als ein Abschlussgebiet in einem Endgebiet, das den Rand eines Elementgebiets umgibt, auf einer Oberseite des Halbleiterchips ausgebildet.
  • Wie in den 1 bis 4 veranschaulicht ist, enthält die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ein n-SiC-Epitaxiesubstrat (n-Siliziumkarbid-Epitaxiesubstrat). Ein SiC-Epitaxiesubstrat (Halbleitersubstrat) enthält ein n+-SiC-Substrat und eine n-Epitaxieschicht (n-Halbleiterschicht), die auf dem n+-SiC-Substrat ausgebildet ist und eine geringere Störstellenkonzentration als die des SiC-Substrats aufweist. Im SiC-Substrat ist ein n+-Drain-Gebiet ausgebildet, wobei die n-Epitaxieschicht als eine Driftschicht 2 fungiert. Die Dicke der Epitaxieschicht beträgt z. B. etwa 10 µm. Die Störstellenkonzentration der Driftschicht 2 beträgt z. B. 1 × 1016 cm-3.
  • Wie in den 1 bis 4 veranschaulicht ist, ist in der Driftschicht 2 ein Körpergebiet (Wannengebiet) 3, das ein p-Halbleitergebiet ist, mit einer vorgegebenen Tiefe von einer Oberseite der Driftschicht 2 (der Oberseite der Epitaxialschicht) ausgebildet. In der Einheitszelle erstrecken sich drei Körpergebiete 3 in der Y-Richtung, wobei sie in der X-Richtung angeordnet sind. Ein Source-Gebiet 5, das ein n+-Halbleitergebiet ist, ist in dem Körpergebiet 3 mit einer vorgegebenen Tiefe von der Oberseite der Driftschicht 2 (einer Oberseite des Körpergebiets 3) ausgebildet. Zusätzlich ist ein Graben 7 von der Oberseite der Driftschicht 2 (der Oberseite des Körpergebiets 3) bis zu einer mittleren Tiefe des Körpergebiets 3 ausgebildet.
  • In der Einheitszelle sind zwei sich in der Y-Richtung erstreckende Source-Gebiete 5 so ausgebildet, dass sie in einer Draufsicht in der X-Richtung angeordnet sind. Zwischen den beiden Source-Gebieten 5 ist nur das Körpergebiet 3 ausgebildet. In der Einheitszelle sind drei Körpergebiete 3 in der X-Richtung angeordnet. Jedes der beiden Source-Gebiete 5 ist zwischen dem Körpergebiet 3, das sich in der X-Richtung in der Mitte der Einheitszelle befindet, und dem Körpergebiet 3, das sich in der X-Richtung am Ende der Einheitszelle befindet, ausgebildet. Mit anderen Worten, die Enden der beiden Source-Gebiete 5 in der X-Richtung befinden sich mit unterschiedlichen Körpergebieten 3 in Kontakt. In einer Draufsicht befinden sich mehrere in der Y-Richtung angeordneten Gräben 7 (eine erste Grabengruppe) mit einem Source-Gebiet 5 der beiden Source-Gebiete 5 in Kontakt, während sich mehrere in der Y-Richtung angeordnete andere Gräben 7 (eine zweite Grabengruppe) mit dem anderen Source-Gebiet 5 in Kontakt befinden. Das heißt, in der Einheitszelle sind zwei Reihen der mehreren in der Y-Richtung angeordneten Gräben 7 (Grabengruppen) so ausgebildet, dass sie in der X-Richtung angeordnet sind.
  • In der Einheitszelle ist jeder Graben 7 zwischen dem Körpergebiet 3, das sich in der X-Richtung in der Mitte der Einheitszelle befindet, und dem Körpergebiet 3, das sich in der X-Richtung am Ende der Einheitszelle befindet, ausgebildet. Außerdem ist das Source-Gebiet 5 zwischen den in der Y-Richtung einander benachbarten Gräben 7 ausgebildet. In der Driftschicht 2 unmittelbar unter dem Source-Gebiet 5 zwischen den in der Y-Richtung einander benachbarten Gräben 7 ist zwischen den in der X-Richtung einander benachbarten Körpergebieten 3 ein p-Kanalgebiet 6 ausgebildet. Die p-Störstellenkonzentration des Kanalgebiets 6 ist kleiner als die des Körpergebiets 3. Das Kanalgebiet 6 ist ein Kanalbildungsgebiet, in dem während des Betriebs des MOSFET ein Kanal ausgebildet ist. Das untere Ende des Kanalgebiets 6 befindet sich über dem unteren Ende jedes des Körpergebiets 3 und des Grabens 7.
  • Ein n-JFET-Gebiet 4 ist in der Driftschicht 2 unmittelbar unter dem Kanalgebiet 6 zwischen den in der Y-Richtung einander benachbarten Gräben 7 ausgebildet. Die n-Störstellenkonzentration des JFET-Gebiets 4 ist gleich der oder höher als die der Driftschicht 2 und kleiner als die des Source-Gebiets 5. Die Tiefe des unteren Endes des JFET-Gebiets 4 ist tiefer als das untere Ende des Grabens 7 und befindet sich z. B. auf der gleichen Höhe wie das untere Ende des Körpergebiets 3. Das JFET-Gebiet 4 erstreckt sich in der Y-Richtung, so dass es in einer Draufsicht die mehreren Gräben 7 überlappt. In der X-Richtung befinden sich die Seitenflächen auf beiden Seiten des JFET-Gebiets 4 mit dem Körpergebiet 3 in Kontakt, das ein p-Halbleitergebiet ist. In den 1 bis 4 ist das untere Ende des JFET-Gebiets 4 durch eine gestrichelte Linie angegeben. Wie oben beschrieben worden ist, ist das JFET-Gebiet 4 von der Seitenfläche des Grabens 7 bis zu dem Gebiet unter dem Graben 7 ausgebildet. Das JFET-Gebiet 4 befindet sich mit der Driftschicht 2 in Kontakt und ist mit der Driftschicht 2 elektrisch verbunden.
  • Das heißt, das Source-Gebiet 5, das Kanal-Gebiet 6 und das JFET-Gebiet 4 sind auf der Seitenfläche des Grabens 7 zwischen den in der Y-Richtung einander benachbarten Gräben 7 in der Reihenfolge von der Oberseite der Epitaxieschicht in Richtung der Unterseite ausgebildet. Das Kanalgebiet 6 befindet sich mit dem unteren Ende des Source-Gebiets 5 in Kontakt, während sich das JFET-Gebiet 4 mit dem unteren Ende des Kanalgebiets 6 in Kontakt befindet. Zusätzlich ist die Driftschicht 2 unter dem JFET-Gebiet 4 und dem Körpergebiet 3 ausgebildet. Mit anderen Worten, das JFET-Gebiet 4 ist auf der Driftschicht 2 ausgebildet.
  • Eine Gate-Elektrode 9 ist über einen Gate-Isolierfilm 8 in dem Graben 7 vergraben. Die Gate-Elektrode 9 besteht z. B. aus einem Polysiliziumfilm (Leiterfilm). Die in jedem Graben 7 ausgebildete und in der Y-Richtung angeordnete Gate-Elektrode 9 ist auf dem Graben 7 und auf der Oberseite der Epitaxieschicht ausgebildet und ist mit der sich in der Y-Richtung erstreckenden Gate-Elektrode 9 integriert. Das heißt, die Gate-Elektrode 9 enthält mehrere Graben-Gate-Elektroden, die in jedem Graben 7 ausgebildet sind, und eine sich in der Y-Richtung erstreckende Gate-Verdrahtung. Im Querschnitt entlang der Y-Richtung weist die Gate-Elektrode 9 eine kammähnliche Struktur auf (siehe 4). Zwischen der Oberseite der Epitaxieschicht und der Gate-Elektrode 9 ist ein Isolierfilm 10 eingefügt. Zusätzlich ist die Gate-Elektrode 9 auf der Oberseite der Epitaxieschicht mit dem Isolierfilm 10 bedeckt.
  • Als eines der Hauptmerkmale der vorliegenden Ausführungsform ist hier die Gate-Elektrode 9 auf der Oberseite der Epitaxieschicht, d. h., eine Gate-Verdrahtung, unmittelbar über jeder der beiden Reihen von Gräben 7, die in der X-Richtung in der Einheitszelle angeordnet sind, ausgebildet, wobei sie sich in der Y-Richtung erstreckt. Das heißt, die Gate-Verdrahtung ist zwischen den Gebieten unmittelbar über den in der X-Richtung angeordneten Gräben 7 in der Einheitszelle ausgebildet. Mit anderen Worten, die Gate-Verdrahtung überlappt in einer Draufsicht jeden der in der X-Richtung angeordneten Gräben 7 in der Einheitszelle. Weil, wie oben beschrieben worden ist, die Gate-Elektrode 9 quer zu den in der Einheitszelle in der X-Richtung angeordneten Gräben 7 ausgebildet ist, ist es möglich, eine große Breite der Gate-Verdrahtung sicherzustellen. Zusätzlich sind unmittelbar unter der Gate-Elektrode 9 (Gate-Verdrahtung) zwei sich in der Y-Richtung erstreckende Reihen von JFET-Gebieten 4 ausgebildet, so dass sie in der Einheitszelle in der X-Richtung angeordnet sind.
  • Das heißt, in der Einheitszelle sind zwei Grabengruppen, die mehrere in der Y-Richtung angeordnete Gräben 7 enthalten, in der X-Richtung angeordnet, wobei unmittelbar unter jeder Grabengruppe ein sich in der Y-Richtung erstreckendes JFET-Gebiet 4 ausgebildet ist. Zwischen den in der Y-Richtung einander benachbarten Gräben 7 ist eine Rippe aus einer Epitaxieschicht ausgebildet, wobei mehrere der Rippen in der Y-Richtung angeordnet sind, um eine Rippengruppe zu bilden. Das heißt, in der Einheitszelle sind zwei Rippengruppen, die jeweils mehrere in der Y-Richtung angeordnete Rippen enthalten, in der X-Richtung angeordnet, wobei ein sich in der Y-Richtung erstreckendes JFET-Gebiet 4 unmittelbar unter jeder Rippengruppe (jeder Grabengruppe) ausgebildet ist.
  • Das Source-Gebiet 5 ist nicht unmittelbar unter der Gate-Elektrode 9 (Gate-Verdrahtung) ausgebildet, die zwischen den beiden Reihen der Gräben 7 (zwei Grabengruppen), die in der Einheitszelle in der X-Richtung angeordnet sind, ausgebildet ist, wobei das Körpergebiet 3 auf der Oberseite der Epitaxieschicht ausgebildet ist. Das heißt, ein Gebiet, in dem das Source-Gebiet 5 nicht ausgebildet ist, erstreckt sich in der Einheitszelle in der Y-Richtung zwischen den beiden in der X-Richtung angeordneten Reihen der Gräben 7. Mit anderen Worten, die beiden in der Einheitszelle ausgebildeten Source-Gebiete 5 sind zwischen den beiden in der X-Richtung angeordneten Reihen der Gräben 7 voneinander beabstandet.
  • Eine Silizidschicht 14 ist in Kontakt mit der Oberseite des vom Isolierfilm 10 und der Gate-Elektrode 9 freigelegten Source-Gebiets 5 ausgebildet. Die Silizidschicht 14 besteht z. B. aus NiSi (Nickelsilizid). Das Source-Gebiet 5 und das dem Source-Gebiet 5 benachbarte Körpergebiet 3, die auf der Oberseite der von dem Isolierfilm 10 und der Gate-Elektrode 9 freigelegten Epitaxieschicht ausgebildet sind, sind über die Silizidschicht 14 mit einer (nicht veranschaulichten) Source-Elektrode elektrisch verbunden. Das Kanalgebiet 6 ist über das Source-Gebiet 5 und die Silizidschicht 14 mit der Source-Elektrode elektrisch verbunden. Die Silizidschicht 14 erstreckt sich in der Y-Richtung. Ein Abschnitt, in dem das Source-Gebiet 5 über die Silizidschicht 14 mit der Source-Elektrode verbunden ist, ist ein Source-Kontaktgebiet. Das heißt, das Source-Kontaktgebiet erstreckt sich in der Y-Richtung und ist so ausgebildet, dass es in der Einheitszelle an beiden Enden in der X-Richtung angeordnet ist. Das heißt, das Source-Kontaktgebiet ist in einer Draufsicht in einer Streifenform ausgebildet.
  • Es wird angegeben, dass die Gate-Elektrode 9 über einen Gate-Zapfen, der den Isolierfilm 10 auf der Gate-Elektrode 9 in einem (nicht veranschaulichten) Abschnitt durchdringt, mit der Gate-Elektrode (Gate-Kontaktfläche) elektrisch verbunden ist.
  • Die Unterseite (Rückfläche, Unterfläche) des SiC-Substrats ist mit der Drain-Elektrode 15 in Kontakt mit der Unterseite des SiC-Substrats bedeckt. Das heißt, die Drain-Elektrode 15 ist mit dem Drain-Gebiet 1 elektrisch verbunden.
  • Der MOSFET (MOS-Feldeffekttransistor) gemäß der vorliegenden Ausführungsform ist ein n-Kanal-MOSFET, der das Source-Gebiet 5, den Graben 7, das Körpergebiet 3, das Kanalgebiet 6, das Drain-Gebiet 1 und die Gate-Elektrode 9 enthält. Der MOSFET enthält ferner das JFET-Gebiet 4, das ein n-Halbleitergebiet ist, das mit der Drain-Elektrode 15 elektrisch verbunden ist, und die Driftschicht 2. Aluminium (Al) ist z. B. als p-Störstellen in das p-Körpergebiet 3 und das p-Kanalgebiet 6 dotiert. N (Stickstoff) ist z. B. als n-Typ-Störstellen in jedes des n+-Source-Gebiets 5, des n-JFET-Gebiets 4, die n-Driftschicht 2 und des n+-Drain-Gebiets 1 dotiert.
  • Wie in 3 veranschaulicht ist, enthält eine Einheitszelle gemäß der vorliegenden Ausführungsform zwei in der X-Richtung angeordnete Gräben 7, eine zwischen den Gräben 7 überquerende Gate-Elektrode 9 und zwei JFET-Gebiete 4. Deshalb ist die Anzahl der pro Einheitszelle ausgebildeten JFET-Gebiete 4 gemäß der vorliegenden Ausführungsform zwei.
  • Während des Betriebs des MOSFETs fließen die durch den MOSFET fließenden Elektronen hauptsächlich vom n+-Source-Gebiet 5 zum p-Kanalgebiet 6 auf der Seitenfläche des Grabens 7, der ein der Gate-Elektrode 9 benachbartes Kanalbildungsgebiet ist. Danach bewegen sich die Elektronen nacheinander in das n-JFET-Gebiet 4, die n-Driftschicht 2, das n+-Drain-Gebiet 1 und die Drain-Elektrode 15.
  • Durch das Bilden des MOSFET mit der Seitenfläche des Grabens 7 als das Kanalbildungsgebiet und das Bilden einer großen Anzahl der Gräben 7 ist es möglich, eine große Gate-Breite sicherzustellen, während die Fläche des Halbleiterelements in einer Draufsicht gering gehalten wird, und eine Hochleistungs-Halbleitervorrichtung zu verwirklichen.
  • <Wirkungen der vorliegenden Ausführungsform>
  • Als Nächstes werden die Wirkungen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform beschrieben.
  • Die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform enthält die mehreren Gräben 7 mit einer Längsrichtung als die X-Richtung und einer Querrichtung als die Y-Richtung in einer Draufsicht, einen Kanal mit einer Rippenstruktur, die durch die mehreren Gräben 7 aufgeteilt ist, und ein Source-Kontaktgebiet, das an einer Stirnseite in der Längsrichtung des Grabens 7 und in Kontakt mit der Source-Elektrode quer zu dem Körpergebiet 3 und dem Source-Gebiet 5 angeordnet ist, wobei ein Kanalstrom in der Längsrichtung fließt. Hier, in einem Fall, in dem ein Abschnitt zwischen zwei in der X-Richtung voneinander beabstandeten Source-Kontaktgebieten als die Einheitszelle festgelegt ist, sind in der Einheitszelle mehrere in der Y-Richtung angeordnete erste Rippengruppen und mehrere zweite Rippengruppen, die in der Y-Richtung angeordnet sind und in der X-Richtung von der ersten Rippengruppe beabstandet sind, vorgesehen. Zusätzlich ist die Gate-Verdrahtung, die zwischen der ersten Rippengruppe und der zweiten Rippengruppe ausgebildet ist und sich in der Y-Richtung erstreckt, vorgesehen, wobei die Gate-Elektrode 9 in dem Graben 7 vergraben ist. Die vergrabene Gate-Elektrode 9 ist mit der Gate-Verdrahtung verbunden.
  • Mit anderen Worten, die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform enthält ein Halbleitersubstrat, das eine Driftschicht (n-Typ) eines ersten Leitfähigkeitstyps, mehrere Gräben, die auf einer Oberseite des Halbleitersubstrats ausgebildet sind und sich in einer ersten Richtung (X-Richtung) entlang der Oberseite des Halbleitersubstrats erstrecken, und ein Körpergebiet eines zweiten Leitfähigkeitstyps (p-Typ), der sich von dem ersten Leitfähigkeitstyp unterscheidet, enthält, wobei das Körpergebiet auf einer Seitenfläche jedes der Gräben in der Querrichtung (Y-Richtung) ausgebildet ist. Die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform enthält ferner ein Source-Gebiet des ersten Leitfähigkeitstyps, das auf der Oberseite des Halbleitersubstrats ausgebildet ist und in dem Körpergebiet ausgebildet ist, und ein JFET-Gebiet des ersten Leitfähigkeitstyps, das auf der Oberseite der Driftschicht ausgebildet ist und Seitenflächen auf beiden Seiten in Kontakt mit dem Körpergebiet aufweist. Ferner enthält die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zusätzlich ein Drain-Gebiet des ersten Leitfähigkeitstyps, das auf der Unterseite des Halbleitersubstrats ausgebildet ist und mit der Driftschicht elektrisch verbunden ist, und eine Gate-Elektrode, die in dem Graben und auf der Oberseite des Halbleitersubstrats über einen Isolierfilm ausgebildet ist. Hier sind in der Einheitszelle mehrere Abschnitte der mehreren Gräben in einer zweiten Richtung, die die erste Richtung in einer Draufsicht schneidet, angeordnet, um eine erste Grabengruppe zu bilden, sind mehrere andere Abschnitte der mehreren Gräben in der zweiten Richtung angeordnet, um eine zweite Grabengruppe zu bilden, und sind die Gräben, die die erste Grabengruppe bilden, und die Gräben, die die zweite Grabengruppe bilden, in der ersten Richtung angeordnet. Zusätzlich ist das Source-Gebiet zwischen den in der zweiten Richtung einander benachbarten Gräben ausgebildet, wobei es ein Kanalgebiet aufweist, das in einer Tiefe ausgebildet ist, die flacher als die Tiefe des Grabens auf der Unterseite des zwischen den in der zweiten Richtung einander benachbarten Gräben ausgebildeten Source-Gebiets ist. Die Gate-Elektrode enthält einen ersten Abschnitt (eine Graben-Gate-Elektrode), der in jedem der mehreren Gräben vergraben ist, und einen zweiten Abschnitt (eine Gate-Verdrahtung), der sich auf der Oberseite des Halbleitersubstrats befindet, die ersten Abschnitte, die in der ersten Richtung angeordnet sind, miteinander verbindet, und die ersten Abschnitte, die in der zweiten Richtung angeordnet sind, miteinander verbindet. Zusätzlich sind mehrere JFET-Gebiete pro Einheitszelle vorgesehen.
  • Wie oben beschrieben worden ist, weist der MOSFET der vorliegenden Ausführungsform im Gegensatz zu dem in 12 veranschaulichten MOSFET des Vergleichsbeispiels 1 die Gate-Verdrahtung (Gate-Elektrode 9) auf, die quer zu den beiden in der Längsrichtung des Grabens 7 einander benachbarten Gräben ausgebildet sind. Deshalb kann die Querschnittsfläche der Gate-Verdrahtung vergrößert sein und kann der Gate-Verdrahtungs-Widerstand verringert sein. In einem Gebiet zwischen zwei in der Längsrichtung des Grabens 7 einander benachbarten Gräben 7 ist das Source-Gebiet 5 nicht unmittelbar unter der Gate-Verdrahtung ausgebildet. Mit anderen Worten, in der Einheitszelle enthält das Source-Gebiet das Source-Gebiet der ersten Grabengruppe und das Source-Gebiet der zweiten Grabengruppe, wobei das Source-Gebiet der ersten Grabengruppe und das Source-Gebiet der zweiten Grabengruppe unmittelbar unter einem Abschnitt voneinander beabstandet sind, der die ersten Abschnitte der Gate-Elektroden verbindet, die in der ersten Richtung im zweiten Abschnitt der Gate-Elektrode angeordnet sind. Deshalb ist es möglich, eine Erhöhung der Gate-Kapazität zu verhindern, selbst wenn die Gate-Verdrahtungs-Breite vergrößert wird, wie oben beschrieben worden ist. Deshalb ist es möglich, die durch CR (Kapazität × Widerstand) bestimmte Gate-Verzögerungszeit zu verringern, wobei es folglich möglich ist, die Leistung der Halbleitervorrichtung zu verbessern.
  • Wie oben beschrieben worden ist, weist der MOSFET gemäß der vorliegenden Ausführungsform durch das Bilden der Gate-Verdrahtung zwischen den beiden in der Längsrichtung des Grabens 7 einander benachbarten Gräben 7 eine größere Einheitszelle als jene des Vergleichsbeispiels 2 auf. Deshalb sind gemäß der vorliegenden Ausführungsform zwei JFET-Gebiete 4 pro Einheitszelle ausgebildet, um eine Abnahme der JFET-Dichte zu verhindern. Mit anderen Worten, die Anzahl der in der X-Richtung angeordneten JFET-Gebiete 4 pro Einheitszelle ist gleich der oder größer als die Anzahl der in der X-Richtung angeordneten Gräben pro Einheitszelle.
  • Wie oben beschrieben worden ist, ist es im Gegensatz zu dem in 13 veranschaulichten MOSFET des Vergleichsbeispiels 2 möglich, durch das Bilden der mehreren JFET-Gebiete 4 pro Einheitszelle eine Abnahme der JFET-Dichte zu verhindern und dadurch eine Zunahme des Einschaltwiderstands des MOSFET zu verhindern. Deshalb ist es möglich, die Leistung der Halbleitervorrichtung zu verbessern.
  • <Modifikationsbeispiel 1>
  • Wie in 5 veranschaulicht ist, kann eine Metallverdrahtung 11, die mit der Oberseite der Gate-Verdrahtung verbunden ist, ausgebildet sein. Das heißt, gemäß der vorliegenden Ausführungsform ist eine breite Gate-Verdrahtung nicht nur unmittelbar über einer Grabengruppe, die mehrere in der Y-Richtung angeordnete Gräben 7 enthält, sondern außerdem zwischen zwei Grabengruppen ausgebildet. Das heißt, die Gate-Verdrahtung weist eine ausreichende Breite auf. Deshalb kann die sich in der Y-Richtung erstreckende Metallverdrahtung 11 mit der Oberseite der Gate-Verdrahtung verbunden sein. Die Metallverdrahtung 11 ist mit einem Isolierfilm 10 bedeckt. Die Metallverdrahtung 11 besteht z. B. aus Al (Aluminium).
  • Hier ist die Metallverdrahtung 11 auf der Gate-Verdrahtung unmittelbar über dem Körpergebiet 3, das keinen Source-Kontakt aufweist, zwischen den in der X-Richtung einander benachbarten Gräben 7 ausgebildet. Durch das Bilden der Metallverdrahtung 11 ist es möglich, den Gate-Verdrahtungs-Widerstand zu verringern und die Gate-Verzögerungszeit zu verkürzen.
  • (Ausführungsform 2)
  • Eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird im Folgenden bezüglich der 6 bis 8 beschrieben.
  • 6 ist eine Vogelperspektive, die die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform veranschaulicht. 7 ist eine Querschnittsansicht entlang einer Erstreckungsrichtung eines Grabens und ist eine Querschnittsansicht, die den Graben enthält. 8 ist eine Querschnittsansicht, die eine Struktur veranschaulicht, in der mehrere Gräben in einer Richtung der kurzen Seite des Grabens angeordnet sind. Die 6 und 7 veranschaulichen eine Einheitszelle eines MOSFET. In 6 ist ein durch die Gate-Elektrode verdeckter Abschnitt transparent veranschaulicht und ist eine verdeckte Kammlinie unter den Kammlinien der Gate-Elektrode nicht veranschaulicht.
  • Wie in den 6 bis 8 veranschaulicht ist, ist hier im Gegensatz zur Ausführungsform 1 die Position einer Oberseite einer Gate-Elektrode 12 (Graben-Gate-Elektrode) im Graben 7 tiefer als die Position der Oberseite einer Epitaxieschicht außerhalb des Grabens 7 (des oberen Endes des Grabens 7) mit Ausnahme eines Endes in der X-Richtung. Mit anderen Worten, die Höhe eines Abschnitts der Oberseite der Gate-Elektrode 12 im Graben 7 ist tiefer als das obere Ende des Grabens 7. Die Gate-Elektrode 12 in jedem der beiden Gräben 7, die in der Einheitszelle in der X-Richtung angeordnet sind, ist mit der oberen Gate-Verdrahtung an dem Ende auf der Seite des Gebiets zwischen den beiden Gräben 7 verbunden.
  • Es ist denkbar, dass, wenn der Grabenabstand in der Y-Richtung miniaturisiert ist und das Intervall zwischen den Gräben 7 verschmälert ist, die Spitze der Rippe zwischen den Gräben 7 spitz ist, ein elektrisches Feld an der Spitze konzentriert ist und folglich eine Gate-Durchbruchsspannung verringert ist. Deshalb ist es möglich, die Konzentration eines elektrischen Feldes an der Spitze der Rippe zu unterdrücken, indem die Oberseite der Gate-Elektrode 12 im Graben 7 tiefer als das obere Ende des Grabens 7 (das obere Ende der Rippe) gemacht wird. Deshalb ist es möglich, eine Abnahme der Gate-Durchbruchsspannung des MOSFETs zu unterdrücken. Weil andererseits die Gate-Elektrode 12 im Graben 7 mit der Gate-Verdrahtung auf dem Körpergebiet 3 verbunden ist, das keinen Source-Kontakt aufweist, ist es möglich, der Gate-Elektrode 12 in jedem Graben 7 Leistung zuzuführen.
  • Weil die Gate-Verdrahtungs-Breite kleiner als die gemäß der Ausführungsform 1 ist. ist gemäß der vorliegenden Ausführungsform die Wirkung des Verringerns des Gate-Verdrahtungs-Widerstands verringert, wobei aber die Wirkung des Verringerns des Gate-Verdrahtungs-Widerstands im Vergleich zum Vergleichsbeispiel 1 und die Wirkung des Verringerns des Einschaltwiderstands im Vergleich zum Vergleichsbeispiel 2 erhalten werden.
  • (Ausführungsform 3)
  • Eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird im Folgenden bezüglich der 9 und 10 beschrieben. 9 ist eine Querschnittsansicht entlang einer Erstreckungsrichtung eines Grabens und ist eine Querschnittsansicht, die den Graben enthält. 10 ist eine Querschnittsansicht, die eine Struktur veranschaulicht, in der mehrere Gräben in einer Richtung der kurzen Seite des Grabens angeordnet sind. 9 veranschaulicht eine Einheitszelle eines MOSFET.
  • Gemäß der Ausführungsform 1 ist das JFET-Gebiet 4 unmittelbar unter dem Graben 7 ausgebildet. Andererseits unterscheidet sich der MOSFET gemäß der vorliegenden Ausführungsform von dem der Ausführungsform 1 insofern, als das JFET-Gebiet 4 unmittelbar unter dem Source-Kontaktgebiet und unmittelbar unter dem Körpergebiet 3, das keinen Source-Kontakt aufweist, angeordnet ist. Das heißt, ein JFET-Gebiet 4 ist unmittelbar unter einem ersten Gebiet zwischen den in der X-Richtung einander benachbarten Gräben 7 ausgebildet, während das andere JFET-Gebiet 4 unmittelbar unter einem zweiten Gebiet ausgebildet ist, das in der X-Richtung dem Graben 7 benachbart ist und dem ersten Gebiet gegenüberliegt.
  • In diesem Fall ist, um das Kanalgebiet und das JFET-Gebiet 4 elektrisch zu verbinden, ein Stromdiffusionsgebiet 21, das ein n-Halbleitergebiet ist, unter dem Körpergebiet 3 ausgebildet. Hier befindet sich die Unterseite des Körpergebiets 3 über der Unterseite des Grabens 7. Das Stromdiffusionsgebiet 21 ist in der Driftschicht 2 in einem dem Graben 7 benachbarten Gebiet unmittelbar unter dem Körpergebiet 3 ausgebildet. Die n-Störstellenkonzentration des Stromdiffusionsgebiets 21 ist höher als die n-Störstellenkonzentration sowohl der Driftschicht 2 als auch des JFET-Gebiets 4. Gemäß der vorliegenden Ausführungsform ist die Anzahl der pro Einheitszelle ausgebildeten JFET-Gebiete 4 zwei.
  • Um den Graben 7 vor einem hohen elektrischen Feld zu schützen, ist außerdem ein p+-Schutzgebiet 13 sowohl unter dem Graben 7 als auch unter dem Stromdiffusionsgebiet 21 ausgebildet. Das Schutzgebiet 13 erstreckt sich in der Y-Richtung und befindet sich mit der Unterseite jedes der mehreren in der Y-Richtung angeordneten Gräben 7 in Kontakt. In 9 befindet sich die Oberseite des Schutzgebiets 13 auf der gleichen Höhe wie die Unterseite des Grabens 7, wobei sich aber die Oberseite über der Unterseite des Grabens 7 befinden kann. Das JFET-Gebiet 4 gemäß der vorliegenden Ausführungsform ist ein n-Halbleitergebiet, das sich unmittelbar unter dem Source-Kontaktgebiet und zwischen den in der X-Richtung angeordneten Schutzgebieten 13 befindet. Es wird angegeben, dass es in der in 9 veranschaulichten Einheitszelle scheint, dass insgesamt drei JFET-Gebiete 4 einschließlich der Mitte und der linken und der rechten Seite in der X-Richtung ausgebildet sind, wobei aber jedes des linken und des rechten JFET-Gebiets 4 zusammen mit dem JFET-Gebiet 4 am Ende der benachbarten Einheitszelle ein JFET-Gebiet 4 bildet. Deshalb ist gemäß der vorliegenden Ausführungsform die Anzahl der pro Einheitszelle ausgebildeten JFET-Gebiete 4 zwei.
  • Gemäß der Ausführungsform 1 ist die Länge der langen Seite des Grabens 7 durch die Breite des JFET-Gebiets 4 bestimmt, wobei folglich der Entwurfsfreiheitsgrad gering ist, wobei aber gemäß der vorliegenden Ausführungsform die lange Seite des Grabens 7 ungeachtet der Breite des JFET-Gebiets 4 lang gemacht werden kann. Deshalb ist es möglich, die Kanaldichte zu erhöhen und den Einschaltwiderstand zu verringern. Zusätzlich können gemäß der vorliegenden Ausführungsform die Wirkungen wie jene der Ausführungsform 1 erhalten werden.
  • (Ausführungsform 4)
  • Die Halbleitervorrichtung, die den in den Ausführungsformen 1 bis 3 beschriebenen SiC-Leistungs-MOSFET enthält, kann für eine Leistungsumsetzungsvorrichtung verwendet werden. Eine Leistungsumsetzungsvorrichtung gemäß der vorliegenden Ausführungsform wird bezüglich 11 beschrieben. 11 ist ein Stromlaufplan, der ein Beispiel einer Leistungsumsetzungsvorrichtung (eines Wechselrichters) gemäß der vorliegenden Ausführungsform veranschaulicht.
  • Wie in 11 veranschaulicht ist, enthält ein Wechselrichter 102 einen SiC-MOSFET 104 als ein Schaltelement und eine Diode 105. Der SiC-MOSFET 104 ist der gemäß einer der Ausführungsformen 1 bis 3 beschriebene SiC-Leistungs-MOSFET. In jeder einzelnen Phase sind der SiC-MOSFET 104 und die Diode 105 zwischen einer Leistungsversorgungsspannung (Vcc) und einem Eingangspotential einer Last (z. B. eines Motors) 101 (oberer Zweig) antiparallel geschaltet. Zusätzlich sind der SiC-MOSFET 104 und die Diode 105 zwischen dem Eingangspotential der Last 101 und dem Massepotential (GND) (unterer Zweig) antiparallel geschaltet.
  • Das heißt, in der Last 101 sind zwei SiC-MOSFETs 104 und zwei Dioden 105 in jeder einzelnen Phase vorgesehen, wobei in drei Phasen sechs SiC-MOSFETs (Schaltelemente) 104 und sechs Dioden 105 vorgesehen sind. Eine Steuerschaltung 103 ist mit einer Gate-Elektrode jedes der SiC-MOSFETs 104 verbunden, wobei der SiC-MOSFET 104 durch die Steuerschaltung 103 gesteuert ist. Deshalb kann die Last 101 durch die Steuerschaltung 103 gesteuert werden, die einen durch den SiC-MOSFET 104, der den Wechselrichter 102 bildet, fließenden Strom steuert. Der SiC-MOSFET 104 und die Diode 105, die zueinander antiparallel geschaltet sind, sind z. B. getrennte Elemente, die nicht gemischt auf demselben Halbleiterchip angebracht sind.
  • Die Funktion des SiC-MOSFET 104, der den Wechselrichter 102 bildet, wird im Folgenden beschrieben. Um die Last 101, z. B. den Motor, zu steuern und anzutreiben, ist es notwendig, eine Sinuswelle mit einer Sollspannung in die Last 101 einzugeben. Die Steuerschaltung 103 steuert den SiC-MOSFET 104, um einen Pulsbreitenmodulationsbetrieb des dynamischen Änderns der Pulsbreite einer Rechteckwelle auszuführen. Die ausgegebene Rechteckwelle wird durch eine Induktivität geglättet, um eine gewünschte Pseudo-Sinuswelle zu erhalten. Der SiC-MOSFET 104 weist eine Funktion des Erzeugens einer Rechteckwelle zum Ausführen des Pulsbreitenmodulationsbetriebs auf.
  • Wie oben beschrieben worden ist, wird gemäß der vorliegenden bevorzugten Ausführungsform die Halbleitervorrichtung mit dem niedrigen Einschaltwiderstand und der kurzen Gate-Verzögerungszeit, die in den oben beschriebenen Ausführungsformen 1 bis 3 beschrieben worden ist, für den SiC-MOSFET 104 verwendet. Wie oben beschrieben worden ist, ist es möglich, die Leistung einer Leistungsumsetzungsvorrichtung, wie z. B. eines Wechselrichters, zu verbessern, weil der SiC-MOSFET 104 eine hohe Leistung aufweist.
  • Zusätzlich kann die Leistungsumsetzungsvorrichtung für ein Drehstrommotorsystem verwendet werden. In einem Fall, in dem die in 11 veranschaulichte Last 101 ein Drehstrommotor ist, ist es unter Verwendung der Leistungsumsetzungsvorrichtung, die die in den vorliegenden Ausführungsformen 1 bis 3 beschriebene Halbleitervorrichtung enthält, als den Wechselrichter 102 möglich, die Leistungssteigerung des Drehstrommotorsystems zu verwirklichen.
  • Zusätzlich ist es gemäß der vorliegenden Ausführungsform möglich, die gleichen Wirkungen wie jene der obigen Ausführungsformen zu erhalten.
  • Obwohl die durch die gegenwärtigen Erfinder gemachte Erfindung oben basierend auf der Ausführungsform spezifisch beschrieben worden ist, ist die vorliegende Erfindung nicht auf die obige Ausführungsform eingeschränkt, wobei verschiedene Modifikationen in einem Bereich vorgenommen werden können, ohne von ihrem Hauptpunkt abzuweichen.
  • Das Material, der Leitfähigkeitstyp, die Herstellungsbedingungen und dergleichen jeder Komponente sind z. B. nicht auf die Beschreibung der oben beschriebenen Ausführungsformen eingeschränkt, wobei jede Komponente in vielen Weisen modifiziert werden kann. Für eine einfache Beschreibung ist hier die Beschreibung unter der Annahme gegeben worden, dass die Leitfähigkeitstypen des Halbleitersubstrats und des Halbleitergebiets festgelegt worden sind. Die vorliegende Erfindung ist nicht auf den in den oben beschriebenen Ausführungsformen beschriebenen Leitfähigkeitstyp eingeschränkt. Das heißt, der MOSFET kann ein p-Kanal-Typ sein.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung kann in einer Halbleitervorrichtung und einer Leistungsumsetzungsvorrichtung mit einem Feldeffekttransistor, bei dem ein Kanal auf einer Seitenfläche einer Halbleiterschicht ausgebildet ist, umfassend verwendet werden.
  • Liste der Bezugszeichen
    • 1
    Drain-Gebiet
    2
    Driftschicht
    3
    Körpergebiet
    4
    JFET-Gebiet
    5
    Source-Gebiet
    6
    Kanal-Gebiet
    7
    Graben
    8
    Gate-Isolierfilm
    9, 12, 16, 17
    Gate-Elektrode
    13
    Schutzgebiet
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2004207289 A [0003, 0004]
    • JP 2021012934 A [0004]

Claims (9)

  1. Halbleitervorrichtung, die umfasst: ein Halbleitersubstrat mit einer Driftschicht eines ersten Leitfähigkeitstyps; mehrere Gräben, die auf einer Oberseite des Halbleitersubstrats ausgebildet sind und sich in einer ersten Richtung entlang der Oberseite des Halbleitersubstrats erstrecken; ein Körpergebiet eines zweiten Leitfähigkeitstyps, der sich von dem ersten Leitfähigkeitstyp unterscheidet, wobei das Körpergebiet auf einer Seitenfläche des Grabens in einer Querrichtung ausgebildet ist; ein Source-Gebiet des ersten Leitfähigkeitstyps, wobei das Source-Gebiet auf der Oberseite des Halbleitersubstrats ausgebildet ist und in dem Körpergebiet ausgebildet ist; ein JFET-Gebiet des ersten Leitfähigkeitstyps, wobei das JFET-Gebiet auf einer Oberseite der Driftschicht ausgebildet ist und Seitenflächen auf beiden Seiten in Kontakt mit dem Körpergebiet aufweist; ein Drain-Gebiet des ersten Leitfähigkeitstyps, wobei das Drain-Gebiet auf einer Unterseite des Halbleitersubstrats ausgebildet ist und mit der Driftschicht elektrisch verbunden ist; und eine Gate-Elektrode, die in dem Graben und auf der Oberseite des Halbleitersubstrats über einen Isolierfilm ausgebildet ist, wobei in einer Einheitszelle einige der mehreren Gräben in einer zweiten Richtung, die die erste Richtung in einer Draufsicht schneidet, angeordnet sind, um eine erste Grabengruppe zu bilden, und weitere einige der mehreren Gräben in der zweiten Richtung angeordnet sind, um eine zweite Grabengruppe zu bilden, die Gräben, die die erste Grabengruppe bilden, und die Gräben, die die zweite Grabengruppe bilden, in der ersten Richtung nebeneinander angeordnet sind, das Source-Gebiet außerdem zwischen den in der zweiten Richtung einander benachbarten Gräben ausgebildet ist, ein Kanalgebiet, das in einer Tiefe ausgebildet ist, die flacher als eine Tiefe des Grabens ist, auf einer Unterseite des Source-Gebiets vorgesehen ist, das zwischen den in der zweiten Richtung einander benachbarten Gräben ausgebildet ist, die Gate-Elektrode enthält einen ersten Abschnitt, der in jedem der mehreren Gräben vergraben ist, und einen zweiten Abschnitt, der sich auf der Oberseite des Halbleitersubstrats befindet, der die ersten Abschnitte, die in der ersten Richtung angeordnet sind, miteinander verbindet und die ersten Abschnitte, die in der zweiten Richtung angeordnet sind, miteinander verbindet, und mehrere JFET-Gebiete pro Einheitszelle vorgesehen sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei sich eines der mehreren JFET-Gebiete in der zweiten Richtung unmittelbar unter der ersten Grabengruppe erstreckt und ein weiteres der mehreren JFET-Gebiete sich in der zweiten Richtung unmittelbar unter der zweiten Grabengruppe erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei eines der mehreren JFET-Gebiete unmittelbar unter einem ersten Gebiet zwischen den in der ersten Richtung einander benachbarten Gräben ausgebildet ist, und ein weiteres der mehreren JFET-Gebiete unmittelbar unter einem zweiten Gebiet ausgebildet ist, das dem Graben in der ersten Richtung benachbart ist, wobei das zweite Gebiet dem ersten Gebiet gegenüberliegt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei eine Oberseite eines Abschnitts des ersten Abschnitts der Gate-Elektrode in dem Graben tiefer als ein oberes Ende des Grabens ist, und ein weiterer Abschnitt des ersten Abschnitts der Gate-Elektrode in dem Graben mit dem zweiten Abschnitt der Gate-Elektrode auf dem Halbleitersubstrat verbunden ist.
  5. Halbleitervorrichtung nach Anspruch 1, die ferner eine mit einer Oberseite der Gate-Elektrode verbundene Metallverdrahtung auf dem Halbleitersubstrat umfasst, wobei sich die Metallverdrahtung in der zweiten Richtung erstreckt.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die Einheitszelle eine von mehreren Strukturen ist, die in der ersten Richtung ohne Inversion wiederholt angeordnet sind.
  7. Halbleitervorrichtung nach Anspruch 1, wobei in der Einheitszelle das Source-Gebiet ein Source-Gebiet der ersten Grabengruppe und ein Source-Gebiet der zweiten Grabengruppe enthält, wobei das Source-Gebiet der ersten Grabengruppe und das Source-Gebiet der zweiten Grabengruppe unmittelbar unter einem Abschnitt des zweiten Abschnitts der Gate-Elektrode voneinander beabstandet sind, wobei der Abschnitt die ersten Abschnitte der in der ersten Richtung angeordneten Gate-Elektroden verbindet.
  8. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat ein Halbleitersubstrat ist, das Siliziumkarbid enthält.
  9. Leistungsumsetzungsvorrichtung, die die Halbleitervorrichtung nach Anspruch 1 verwendet.
DE112022002084.9T 2021-09-22 2022-04-22 Halbleitervorrichtung und leistungsumsetzungsvorrichtung Pending DE112022002084T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021154057A JP2023045561A (ja) 2021-09-22 2021-09-22 半導体装置および電力変換装置
JP2021-154057 2021-09-22
PCT/JP2022/018524 WO2023047687A1 (ja) 2021-09-22 2022-04-22 半導体装置および電力変換装置

Publications (1)

Publication Number Publication Date
DE112022002084T5 true DE112022002084T5 (de) 2024-01-25

Family

ID=85720423

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112022002084.9T Pending DE112022002084T5 (de) 2021-09-22 2022-04-22 Halbleitervorrichtung und leistungsumsetzungsvorrichtung

Country Status (4)

Country Link
JP (1) JP2023045561A (de)
CN (1) CN117529819A (de)
DE (1) DE112022002084T5 (de)
WO (1) WO2023047687A1 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207289A (ja) 2002-12-24 2004-07-22 Toyota Motor Corp 埋設ゲート型半導体装置
JP2021012934A (ja) 2019-07-05 2021-02-04 株式会社日立製作所 炭化ケイ素半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2948985B2 (ja) * 1992-06-12 1999-09-13 三菱電機株式会社 半導体装置
JP2011228719A (ja) * 2011-05-23 2011-11-10 Renesas Electronics Corp Ｄｃ／ｄｃコンバータ用半導体装置
CN108604603B (zh) * 2016-02-02 2021-05-28 Abb电网瑞士股份公司 功率半导体装置
DE102017122634A1 (de) * 2017-09-28 2019-03-28 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung mit Graben-Gatestruktur und vertikalem Pn-Übergang zwischen einem Bodygebiet und einer Driftstruktur
JP7122229B2 (ja) * 2018-11-14 2022-08-19 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP7379882B2 (ja) * 2019-06-26 2023-11-15 富士電機株式会社 窒化物半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207289A (ja) 2002-12-24 2004-07-22 Toyota Motor Corp 埋設ゲート型半導体装置
JP2021012934A (ja) 2019-07-05 2021-02-04 株式会社日立製作所 炭化ケイ素半導体装置

Also Published As

Publication number Publication date
JP2023045561A (ja) 2023-04-03
CN117529819A (zh) 2024-02-06
WO2023047687A1 (ja) 2023-03-30

Similar Documents

Publication Publication Date Title
DE102018104581B4 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE10303335B4 (de) Halbleiterbauteil
DE102015221061B4 (de) Halbleitervorrichtung
DE102016105765B4 (de) Umgekehrt leitender igbt
DE19702102B4 (de) Halbleitervorrichtung
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE10120030B4 (de) Lateralhalbleiterbauelement
DE112013007363B4 (de) Halbleitervorrichtung
DE102012219645B4 (de) Halbleitervorrichtungen und Verfahren zu ihrer Herstellung
DE102017110969A1 (de) Halbleitervorrichtung mit grosser bandlücke mit graben-gatestrukturen
DE102016106346B4 (de) Feldplattengraben-Halbleitervorrichtung mit planarem Gate
DE112019003465T5 (de) SiC-HALBLEITERVORRICHTUNG
DE10041344A1 (de) SJ-Halbleitervorrichtung
DE102019121859B3 (de) Siliziumcarbid-vorrichtung mit graben-gate
DE10112463A1 (de) SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE112014006692B4 (de) Halbleiteranordnung
DE102016101647A1 (de) Halbleitervorrichtung mit superjunction-struktur und transistorzellen in einem übergangsbereich entlang einem transistorzellenbereich
DE112015007172T5 (de) Siliciumcarbid-halbleitereinheit
DE102015104988A1 (de) Halbleitervorrichtung mit Gate-Finnen
EP1264350B1 (de) Vertikales hochvolt-halbleiterbauelement
DE112018000517T5 (de) Halbleitervorrichtung
DE112012005039B4 (de) Halbleitervorrichtung
DE112017002113B4 (de) Halbleitereinheit
WO2015106863A1 (de) Sic-trench-transistor und verfahren zu dessen herstellung
DE102022111103A1 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed