JP2020004936A - 半導体装置およびその製造方法 - Google Patents

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修治 淺野
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Abstract

【課題】支持基板に伝搬されたノイズを引き抜き易くする。【解決手段】支持基板１１、埋込絶縁膜１２、活性層１３が順に積層された半導体基板１０に対し、活性層１３を引抜領域３２を含む複数の領域に区画するトレンチ分離部２０を形成する共に、引抜領域３２に支持基板１１と電気的に接続されるコンタクト電極８１を形成する。そして、コンタクト電極８１は、半導体基板１０の面方向に沿った幅において、支持基板１１と接触する部分の最小幅Ｌ１が活性層１３内に位置する部分の最小幅Ｌ２よりも広くなるようにする。【選択図】図１

Description

本発明は、支持基板と電気的に接続されるコンタクト電極を有する半導体装置およびその製造方法に関するものである。
従来より、支持基板、埋込絶縁膜、活性層が順に積層された半導体基板を用いて半導体装置を構成することが提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、活性層がトレンチ分離部により、素子領域と引抜領域とに区画されている。そして、素子領域には、Ｐ型拡散領域やＮ型拡散領域等が形成されることによってスイッチング素子が形成されている。また、引抜領域には、活性層および埋込絶縁膜を貫通して支持基板に達する貫通孔が形成されており、貫通孔に支持基板と電気的に接続されるコンタクト電極が配置されている。なお、貫通孔は、対向する幅がほぼ一定とされた筒状とされており、コンタクト電極も貫通孔の形状に沿った柱状とされている。
このような半導体装置では、素子領域に形成されたスイッチング素子のオン、オフが切り替えられることによって発生するノイズが支持基板に伝搬される可能性があるが、支持基板に伝搬されたノイズをコンタクト電極によって引き抜くことができる。このため、活性層の他の領域にノイズが伝搬されることを抑制できる。
特開２００６−３３２１３３号公報
しかしながら、上記のような半導体装置において、支持基板に伝搬されたノイズをさらに効率的に引き抜きたいという要望がある。
本発明は上記点に鑑み、支持基板に伝搬されたノイズを引き抜き易くできる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するための請求項１では、コンタクト電極（８１、８１ａ、８１ｂ）を有する半導体装置であって、支持基板（１１）、埋込絶縁膜（１２）、活性層（１３）が順に積層された半導体基板（１０）と、活性層に形成され、当該活性層を引抜領域（３２、３２ａ、３２ｂ）を含む複数の領域に区画するトレンチ分離部（２０）と、引抜領域に半導体基板の主面（１０ａ）から支持基板に達するように貫通孔（８２）が形成されており、貫通孔に配置されて支持基板と電気的に接続されるコンタクト電極と、を備え、コンタクト電極は、半導体基板の面方向に沿った幅において、支持基板と接触する部分の最小幅（Ｌ１）が活性層内に位置する部分の最小幅（Ｌ２）よりも広くされている。
これによれば、コンタクト電極の最小幅が活性層内に位置する部分の最小幅で一定とされている場合と比較して、コンタクト電極と支持基板との接触面積を増加でき、支持基板のノイズを引き抜き易くできる。
また、請求項７は、請求項１に関する製造方法であり、半導体基板を用意することと、活性層に、トレンチ分離部を構成する溝部（２１）を形成すると共に、埋込絶縁膜に達する貫通孔を形成することと、溝部および貫通孔に絶縁膜（２２）を配置することにより、溝部に絶縁膜が配置されたトレンチ分離部を構成することと、貫通孔に配置された絶縁膜を除去すると共に、貫通孔から露出する埋込絶縁膜を除去し、貫通孔を掘り下げることで貫通孔から支持基板を露出させることと、貫通孔に支持基板と電気的に接続されるコンタクト電極を形成することと、を行い、支持基板を露出させることでは、ウェットエッチングを行って埋込絶縁膜を等方的に除去することにより、対向する側面の間隔において、支持基板を露出させる部分の最小間隔（Ｌ１）が活性層内に位置する部分の最小間隔（Ｌ２）より広くなるようにし、コンタクト電極を形成することでは、支持基板と接触する部分の最小幅（Ｌ１）が活性層内に位置する部分の最小幅（Ｌ２）よりも広くなるようにしている。
これによれば、コンタクト電極のうちの支持基板と接触する部分の最小幅が活性層内に位置する部分の最小幅よりも広くなる半導体装置を製造できる。つまり、コンタクト電極と支持基板との接触面積を増加して支持基板のノイズを引き抜き易くした半導体装置を製造できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１に示す引抜領域の平面図である。 図１に示す半導体装置にノイズが発生した際のノイズの伝搬経路を示す模式図である。 図１に示す半導体装置の製造工程を示す断面図である。 図４Ａに続く半導体装置の製造工程を示す断面図である。 図４Ｂに続く半導体装置の製造工程を示す断面図である。 図４Ｃに続く半導体装置の製造工程を示す断面図である。 図４Ｄに続く半導体装置の製造工程を示す断面図である。 図４Ｅに続く半導体装置の製造工程を示す断面図である。 図４Ｆに続く半導体装置の製造工程を示す断面図である。 図４Ｇに続く半導体装置の製造工程を示す断面図である。 図４Ｈに続く半導体装置の製造工程を示す断面図である。 ウェットエッチングを行う際に発生し得る課題を説明するための図である。 支持基板の酸素濃度とアライメントズレ量との関係を示す図である。 ウェハ状態で行うトレンチ分離部の異常判定を行う際の模式図であって、コンタクト電極が独立している場合の模式図である。 ウェハ状態で行うトレンチ分離部の異常判定を行う際の模式図であって、コンタクト電極がフィールド電極と接続されている場合の模式図である。 第２実施形態における半導体装置の断面図である。 第２実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 第３実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 第３実施形態におけるノイズの伝搬量を説明するための図である。 第１コンタクト電極と第２コンタクト電極との間隔と、ノイズ伝搬量および面積効率との関係を示す図である。 他の実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 他の実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 他の実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 他の実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、図１に示されるように、支持基板１１上に埋込絶縁膜１２を介して活性層１３が積層された半導体基板としてのＳＯＩ（Silicon On Insulatorの略）基板１０を用いて構成される。
支持基板１１は、Ｎ型のシリコン基板等で構成されている。また、支持基板１１は、本実施形態では、酸素濃度が１．２７〜１．６９×１０１８ａｔｏｍ／ｃｍ３とされている。埋込絶縁膜１２は、酸化膜等で構成され、支持基板１１と活性層１３との間の絶縁性を保持するために厚さが数μｍ程度と厚くされている。活性層１３は、本実施形態では、Ｐ型の半導体層にリン等のＮ型不純物がイオン注入されて熱処理されることでＮ−型とされている。以下では、ＳＯＩ基板１０における活性層１３のうちの埋込絶縁膜１２側と反対側の表面を含む面をＳＯＩ基板１０の主面１０ａともいう。
活性層１３は、トレンチ分離部２０により、素子領域３１、引抜領域３２、フィールド領域３３に区画形成されている。本実施形態では、活性層１３は、素子領域３１と引抜領域３２との間にフィールド領域３３が配置されるように、トレンチ分離部２０によって区画されている。なお、本実施形態では、フィールド領域３３は、複数形成されており、引抜領域３２を挟んで素子領域３１と反対側にも形成されている。
トレンチ分離部２０は、ＳＯＩ基板１０の主面１０ａから埋込絶縁膜１２に達するように形成された溝部２１に、当該溝部２１を埋め込むように絶縁膜２２が配置されることで構成されている。なお、絶縁膜２２は、後述するように、デポジション等による絶縁材料の埋め込みによって溝部２１に配置される。
素子領域３１には、本実施形態では、不純物が拡散して構成される拡散領域を用いてスイッチング素子が形成されている。具体的には、素子領域３１には、活性層１３の表層部に活性層１３よりも高不純物濃度とされたｐ型のボディ領域４１が形成されている。そして、ボディ領域４１の表層部には、Ｎ＋型のソース領域４２が形成されている。
また、素子領域３１には、活性層１３の表層部であって、ボディ領域４１から離れた位置にＮ型のドリフト領域４３が形成されている。そして、ドリフト領域４３の表層部には、ドリフト領域４３よりも高不純物濃度とされたＮ＋型のドレイン領域４４が形成されている。
また、素子領域３１の表層部には、ＳＴＩ（Shallow Trench Isolationの略）分離部５０が形成されている。なお、ＳＴＩ分離部５０は、活性層１３の表層部に所定深さのトレンチ５１を形成してトレンチ５１内を絶縁膜５２で埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishingの略）法等で平坦化することによって形成される。また、ＳＴＩ分離部５０は、引抜領域３２およびフィールド領域３３にも形成されている。
そして、ＳＴＩ分離部５０には、素子領域３１において、ボディ領域４１、ソース領域４２、ドリフト領域４３、およびドレイン領域４４が露出するように開口部５０ａが形成されている。また、ＳＴＩ分離部５０には、引抜領域３２において、後述するコンタクト電極８１が露出するように開口部５０ｂが形成されている。なお、ＳＴＩ分離部５０には、図１とは別断面において、フィールド領域３３の一部を露出させる開口部も形成されている。
素子領域３１におけるＳＯＩ基板１０の主面１０ａ上には、ゲート絶縁膜６１を介してゲート電極６２が配置されている。ゲート絶縁膜６１は、ＳＴＩ分離部５０におけるボディ領域４１側の部分上からボディ領域４１上に渡って形成され、ゲート電極６２は、当該ゲート絶縁膜６１上に形成されている。
さらに、素子領域３１には、後述する第１、第２接続ビア１３１、１３２と接続される部分に、第１、第２接続ビア１３１、１３２との接触抵抗を低減するためのシリサイド層７１、７２が形成されている。本実施形態では、シリサイド層７１は、ソース領域４２上に形成され、シリサイド層７２は、ドレイン領域４４上に形成されている。また、各シリサイド層７１、７２は、例えば、コバルトシリコン（ＣｏＳｉ）で構成される。
本実施形態では、このようにして素子領域３１にＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）素子が形成されている。そして、本実施形態における素子領域３１に形成されたＭＯＳＦＥＴ素子は、ゲート電極６２に印加される電圧が切り替えられることで電流が流れるオン状態、電流が流れないオフ状態が頻繁に切り替えられて用いられる。このため、このＭＯＳＦＥＴ素子は、ノイズが発生する可能性がある。つまり、本実施形態では、素子領域３１には、ノイズを発生し得るノイズ発生素子が形成されているといえる。
引抜領域３２には、図１および図２に示されるように、支持基板１１と電気的に接続されるコンタクト電極８１が配置されている。具体的には、引抜領域３２には、ＳＯＩ基板１０の主面１０ａから埋込絶縁膜１２を貫通して支持基板１１に達する貫通孔８２が形成されている。そして、コンタクト電極８１は、支持基板１１と電気的に接続されるように、貫通孔８２に配置されている。なお、図２は、図１の引抜領域３２の平面図であるが、後述する第３配線部１４３、層間絶縁膜１２０、表面絶縁膜１１０を省略して示してある。また、図１中の引抜領域３２は、図２中のI−I線に沿った断面に相当している。
本実施形態では、貫通孔８２は、図２に示されるように、開口部が矩形状とされている。また、貫通孔８２は、図１に示されるように、対向する側面の間隔において、支持基板１１を露出させる部分の第１最小間隔Ｌ１が活性層１３中に位置する部分の第２最小間隔Ｌ２より広くされている。そして、コンタクト電極８１は、貫通孔８２を埋め込むように配置されている。
このため、コンタクト電極８１は、ＳＯＩ基板１０の面方向に沿った方向の長さを幅とすると、支持基板１１と接続される部分の最小幅（以下では、第１最小幅という）Ｌ１が活性層１３内に位置する部分の最小幅（以下では、第２最小幅という）Ｌ２より広くなる。特に限定されるものではないが、例えば、第１最小幅Ｌ１は、約２．９μｍ程度とされ、第２最小幅Ｌ２は、約１．２μｍ程度とされる。なお、コンタクト電極８１は、貫通孔８２を埋め込むように配置されるため、第１最小幅Ｌ１は、貫通孔８２の第１最小間隔Ｌ１と等しくなり、第２最小幅Ｌ２は、貫通孔８２の第２最小間隔Ｌ２と等しくなる。
また、本実施形態では、後述するように、コンタクト電極８１は、ドープトポリシリコンを埋め込むことによって形成される。このため、貫通孔８２は、ドープトポリシリコンの埋込性の向上を図るため、主面１０ａを開口する部分の最小幅も第２最小間隔Ｌ２より広くされている。そして、コンタクト電極８１は、貫通孔８２における主面１０ａ側の部分も埋め込むように配置されている。このため、本実施形態のコンタクト電極８１は、略断面Ｉ字状とされているともいえる。
また、コンタクト電極８１は、支持基板１１の導電型と一致するように、リン等がドープされたＮ型のポリシリコンで構成されている。これにより、コンタクト電極８１と支持基板１１とをオーミック接続することができる。
さらに、支持基板１１には、コンタクト電極８１と接続される部分に、Ｎ型の染み出し層１４が形成されている。この染み出し層１４は、後述するように、貫通孔８２にコンタクト電極８１が配置された後、素子領域３１にソース領域４２やドレイン領域４４等を形成するための熱処理が行われた際にコンタクト電極８１に含まれるリンが支持基板１１に染み出すことで形成される。つまり、本実施形態の染み出し層１４は、染み出し層１４を形成するための特別な処理が行われずに形成される。
さらに、引抜領域３２には、後述する第３接続ビア１３３と接続される部分に、第３接続ビア１３３との接触抵抗を低減するためのシリサイド層８３が形成されている。なお、シリサイド層８３は、素子領域３１に形成されるシリサイド層７１、７２と同様に、例えば、コバルトシリコンで構成される。
ＳＯＩ基板１０の主面１０ａ上には、配線層１００が形成されている。本実施形態では、主面１０ａ上に表面絶縁膜１１０が形成され、表面絶縁膜１１０上に層間絶縁膜１２０が形成されている。なお、表面絶縁膜１１０は、ゲート絶縁膜６１およびゲート電極６２を覆うように形成されている。
そして、層間絶縁膜１２０および表面絶縁膜１１０には、ソース領域４２上のシリサイド層７１を露出させる第１コンタクトホール１２１、ドレイン領域４４上のシリサイド層７２を露出させる第２コンタクトホール１２２が形成されている。また、層間絶縁膜１２０および表面絶縁膜１１０には、コンタクト電極８１上のシリサイド層８３を露出させる第３コンタクトホール１２３が形成されている。そして、第１〜第３コンタクトホール１２１〜１２３には、タングステンが埋め込まれることにより、各シリサイド層７１、７２、８３と電気的に接続される第１〜第３接続ビア１３１〜１３３が配置されている。
本実施形態では、第３コンタクトホール１２３は、図１および図２に示されるようにコンタクト電極８１の複数個所を露出させるように複数形成されている。具体的には、第３コンタクトホール１２３は、２列に渡って主面１０ａの一方向に沿って複数形成されている。そして、第３接続ビア１３３は、各第３コンタクトホール１２３に配置されている。
なお、図１とは別断面において、層間絶縁膜１２０および表面絶縁膜１１０には、フィールド領域３３を露出させる第４コンタクトホールが形成されている。そして、第４コンタクトホールには、タングステンが埋め込まれることにより、第４接続ビアが配置されている。
層間絶縁膜１２０上には、第１〜第３接続ビア１３１〜１３３とそれぞれ接続されるように、アルミニウム等で構成される第１〜第３配線部１４１〜１４３が形成されている。なお、第３配線部１４３は、各第３接続ビア１３３と接続されるように形成されている。
また、本実施形態では、第３配線部１４３は、第３接続ビア１３３を介してコンタクト電極８１と接続されるが、他の配線部や他の領域等とは電気的に接続されないように形成されている。つまり、第３配線部１４３は、コンタクト電極８１のみと接続される配線部とされており、独立した配線となっている。このため、コンタクト電極８１は、他の領域とは接続されていない。
なお、各フィールド領域３３は、図１とは別断面において、層間絶縁膜１２０上に形成された第４配線部と第４接続ビアを介して電気的に接続されている。また、各フィールド領域３３同士は、後述の図７に示されるように、それぞれ第４配線部１４４を通じて電気的に接続されている。
以上が本実施形態における半導体装置の構成である。このような半導体装置では、図３に示されるように、素子領域３１に形成されたＭＯＳＦＥＴ素子からノイズが発生する可能性があり、当該ノイズが支持基板１１に伝搬される可能性がある。この場合、支持基板１１に伝搬されたノイズは、図３中の矢印Ａで示されるように、コンタクト電極８１によって引き抜かれるため、当該ノイズが他の領域に伝搬されることを抑制できる。
この際、本実施形態では、コンタクト電極８１は、第１最小幅Ｌ１が第２最小幅Ｌ２よりも広くされている。このため、コンタクト電極８１の第１最小幅Ｌ１が第２最小幅Ｌ２と同じとされている場合と比較して、コンタクト電極８１と支持基板１１との接触面積を増加でき、支持基板１１のノイズを引き抜き易くできる。
次に、上記半導体装置の製造方法について、図４Ａ〜図４Ｉを参照しつつ説明する。なお、素子領域３１に形成されるＭＯＳＦＥＴ素子の製造方法は従来と同様であるため、以下では、引抜領域３２に形成されるコンタクト電極８１の製造方法を中心に説明する。また、本実施形態では、以下の工程は、異なるチップ領域がスクライブ領域を挟んで配置されたウェハ状態で行われ、各チップ領域に対して同一の工程が同時に実施される。
まず、図４Ａに示されるように、活性層１３の表層部にＳＴＩ分離部５０が形成されたウェハ状のＳＯＩ基板１０を用意する。次に、主面１０ａ上に、ＣＶＤ法等によって窒化膜２１０、酸化膜２２０を順に成膜することで構成されるハードマスクを形成する。そして、このハードマスクを溝部２１および貫通孔８２の形成領域が露出するようにパターニングする。
次に、図４Ｂに示されるように、ドライエッチングを行うことにより、溝部２１および貫通孔８２を同時に形成する。
続いて、図４Ｃに示されるように、溝部２１および貫通孔８２に酸化膜等の絶縁膜２２を埋め込む。これにより、溝部２１に絶縁膜２２が配置されてトレンチ分離部２０が構成される。なお、絶縁膜２２を埋め込む際には、例えば、溝部２１および貫通孔８２の途中部まで絶縁膜が埋め込まれるようにデポジションを行い、エッチバックを行った後に再びデポジションを行う。その後、ＣＶＤ法等により、ＴＥＯＳ等を成膜することで溝部２１および貫通孔８２の主面１０ａ側の部分が閉塞されるようにする。これにより、特に、溝部２１の開口部側の部分に絶縁膜２２が配置されないという不具合が発生することを抑制できる。その後、酸化膜２２０をＣＭＰ法等で除去する。
次に、図４Ｄに示されるように、ＣＶＤ法等により、窒化膜２３０を再び成膜する。これにより、溝部２１および貫通孔８２が窒化膜２３０で閉塞された状態となる。つまり、トレンチ分離部２０では、絶縁膜２２上に窒化膜２３０が配置された状態となる。
続いて、図４Ｅに示されるように、窒化膜２３０上にフォトレジスト２４０を配置し、窒化膜２３０のうちの貫通孔８２を閉塞する部分が露出するようにフォトレジスト２４０をパターニングする。そして、フォトレジスト２４０をマスクとし、貫通孔８２の開口部側の部分の幅が広くなるようにドライエッチングを行う。この際、貫通孔８２の開口部側の部分に配置された絶縁膜２２も除去される。
次に、図４Ｆに示されるように、ウェットエッチングを行うことにより、貫通孔８２に形成された絶縁膜２２を除去すると共に、貫通孔８２から露出する埋込絶縁膜１２を除去する。この際、ウェットエッチングを行うため、埋込絶縁膜１２は、等方的に除去される。したがって、貫通孔８２は、対向する側面の間隔において、支持基板１１を露出させる部分の最小間隔Ｌ１が活性層１３中に位置する部分の最小間隔Ｌ２より広くなる。なお、ウェットエッチングを行う際には、バッファードフッ酸等がエッチング液として用いられる。
ここで、本実施形態では、図４Ｄの工程にて溝部２１の開口部が閉塞されるように窒化膜２３０を配置しているため、トレンチ分離部２０の絶縁膜２２が除去されてしまうことを抑制できる。すなわち、図５に示されるように、窒化膜２１０とフォトレジスト２４０とは密着性が低いため、ウェットエッチングを行っている際にフォトレジスト２４０が窒化膜２１０から剥離してフォトレジスト２４０と窒化膜２１０との間に隙間が形成される可能性がある。この場合、窒化膜２３０が形成されていないと、当該隙間を通じてエッチング液が溝部２１の開口部側から侵入して絶縁膜２２が除去されてしまう可能性がある。そして、絶縁膜２２が除去されてしまうと、トレンチ分離部２０の耐圧低下や、配線層１００の平坦性低下等の不具合が発生する可能性がある。
これに対し、本実施形態では、溝部２１の開口部を窒化膜２３０で閉塞するようにしている。このため、仮にフォトレジスト２４０と窒化膜２３０との間に隙間が形成されたとしても、トレンチ分離部２０を構成する絶縁膜２２が除去されることを抑制できる。
続いて、図４Ｇに示されるように、ＣＶＤ法等により、貫通孔８２が埋め込まれるように、リン等がドープされたドープトポリシリコンを成膜してコンタクト電極８１を形成する。
次に、図４Ｈに示されるように、主面１０ａ上に形成されたドープトポリシリコン、および窒化膜２１０、２３０をＣＭＰ法等によって除去する。
その後、素子領域３１に不純物を適宜イオン注入した後、複数回の熱処理を行うことにより、ボディ領域４１、ソース領域４２、ドリフト領域４３、およびドレイン領域４４を形成する。なお、複数回の熱処理は、適宜温度が設定されて行われるが、本実施形態では、最も高い熱処理の温度が１１００℃程度とされる。この際、図４Ｉに示されるように、熱処理によってコンタクト電極８１を構成するドープトポリシリコンのリンが支持基板１１に染み出すため、支持基板１１に染み出し層１４が形成される。つまり、本実施形態では、染み出し層１４は、素子領域３１に各領域４１〜４４を形成する工程と同じ工程で形成される。このため、染み出し層１４を形成するための特別な工程は行わない。
ここで、熱処理を行う際には、支持基板１１を加熱炉に固定して行われるが、支持基板１１に欠陥としての転移が発生すると支持基板１１が反ってしまう可能性がある。そして、支持基板１１が反ってしまうと、素子領域３１に形成されるソース領域４２やドレイン領域４４等のアライメントズレが発生し、半導体装置の特性が変化してしまう。
具体的には、支持基板１１は、酸素濃度が少なすぎると、発生した転移の伸張を妨げる酸素原子が少なくなるために転移が伸張し易くなり、反り易くなる。また、支持基板１１は、酸素濃度が多すぎると、酸素原子によって転移が発生し易くなってしまい、反り易くなる。つまり、支持基板１１の反りを抑制するためには、酸素濃度を適切に設定することが好ましい。
このため、本発明者らは、支持基板１１の酸素濃度と、素子領域３１におけるソース領域４２やドレイン領域４４等のアライメントズレ量についての実験を行い、図６に示す結果を得た。すなわち、図６に示されるように、アライメントズレ量は、支持基板１１の酸素濃度が１．４７５×１０１８ａｔｏｍ／ｃｍ３の際に最も小さくなる。そして、アライメントズレ量は、支持基板１１の酸素濃度が１．４７５×１０１８ａｔｏｍ／ｃｍ３より低くなるにつれて大きくなる。また、アライメントズレ量は、支持基板１１の酸素濃度が１．４７５×１０１８ａｔｏｍ／ｃｍ３より高くなるにつれて大きくなる。そして、現状では、一般的にアライメントズレ量は、０．０７μｍ以下に抑えたいという要望がある。このため、本実施形態では、支持基板１１の酸素濃度が１．２７〜１．６９×１０１８ａｔｏｍ／ｃｍ３とされている。これにより、素子領域３１にソース領域４２やドレイン領域４４を形成する際のアライメントズレ量が大きくなることを抑制でき、半導体装置の特性が変化してしまうことを抑制できる。
その後は、特に図示しないが、素子領域３１にシリサイド層７１、７２を形成すると共に、引抜領域３２にシリサイド層８３を形成した後、表面絶縁膜１１０および層間絶縁膜１２０を順に形成する。そして、層間絶縁膜１２０および表面絶縁膜１１０を貫通する第１〜第３コンタクトホール１２１〜１２３等を形成し、第１〜第３コンタクトホール１２１〜１２３にタングステンを埋め込んで第１〜第３接続ビア１３１〜１３３等を形成する。続いて、層間絶縁膜１２０上にアルミニウムで構成される金属層を成膜した後、当該金属層をパターニングして第１〜３配線部１４１〜１４３等を形成する。
なお、第１〜第３コンタクトホール１２１〜１２３、第１〜第３接続ビア１３１〜１３３、第１〜第３配線部１４１〜１４３を形成する工程では、それぞれ第４コンタクトホール、第４接続ビア、第４配線部も形成される。また、本実施形態では、上記工程をウェハ状態で行っている。このため、第１〜第３コンタクトホール１２１〜１２３、第１〜第３接続ビア１３１〜１３３、第１〜第３配線部１４１〜１４３を形成する工程では、それぞれスクライブ領域を露出させる第５コンタクトホール、第５コンタクトホールに配置される第５接続ビア、第５接続ビアと電気的に接続される第５配線部も形成される。
次に、本実施形態では、トレンチ分離部２０の異常判定を行う。なお、本実施形態では、上記工程はウェハ状態で行われており、以下では、図７に示されるように、スクライブ領域３００を挟んで第１チップ領域３１０と第２チップ領域３２０とが配置されている場合を例に挙げて説明する。つまり、以下では、ウェハ状態で第１チップ領域３１０および第２チップ領域３２０におけるトレンチ分離部２０の異常判定を行う場合を例に挙げて説明する。
本実施形態では、トレンチ分離部２０の異常判定は、図７に示されるように、検査装置４００を各配線部１４１〜１４５と接続し、検査装置４００における電源４１１、４２１とグランド４１２、４２２との間に電流が流れるか否かを判定することにより行う。
なお、図７および図８は、検査装置４００と各領域３１〜３３との接続状態等を示す模式図であり、配線層１００中の第１〜第５配線部１４１〜１４５を点線で簡略化して示してある。また、図７および図８中の第４配線部１４４は、各フィールド領域３３と接続される配線部である。図７および図８中の第５配線部１４５は、層間絶縁膜１２０および表面絶縁膜１１０に形成された第５コンタクトホールに配置された第５接続ビアを介してスクライブ領域３００と接続される配線部である。
本実施形態では、検査装置４００は、第１検査部４１０と第２検査部４２０とを有し、第１検査部４１０が第１チップ領域３１０に接続され、第２検査部４２０が第２チップ領域３２０に接続される。具体的には、第１検査部４１０は、電源４１１がフィールド領域３３と接続される第４配線部１４４と接続される。また、第１検査部４１０は、グランド４１２が素子領域３１と接続される第１、第２配線部１４１、１４２と接続されると共に、スクライブ領域３００と接続される第５配線部１４５と接続される。そして、第１検査部４１０は、グランド４１３がコンタクト電極８１と接続される第３配線部１４３のみと接続される。つまり、本実施形態では、第１チップ領域３１０のコンタクト電極８１は、独立して第１検査部４１０のグランド４１３に接続される。
同様に、第２検査部４２０は、電源４２１がフィールド領域３３と接続される第４配線部１４４と接続される。また、第２検査部４２０は、グランド４２２が素子領域３１と接続される第１、第２配線部１４１、１４２と接続されると共に、スクライブ領域３００と接続される第５配線部１４５と接続される。そして、第２検査部４２０は、グランド４２３がコンタクト電極８１と接続される第３配線部１４３のみと接続される。つまり、本実施形態では、第２チップ領域３２０のコンタクト電極８１は、独立して第２検査部４２０のグランド４１３に接続される。
そして、検査装置４００は、第１チップ領域３１０および第２チップ領域３２０に対して順に電流が流れるか否かの判定を行うことにより、第１チップ領域３１０のトレンチ分離部２０および第２チップ領域３２０のトレンチ分離部２０の異常判定を行う。
ここで、本実施形態では、コンタクト電極８１がフィールド領域３３とは接続されずに独立しているが、コンタクト電極８１がフィールド領域３３と接続されている場合に発生し得る課題について説明する。
すなわち、図８に示されるように、コンタクト電極８１がフィールド領域３３と接続されている場合には、例えば、第１チップ領域３１０では、コンタクト電極８１も電源４１１と接続される。この場合、各チップ領域３１０、３２０のコンタクト電極８１は、それぞれ支持基板１１と接続されているため、支持基板１１を介して電気的に接続された状態となっている。そして、例えば、第２チップ領域３２０において、スクライブ領域３００とフィールド領域３３とを区画するトレンチ分離部２０に異常Ｄ２が発生しているとする。
この場合、第１チップ領域３１０におけるトレンチ分離部２０の異常判定を行うと、第１チップ領域３１０におけるトレンチ分離部２０に異常がないにも関わらず、図８中の矢印Ｃの経路で電流が流れてしまう。このため、第１検査部４１０は、第１チップ領域３１０におけるトレンチ分離部２０に異常がないにも関わらず第１チップ領域３１０におけるトレンチ分離部２０に異常が発生していると誤判定してしまう。
一方、本実施形態では、コンタクト電極８１がフィールド領域３３と接続されていない。このため、例えば、図７に示されるように、第２チップ領域３２０において、スクライブ領域３００とフィールド領域３３とを区画するトレンチ分離部２０に異常Ｄ１が発生しているとすると、次のようになる。すなわち、第１チップ領域３１０の異常判定を行う場合には、コンタクト電極８１が独立しているため、第１検査部４１０には電流が流れない。そして、第２チップ領域３２０の異常判定を行う場合には、図７中の矢印Ｂ１で示されるように第２検査部４２０に電流が流れる。なお、第２チップ領域３２０の異常判定を行う場合には、図７中の矢印Ｂ２で示されるように、第１検査部４１０のグランド４１２にも電流が流れる。しかしながら、第２チップ領域３２０の異常判定を行っている際に第１検査部４１０のグランド４１２に電流が流れても特に問題はない。
本実施形態では、このようにトレンチ分離部２０の異常判定を行う。このため、各チップ領域３１０、３２０のトレンチ分離部２０の異常判定を行う際に誤判定してしまうことを抑制できる。その後は、スクライブ領域３００に沿ってチップ単位に分割することにより、上記図１に示す領域を含む半導体装置が製造される。
以上説明したように、本実施形態では、コンタクト電極８１は、支持基板１１と接続される部分の第１最小幅Ｌ１が活性層１３内に位置する部分の第２最小幅Ｌ２より広くされている。このため、コンタクト電極８１の第１最小幅Ｌ１が第２最小幅Ｌ２と同じとされている場合と比較して、コンタクト電極８１と支持基板１１との接触面積を増加でき、支持基板１１のノイズを引き抜き易くできる。
また、支持基板１１には、コンタクト電極８１と接触する部分に染み出し層１４が形成されている。このため、コンタクト電極８１と支持基板１１との接触抵抗を低減でき、さらに支持基板１１からノイズを引き抜き易くできる。
さらに、本実施形態では、コンタクト電極８１を独立して検査装置４００と接続している。このため、ウェハ状態で各チップ領域３１０、３２０におけるトレンチ分離部２０の異常判定を行う際、誤判定してしまうことを抑制できる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、コンタクト電極８１の形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図９に示されるように、活性層１３は、トレンチ分離部２０により、第１素子領域３１ａ、第２素子領域３１ｂ、引抜領域３２およびフィールド領域３３に区画されている。
第１素子領域３１ａには、上記第１実施形態で説明したボディ領域４１、ソース領域４２、ドリフト領域４３、およびドレイン領域４４を有するＭＯＳＦＥＴ素子が形成されている。
第２素子領域３１ｂには、本実施形態では、Ｎチャネル型のＭＯＳＦＥＴ素子が形成されている。具体的には、活性層１３の表層部にＰ型のウェル層１５１が形成されている。そして、ウェル層１５１の表層部に、Ｎ型のソース領域１５２およびドレイン領域１５３が離れて形成されている。第２素子領域３１ｂにおける主面１０ａ上には、ソース領域１５２とドレイン領域１５３との間の部分にゲート絶縁膜１５４を介してゲート電極１５５が配置されている。
また、第２素子領域３１ｂには、ソース領域１５２上にシリサイド層１５７が形成され、ドレイン領域１５３上にシリサイド層１５８が形成されている。なお、各シリサイド層１５７、１５８は、シリサイド層７１、７２と同様に、例えば、コバルトシリコン（ＣｏＳｉ）で構成される。
層間絶縁膜１２０および表面絶縁膜１１０には、ソース領域１５２上のシリサイド層１５７を露出させる第６コンタクトホール１２６、ドレイン領域１５３上のシリサイド層１５８を露出させる第７コンタクトホール１２７が形成されている。そして、第６、第７コンタクトホール１２６、１２７には、タングステンが埋め込まれることにより、各シリサイド層１５７、１５８と電気的に接続される第６、第７接続ビア１３６、１３７が配置されている。また、層間絶縁膜１２０上には、第６、第７接続ビア１３６、１３７と接続される第６、第７配線部１４６、１４７が形成されている。
なお、本実施形態では、第２素子領域３１ｂに形成されたＭＯＳＦＥＴ素子は、第１素子領域３１ａに形成されたＭＯＳＦＥＴ素子よりもスイッチング制御の間隔が長く、例えば、定電圧を生成する回路の一部として用いられる。このため、このＭＯＳＦＥＴ素子は、ノイズを発生し難く、高精度な制御が望まれる。つまり、本実施形態では、第２素子領域３１ｂには、高精度な制御が望まれる高精度素子が形成されているといえる。
また、図９および図１０に示されるように、１つのフィールド領域３３および引抜領域３２は、第１素子領域３１ａを囲むように形成されている。そして、引抜領域３２には、素子領域３１を囲むようにコンタクト電極８１が配置されている。なお、コンタクト電極８１の構成は、第１実施形態で説明したコンタクト電極８１の構成と同様である。また、図１０は、平面図であるが、理解をし易くするため、コンタクト電極８１にハッチングを施してある。
以上説明したように、本実施形態では、コンタクト電極８１が第１素子領域３１ａを囲むように形成されている。つまり、コンタクト電極８１がノイズ発生素子を囲むように形成されている。このため、第１素子領域３１ａで発生するノイズが支持基板１１に伝搬されたとしても、当該ノイズが支持基板１１から第２素子領域３１ｂに伝搬される前にコンタクト電極８１からノイズを引き抜き易くできる。したがって、第２素子領域３１ｂにノイズが伝搬されることを抑制できる。つまり、高精度素子にノイズが伝搬されることを抑制できる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、コンタクト電極８１を２重に備えるようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１１に示されるように、トレンチ分離部２０により、第１素子領域３１ａを囲むように、第１引抜領域３２ａ、第２引抜領域３２ｂが区画形成されている。そして、第１引抜領域３２ａおよび第２引抜領域３２ｂには、それぞれ第１素子領域３１ａを囲むように、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂが形成されている。
なお、本実施形態では、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂは、素子領域３１側から第１コンタクト電極８１ａ、第２コンタクト電極８１ｂの順に形成されている。また、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂの構成は、それぞれ第１実施形態で説明したコンタクト電極８１と同様である。そして、図１１は、平面図であるが、理解をし易くするため、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂにハッチングを施してある。
以上説明したように、本実施形態では、第１素子領域３１ａを囲むように第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂが形成されているため、第１素子領域３１ａで発生したノイズが第２素子領域３１ｂに伝搬されることをさらに抑制できる。
ここで、第１素子領域３１ａと第２素子領域３１ｂとの間に第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂが形成されている場合について、第２素子領域３１ｂに伝搬され得るノイズについて図１２を参照しつつ説明する。以下では、第１素子領域３１ａに電圧ＶＩＮが入力された場合の第２素子領域３１ｂから出力される電圧ＶＯＵＴについて説明する。言い換えると、第１素子領域３１ａで電圧ＶＩＮのノイズが発生した場合の第２素子領域３１ｂへと伝搬される電圧ＶＯＵＴのノイズについて説明する。
また、以下では、第１コンタクト電極８１ａにおける抵抗値をＲＳＣ１とし、第２コンタクト電極８１ｂにおける抵抗値をＲＳＣ２とする。支持基板１１のうちの第１素子領域３１ａと対向する部分と第１コンタクト電極８１ａと対向する部分との間の第１抵抗Ｒ１の抵抗値をＲＳＵＢ１、支持基板１１のうちの第１コンタクト電極８１ａと対向する部分と第２コンタクト電極８１ｂと対向する部分との間の第２抵抗Ｒ２の抵抗値をＲＳＵＢ２とする。同様に、支持基板１１のうちの第２コンタクト電極８１ｂと対向する部分と第２素子領域３１ｂと対向する部分との間の第３抵抗Ｒ３の抵抗値をＲＳＵＢ３とする。
つまり、支持基板１１のうちの第１素子領域３１ａから伝搬されたノイズが第１コンタクト電極８１ａに達するまでのノイズ経路の抵抗値をＲＳＵＢ１とする。同様に、支持基板１１のうちの第１コンタクト電極８１ａと対向する部分から第２コンタクト電極８１ｂに達するまでのノイズ経路の抵抗値をＲＳＵＢ２とする。また、支持基板１１のうちの第２コンタクト電極８１ｂと対向する部分から第２素子領域３１ｂに達するまでのノイズ経路の抵抗値をＲＳＵＢ３とする。
そして、埋込絶縁膜１２におけるインピーダンスをＺＣとする。また、第２素子領域３１ｂが抵抗値をＲＬＯＡＤとする第４抵抗Ｒ４を介してグランドに接続されているとする。
この場合、コンタクト電極８１は、ドープトポリシリコンで構成されるため、ＲＳＣ１、ＲＳＣ２＜＜ＲＳＵＢ１、ＲＳＵＢ２、ＲＳＵＢ３と仮定できる。また、埋込絶縁膜１２は厚く形成されているため、ＺＣ＜＜ＲＳＵＢ１、ＲＳＵＢ２、ＲＳＵＢ３と仮定できる。
このため、支持基板１１のうちの第１コンタクト電極８１ａと対向する部分の電圧Ｖ１、支持基板１１のうちの第２コンタクト電極８１ｂと対向する部分の電圧Ｖ２、第２素子領域３１ｂに伝搬される電圧ＶＯＵＴは、以下のように示される。
Figure 2020004936
Figure 2020004936
Figure 2020004936
 そして、上記数式１〜数式３をまとめると、ＶＯＵＴは、以下のように示される。
Figure 2020004936
 ここで、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広くした場合の第２抵抗Ｒ２の抵抗値をＲＳＵＢ２ａとすると、ＶＯＵＴ１は以下のように示される。
Figure 2020004936
 この場合、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広くした場合の支持基板１１の抵抗値をＲＳＵＢ２ａとしているため、ＲＳＵＢ２＜ＲＳＵＢ２ａとなる。したがって、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広くすると、数式５における第２項の値が小さくなるため、ＶＯＵＴ１がＶＯＵＴより小さくなることが確認される。つまり、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広くすると、第２素子領域３１ｂに伝搬されるノイズを低減できることが確認される。
なお、第２コンタクト電極８１ｂが形成されていない場合には、上記数式５におけるＲＳＣ２をＲＳＣ２ａとすると、以下のようになる。
Figure 2020004936
 この場合、ＲＳＣ２＜ＲＳＣ２ａ＝∞と定義できるため、第２項が数式５の第２項よりも大きくなる。このため、第２コンタクト電極８１ｂが形成されていない場合には、ＶＯＵＴ２がＶＯＵＴより大きくなる。つまり、第２コンタクト電極８１ｂが形成されていない場合には、第２コンタクト電極８１ｂが形成されている場合よりも第１素子領域３１ａで発生したノイズが第２素子領域３１ｂに伝搬され易くなる。
以上のように、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広げた方がＶＯＵＴ１を小さくできる。つまり、第２素子領域３１ｂに伝搬されるノイズを低減できる。しかしながら、数式５からも理解できるように、間隔を広げてＲＳＵＢ２ａを大きくしても、ある程度の間隔となると第２項が飽和するため、ＶＯＵＴ１の値も小さくなり難くなる。つまり、ノイズの伝搬量が飽和する。
一方、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広げるほど、第２コンタクト電極８１ｂが全体的に大きくなる。つまり、主面１０ａに対する法線方向から視たとき、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広げるほど第２コンタクト電極８１ｂと支持基板１１との接触面積が大きくなる。このため、半導体装置の体格が大きくなり易い。
ここで、（ノイズ伝搬量の逆数）／（第２コンタクト電極の面積）を面積効率とすると、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広げ続けると仮定する。この場合、ノイズ伝搬量の逆数はある値で飽和するのに対し、第２コンタクト電極８１ｂの面積は増加し続ける。なお、ノイズ伝搬量は、上記数式５で示されるＶＯＵＴ１である。
例えば、支持基板の抵抗率が４０Ω・ｃｍの場合には、図１３に示されるように、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔が３００μｍ以上となると、面積効率が減少し始めることが確認される。このため、支持基板の抵抗率が４０Ω・ｃｍの場合には、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔が約３００μｍとされることが好ましい。
なお、図１３中にも示されているように、面積効率の回帰式は、面積効率をｙ、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔をｘとすると、ｙ＝−３×１０−６×ｘ２＋０．０２１×ｘ＋０．９８９４で示される。また、寄与率は、Ｒ２＝０．９７８１となる。
このため、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔は、支持基板１１の抵抗値に基づき、面積効率が最大となる付近となるように設定されることが好ましい。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記第１実施形態では、素子領域３１にＰチャネル型のＭＯＳＦＥＴ素子が形成されていてもよい。同様に、上記第３実施形態では、第１素子領域３１ａにＰチャネル型のＭＯＳＦＥＴ素子が形成されていてもよいし、第２素子領域３１ｂにＰチャネル型のＭＯＳＦＥＴ素子が形成されていてもよい。
また、上記第１実施形態で説明したトレンチ分離部２０の異常判定は、コンタクト電極８１の幅が一定とされている場合についても適用可能である。さらに、トレンチ分離部２０の異常判定は、第１検査部４１０のみを有する検査装置４００を用い、チップ領域毎に順に検査装置４００を接続して各トレンチ分離部２０の異常判定を行うようにしてもよい。また、トレンチ分離部２０の異常判定は、さらに複数の検査部を有する検査装置４００を用い、各検査部を各チップ領域に接続した後、順に各チップ領域のトレンチ分離部２０の異常判定を行うようにしてもよい。
さらに、上記第２実施形態において、コンタクト電極８１は、素子領域３１を完全に囲むように形成されていなくてもよい。例えば、図１４Ａおよび図１４Ｂに示されるように、コンタクト電極８１は、一部が分断されており、完全に囲んでいなくてもよい。つまり、コンタクト電極８１は、素子領域３１を囲むように形成されていればよい。
この場合、図１５Ａに示されるように、トレンチ分離部２０は、各コンタクト電極８１をそれぞれ囲むように形成されていてもよい。つまり、トレンチ分離部２０は、１つのトレンチ分離部２０が１つのコンタクト電極８１を囲むように形成されていてもよい。また、図１５Ｂに示されるように、トレンチ分離部２０は、１つのトレンチ分離部２０が２つのコンタクト電極８１を囲むように形成されていてもよい。さらに、特に図示しないが、トレンチ分離部２０は、１つのトレンチ分離部２０が３つ以上のコンタクト電極８１を囲むように形成されていてもよい。
これらのような構成では、フィールド領域３３がトレンチ分離部２０によって分断されなくなる。つまり、各フィールド領域３３は、互いに繋がった状態となる。このため、例えば、トレンチ分離部２０の異常判定を行う際等において、各フィールド領域３３にそれぞれ配線等を配置する必要がなく、レイアウト作業の簡略化、検査設計の簡略化、および検査工程の簡略化を図ることができる。
また、上記第２実施形態において、ノイズ発生素子となるスイッチング素子が隣合って配置される場合には、コンタクト電極８１は、各スイッチング素子が形成される素子領域３１を纏めて囲むように形成されていてもよい。例えば、２つのノイズ発生素子となるスイッチ素子が隣合う第１素子領域３１ａに形成されている場合には、２つの第１素子領域３１ａを囲むようにコンタクト電極８１が形成されていてもよい。同様に、上記第３実施形態において、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂは、２つの第１素子領域３１ａを囲むように形成されていてもよい。
さらに、上記第２実施形態において、コンタクト電極８１は、第２素子領域３１ｂを囲むように形成されていてもよい。このような構成としても、第１素子領域３１ａで発生したノイズが第２素子領域３１ｂに伝搬され難くなるため、上記第２実施形態と同様の効果を得ることができる。つまり、ノイズ発生素子から発生するノイズが高精度素子に伝搬され難くなるのであれば、コンタクト電極８１は、第１素子領域３１ａまたは第２素子領域３１ｂのいずれを囲むようにしてもよい。また、コンタクト電極８１は、２つ形成され、一方が第１素子領域３１ａを囲むように形成され、他方が第２素子領域３１ｂを囲むように形成されていてもよい。
そして、上記第３実施形態では、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を３００μｍ程度離すことが好ましいため、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間の領域に別の素子を形成するようにしてもよい。なお、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間の領域に別の素子を形成する場合には、ノイズの影響が少ない素子を形成することが好ましく、例えば、デジタル処理を実行する素子等が形成されることが好ましい。
さらに、上記各実施形態において、染み出し層１４は、素子領域３１にソース領域４２やドレイン領域４４を形成する場合の熱処理とは別の熱処理によって形成されるようにしてもよい。
また、上記各実施形態において、第３コンタクトホール１２３は、１つのみ形成され、第３配線部１４３は、１つの第３接続ビア１３３と接続されるようにしてもよい。
さらに、上記各実施形態において、コンタクト電極８１は、ホウ素等がドープされたＰ型のポリシリコンで構成されていてもよい。この場合は、支持基板１１をＰ型とすることが好ましい。
さらに、上記各実施形態において、ＳＯＩ基板１０を用意する際には、予めチップ単位に分割されたものを用意するようにしてもよい。
１０ 半導体基板
１０ａ 主面
１１ 支持基板
１２ 埋込絶縁膜
１３ 活性層
２０ トレンチ分離部
３２、３２ａ、３２ｂ 引抜領域
８１、８１ａ、８１ｂ コンタクト電極
Ｌ１、Ｌ２ 最小幅

Claims (11)

  1. コンタクト電極（８１、８１ａ、８１ｂ）を有する半導体装置であって、
    支持基板（１１）、埋込絶縁膜（１２）、活性層（１３）が順に積層された半導体基板（１０）と、
    前記活性層に形成され、当該活性層を引抜領域（３２、３２ａ、３２ｂ）を含む複数の領域に区画するトレンチ分離部（２０）と、
    前記引抜領域に前記半導体基板の主面（１０ａ）から前記支持基板に達するように貫通孔（８２）が形成されており、前記貫通孔に配置されて前記支持基板と電気的に接続される前記コンタクト電極と、を備え、
    前記コンタクト電極は、前記半導体基板の面方向に沿った幅において、前記支持基板と接触する部分の最小幅（Ｌ１）が前記活性層内に位置する部分の最小幅（Ｌ２）よりも広くされている半導体装置。
  2. 前記コンタクト電極は、第１導電型または第２導電型の不純物がドープされたドープトポリシリコンで構成されており、
    前記支持基板には、前記コンタクト電極と接触する部分に、前記コンタクト電極と同じ導電型とされた染み出し層（１４）が形成されている請求項１に記載の半導体装置。
  3. 前記活性層は、前記トレンチ分離部によって前記引抜領域および素子領域（３１、３１ａ、３１ｂ）を含むように区画されており、
    前記素子領域には、スイッチング素子が形成されており、
    前記コンタクト電極は、前記素子領域を囲むように形成されている請求項１または２に記載の半導体装置。
  4. 前記コンタクト電極は、前記素子領域を囲むように形成された第１コンタクト電極（８１ａ）と、前記第１コンタクト電極を囲むように形成された第２コンタクト電極（８１ｂ）とを有する請求項３に記載の半導体装置。
  5. 前記スイッチング素子は、拡散領域（４１〜４４、１５１〜１５３）を有する構成とされており、
    前記支持基板は、酸素濃度が１．２７〜１．６９×１０１８ａｔｏｍｓ／ｃｍ３とされている請求項３または４に記載の半導体装置。
  6. 前記半導体基板の主面上には、前記コンタクト電極と接続される配線部（１４３）を有する配線層（１００）が形成されており、
    前記配線部は、前記コンタクト電極のみと接続されている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 支持基板（１１）、埋込絶縁膜（１２）、活性層（１３）が順に積層された半導体基板（１０）と、
    前記活性層に形成され、当該活性層を引抜領域（３２、３２ａ、３２ｂ）を含む複数の領域に区画するトレンチ分離部（２０）と、
    前記引抜領域に前記半導体基板の主面（１０ａ）から前記支持基板に達するように貫通孔（８２）が形成されており、前記貫通孔に配置されて前記支持基板と電気的に接続されるコンタクト電極（８１、８１ａ、８１ｂ）と、を備える半導体装置の製造方法であって、
    前記半導体基板を用意することと、
    前記活性層に、前記トレンチ分離部を構成する溝部（２１）を形成すると共に、前記埋込絶縁膜に達する前記貫通孔を形成することと、
    前記溝部および前記貫通孔に絶縁膜（２２）を配置することにより、前記溝部に前記絶縁膜が配置された前記トレンチ分離部を構成することと、
    前記貫通孔に配置された前記絶縁膜を除去すると共に、前記貫通孔から露出する前記埋込絶縁膜を除去し、前記貫通孔を掘り下げることで前記貫通孔から前記支持基板を露出させることと、
    前記貫通孔に前記支持基板と電気的に接続される前記コンタクト電極を形成することと、を行い、
    前記支持基板を露出させることでは、ウェットエッチングを行って前記埋込絶縁膜を等方的に除去することにより、対向する側面の間隔において、前記支持基板を露出させる部分の最小間隔（Ｌ１）が前記活性層内に位置する部分の最小間隔（Ｌ２）より広くなるようにし、
    前記コンタクト電極を形成することでは、前記支持基板と接触する部分の最小幅（Ｌ１）が前記活性層内に位置する部分の最小幅（Ｌ２）よりも広くなるようにする半導体装置の製造方法。
  8. 前記コンタクト電極を形成することでは、第１導電型または第２導電型の不純物がドープされたドープトポリシリコンを配置することで前記コンタクト電極を形成し、
    前記コンタクト電極を配置することの後、熱処理を行うことにより、前記ドープトポリシリコンにドープされた不純物を前記支持基板に染み出させ、前記支持基板のうちの前記コンタクト電極と接触する部分に前記コンタクト電極と同じ導電型の染み出し層（１４）を形成する請求項７に記載の半導体装置の製造方法。
  9. 前記溝部を形成することでは、前記活性層が前記引抜領域および素子領域（３１、３１ａ、３１ｂ）を含む複数の領域に区画されるように前記溝部を形成し、
    前記コンタクト電極を形成することの後、熱処理を含む工程を行うことにより、前記素子領域に拡散領域（４１〜４４、１５１〜１５３）を形成することを行い、
    前記染み出し層を形成することの熱処理と前記拡散領域を形成することの熱処理とは、同じ熱処理で行われる請求項８に記載の半導体装置の製造方法。
  10. 前記半導体基板を用意することでは、前記支持基板の酸素濃度が１．２７〜１．６９×１０１８ａｔｏｍｓ／ｃｍ３であるものを用意する請求項９に記載の半導体装置の製造方法。
  11. 前記半導体基板を用意することでは、複数のチップ領域（３１０、３２０）がスクライブ領域（３００）を挟んで配置されたウェハ状の前記半導体基板を用意し、
    前記コンタクト電極を配置することの後、前記半導体基板の主面上に前記コンタクト電極と接続される配線部（１３３）を有する配線層（１００）を形成することと、前記トレンチ分離部の異常判定を行うことと、を行い、
    前記配線層を形成することでは、前記配線部が前記コンタクト電極のみと接続されるようにし、
    前記トレンチ分離部の異常判定を行うことでは、前記チップ領域に検査装置（４００）を接続することと、前記活性層を含む経路に電流が流れるか否かを判定することによって前記トレンチ分離部の異常判定を行うことと、を行い、
    前記検査装置と接続することでは、前記コンタクト電極と接続される前記配線部を独立して前記検査装置と接続する請求項７ないし１０のいずれか１つに記載の半導体装置の製造方法。
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