WO2020009003A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2020009003A1
WO2020009003A1 PCT/JP2019/025670 JP2019025670W WO2020009003A1 WO 2020009003 A1 WO2020009003 A1 WO 2020009003A1 JP 2019025670 W JP2019025670 W JP 2019025670W WO 2020009003 A1 WO2020009003 A1 WO 2020009003A1
Authority
WO
WIPO (PCT)
Prior art keywords
contact electrode
region
support substrate
active layer
hole
Prior art date
Application number
PCT/JP2019/025670
Other languages
English (en)
French (fr)
Inventor
栄亮 伴野
修治 淺野
誠二 野間
晋一郎 上山
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Publication of WO2020009003A1 publication Critical patent/WO2020009003A1/ja
Priority to US17/137,751 priority Critical patent/US20210119001A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Definitions

  • the present disclosure relates to a semiconductor device having a contact electrode electrically connected to a support substrate and a method for manufacturing the same.
  • the active layer is divided into an element region and a drawing region by the trench isolation part.
  • a switching element is formed by forming a P-type diffusion region, an N-type diffusion region, and the like.
  • a through-hole is formed penetrating through the active layer and the buried insulating film to reach the support substrate, and a contact electrode electrically connected to the support substrate is arranged in the through-hole.
  • the through-hole has a cylindrical shape having a substantially constant opposing width
  • the contact electrode has a columnar shape along the shape of the through-hole.
  • the present disclosure has an object to provide a semiconductor device and a method for manufacturing the same, which can easily extract noise transmitted to a supporting substrate.
  • a semiconductor device includes a semiconductor substrate in which a support substrate, a buried insulating film, and an active layer are sequentially stacked, and a plurality of regions formed in the active layer and including the extracted region. And a contact electrode which is formed in the through-hole so as to reach the support substrate from the main surface of the semiconductor substrate in the extraction region, and is arranged in the through-hole and electrically connected to the support substrate.
  • the minimum width of the portion in contact with the support substrate is wider than the minimum width of the portion located in the active layer, in the width along the surface direction of the semiconductor substrate.
  • the contact area between the contact electrode and the support substrate can be increased as compared with the case where the minimum width of the contact electrode is constant at the minimum width of the portion located in the active layer, and the noise of the support substrate can be increased. Can be easily pulled out.
  • a semiconductor substrate is prepared, a trench forming a trench isolation portion is formed in an active layer, and a through hole reaching a buried insulating film is formed.
  • a hole and arranging an insulating film in the trench and the through hole forming a trench isolation portion in which the insulating film is arranged in the trench and removing the insulating film arranged in the through hole, Removing the buried insulating film exposed from the through hole, exposing the support substrate from the through hole by digging the through hole, and forming a contact electrode electrically connected to the support substrate in the through hole,
  • the minimum distance between the portions where the support substrate is exposed is reduced in the space between the opposing side surfaces.
  • the contact electrode so as to be wider than the minimum interval between the portions located in the active layer, the minimum width of the portion in contact with the
  • the minimum width of a portion of the contact electrode that contacts the support substrate is wider than the minimum width of a portion located in the active layer. That is, it is possible to manufacture a semiconductor device in which the contact area between the contact electrode and the support substrate is increased so that noise of the support substrate can be easily extracted.
  • the reference numerals in parentheses attached to the respective components and the like indicate an example of the correspondence between the components and the like and the specific components and the like described in the embodiments described later.
  • FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view of a drawing area shown in FIG. 1.
  • FIG. 2 is a schematic diagram illustrating a noise propagation path when noise occurs in the semiconductor device illustrated in FIG. 1.
  • FIG. 2 is a sectional view illustrating a manufacturing process of the semiconductor device illustrated in FIG. 1.
  • FIG. 4B is a cross-sectional view showing a manufacturing step of the semiconductor device following FIG. 4A.
  • FIG. 4C is a cross-sectional view showing a manufacturing step of the semiconductor device following FIG. 4B.
  • FIG. 4C is a cross-sectional view showing a manufacturing step of the semiconductor device following FIG. 4C.
  • FIG. 4D is a cross-sectional view illustrating a manufacturing step of the semiconductor device following FIG. 4D.
  • FIG. 4G is a cross-sectional view showing a manufacturing step of the semiconductor device following FIG. 4E.
  • FIG. 4C is a cross-sectional view showing a manufacturing step of the semiconductor device continued from FIG. 4F.
  • FIG. 4G is a cross-sectional view showing a manufacturing step of the semiconductor device following FIG. 4G.
  • FIG. 4G is a cross-sectional view showing a manufacturing step of the semiconductor device following FIG. 4H.
  • FIG. 9 is a diagram for describing a problem that may occur when performing wet etching.
  • FIG. 4 is a diagram illustrating a relationship between an oxygen concentration of a support substrate and an amount of misalignment.
  • FIG. 4 is a diagram illustrating a relationship between an oxygen concentration of a support substrate and an amount of misalignment.
  • FIG. 9 is a schematic diagram when an abnormality determination of a trench isolation portion is performed in a wafer state, and is a schematic diagram when a contact electrode is independent.
  • FIG. 9 is a schematic diagram when an abnormality determination of a trench isolation portion is performed in a wafer state, and is a schematic diagram when a contact electrode is connected to a field electrode.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to a second embodiment.
  • FIG. 11 is a plan view illustrating a positional relationship among an element region, a trench isolation portion, and a contact electrode in a second embodiment.
  • FIG. 11 is a plan view illustrating a positional relationship among an element region, a trench isolation portion, and a contact electrode according to a third embodiment.
  • FIG. 4 is a diagram illustrating a relationship between an interval between a first contact electrode and a second contact electrode, a noise propagation amount, and an area efficiency.
  • FIG. 9 is a plan view illustrating a positional relationship among an element region, a trench isolation portion, and a contact electrode according to another embodiment.
  • FIG. 9 is a plan view illustrating a positional relationship among an element region, a trench isolation portion, and a contact electrode according to another embodiment.
  • FIG. 9 is a plan view illustrating a positional relationship among an element region, a trench isolation portion, and a contact electrode according to another embodiment.
  • FIG. 9 is a plan view illustrating a positional relationship among an element region, a trench isolation portion, and a contact electrode according to another embodiment.
  • the semiconductor device of this embodiment has an SOI (Silicon On Insulator) substrate 10 as a semiconductor substrate in which an active layer 13 is laminated on a support substrate 11 via a buried insulating film 12. It is configured using SOI (Silicon On Insulator) substrate 10 as a semiconductor substrate in which an active layer 13 is laminated on a support substrate 11 via a buried insulating film 12. It is configured using SOI (Silicon On Insulator) substrate 10 as a semiconductor substrate in which an active layer 13 is laminated on a support substrate 11 via a buried insulating film 12. It is configured using SOI (Silicon On Insulator) substrate 10 as a semiconductor substrate in which an active layer 13 is laminated on a support substrate 11 via a buried insulating film 12. It is configured using SOI (Silicon On Insulator) substrate 10 as a semiconductor substrate in which an active layer 13 is laminated on a support substrate 11 via a buried insulating film 12. It is configured using SOI (Silicon On Insulator)
  • the support substrate 11 is formed of an N - type silicon substrate or the like. In the present embodiment, the support substrate 11 has an oxygen concentration of 1.27 to 1.69 ⁇ 10 18 atoms / cm 3 .
  • the buried insulating film 12 is formed of an oxide film or the like, and has a thickness of about several ⁇ m in order to maintain insulation between the support substrate 11 and the active layer 13. Active layer 13, in this embodiment, N-type impurities such as phosphorus N by being heat treated are ion-implanted into the P-type semiconductor layer - which is a type.
  • the surface of the active layer 13 of the SOI substrate 10 including the surface on the side opposite to the buried insulating film 12 side is also referred to as the main surface 10a of the SOI substrate 10.
  • the active layer 13 is partitioned into the element region 31, the extraction region 32, and the field region 33 by the trench isolation portion 20.
  • the active layer 13 is partitioned by the trench isolation portion 20 such that the field region 33 is disposed between the element region 31 and the extraction region 32.
  • a plurality of field regions 33 are formed, and are also formed on the side opposite to the element region 31 with the extraction region 32 interposed therebetween.
  • the trench isolation portion 20 is configured by disposing an insulating film 22 in a groove 21 formed from the main surface 10 a of the SOI substrate 10 to reach the buried insulating film 12 so as to fill the groove 21. .
  • the insulating film 22 is disposed in the groove 21 by embedding an insulating material by deposition or the like, as described later.
  • a switching element is formed in the element region 31 using a diffusion region formed by diffusing impurities. Specifically, in the element region 31, a p-type body region 41 having a higher impurity concentration than the active layer 13 is formed in a surface layer portion of the active layer 13. An N + type source region 42 is formed in the surface layer of the body region 41.
  • an N-type drift region 43 is formed in a surface layer portion of the active layer 13 and at a position away from the body region 41.
  • An N + -type drain region 44 having a higher impurity concentration than the drift region 43 is formed in the surface portion of the drift region 43.
  • an STI (Shallow Trench Isolation) isolation unit 50 is formed in the surface layer of the element region 31.
  • the STI isolation unit 50 forms a trench 51 having a predetermined depth in the surface layer of the active layer 13, fills the trench 51 with an insulating film 52, and planarizes the trench 51 by a CMP (Chemical Mechanical Polishing) method or the like. It is formed by doing.
  • the STI separation unit 50 is also formed in the extraction region 32 and the field region 33.
  • an opening 50a is formed in the element region 31 so that the body region 41, the source region 42, the drift region 43, and the drain region 44 are exposed.
  • an opening 50b is formed in the extraction region 32 so that a contact electrode 81 described later is exposed.
  • an opening for exposing a part of the field region 33 is also formed in a cross section different from that in FIG.
  • a gate electrode 62 is arranged via a gate insulating film 61.
  • the gate insulating film 61 is formed over a portion of the STI isolation portion 50 on the body region 41 side and over the body region 41, and the gate electrode 62 is formed on the gate insulating film 61.
  • a silicide layer 71 for reducing contact resistance with the first and second connection vias 131 and 132 is provided in the element region 31 at a portion connected to first and second connection vias 131 and 132 described later. 72 are formed.
  • the silicide layer 71 is formed on the source region 42, and the silicide layer 72 is formed on the drain region 44.
  • Each of the silicide layers 71 and 72 is made of, for example, cobalt silicon (CoSi).
  • an N-channel MOSFET (abbreviation for Metal Oxide Semiconductor Field Effect Transistor) element is thus formed in the element region 31.
  • the MOSFET element formed in the element region 31 in the present embodiment is used by being frequently switched between an ON state in which current flows by switching a voltage applied to the gate electrode 62 and an OFF state in which current does not flow. . Therefore, this MOSFET element may generate noise. That is, in the present embodiment, it can be said that a noise generating element that can generate noise is formed in the element region 31.
  • FIG. 2 is a plan view of the extraction region 32 of FIG. 1, but omits a third wiring portion 143, an interlayer insulating film 120, and a surface insulating film 110, which will be described later.
  • the extraction region 32 in FIG. 1 corresponds to a cross section taken along line II in FIG.
  • the through-hole 82 has a rectangular opening. Also, as shown in FIG. 1, the through hole 82 is formed such that the first minimum interval L1 of the portion exposing the support substrate 11 is the second minimum interval L2 of the portion located in the active layer 13 in the interval between the opposing side surfaces. Has been more extensive.
  • the contact electrode 81 is arranged so as to fill the through hole 82.
  • the minimum width (hereinafter, referred to as a first minimum width) L1 of a portion connected to the support substrate 11 is activated. It is wider than a minimum width (hereinafter, referred to as a second minimum width) L2 of a portion located in the layer 13.
  • the first minimum width L1 is about 2.9 ⁇ m
  • the second minimum width L2 is about 1.2 ⁇ m. Since the contact electrode 81 is arranged so as to fill the through hole 82, the first minimum width L1 is equal to the first minimum interval L1 of the through hole 82, and the second minimum width L2 is It is equal to the second minimum interval L2.
  • the contact electrode 81 is formed by embedding doped polysilicon. For this reason, in the through-hole 82, the minimum width of the portion where the main surface 10a is opened is also made wider than the second minimum interval L2 in order to improve the burying property of the doped polysilicon.
  • the contact electrode 81 is also arranged so as to bury the portion of the through hole 82 on the main surface 10a side. Therefore, it can be said that the contact electrode 81 of the present embodiment has a substantially I-shaped cross section.
  • the contact electrode 81 is made of N-type polysilicon doped with phosphorus or the like so as to match the conductivity type of the support substrate 11. Thereby, ohmic connection between the contact electrode 81 and the support substrate 11 can be achieved.
  • the N-type seepage layer 14 is formed on the support substrate 11 at a portion connected to the contact electrode 81. After the contact electrode 81 is disposed in the through hole 82, the seepage layer 14 is contacted when heat treatment for forming the source region 42, the drain region 44, and the like in the element region 31 is performed. The phosphorus contained in the electrode 81 is formed by seeping out into the support substrate 11. That is, the exudation layer 14 of the present embodiment is formed without performing a special process for forming the exudation layer 14.
  • a silicide layer 83 for reducing contact resistance with the third connection via 133 is formed at a portion connected to a third connection via 133 described later.
  • the silicide layer 83 is made of, for example, cobalt silicon, like the silicide layers 71 and 72 formed in the element region 31.
  • a wiring layer 100 is formed on the main surface 10a of the SOI substrate 10.
  • the surface insulating film 110 is formed on the main surface 10a, and the interlayer insulating film 120 is formed on the surface insulating film 110. Note that the surface insulating film 110 is formed so as to cover the gate insulating film 61 and the gate electrode 62.
  • a first contact hole 121 exposing the silicide layer 71 on the source region 42 and a second contact hole 122 exposing the silicide layer 72 on the drain region 44 are formed in the interlayer insulating film 120 and the surface insulating film 110.
  • a third contact hole 123 exposing the silicide layer 83 on the contact electrode 81 is formed in the interlayer insulating film 120 and the surface insulating film 110.
  • first to third connection vias 131 to 133 which are electrically connected to the silicide layers 71, 72, 83 by being buried with tungsten are arranged. ing.
  • a plurality of third contact holes 123 are formed so as to expose a plurality of portions of the contact electrode 81 as shown in FIGS. Specifically, a plurality of third contact holes 123 are formed along one direction of main surface 10a in two rows. The third connection via 133 is arranged in each third contact hole 123.
  • a fourth contact hole exposing the field region 33 is formed in the interlayer insulating film 120 and the surface insulating film 110.
  • the fourth contact via is arranged in the fourth contact hole by being buried with tungsten.
  • First to third wiring portions 141 to 143 made of aluminum or the like are formed on the interlayer insulating film 120 so as to be connected to the first to third connection vias 131 to 133, respectively.
  • the third wiring portion 143 is formed so as to be connected to each third connection via 133.
  • the third wiring portion 143 is connected to the contact electrode 81 via the third connection via 133, but is formed so as not to be electrically connected to another wiring portion, another region, or the like. Have been. That is, the third wiring portion 143 is a wiring portion connected to only the contact electrode 81, and is an independent wiring. Therefore, the contact electrode 81 is not connected to another region.
  • each of the field regions 33 a cross section different from that of FIG. 1 is electrically connected to a fourth wiring portion formed on the interlayer insulating film 120 via a fourth connection via.
  • the field regions 33 are electrically connected to each other through fourth wiring portions 144 as shown in FIG.
  • noise may be generated from the MOSFET element formed in the element region 31, and the noise may be transmitted to the support substrate 11.
  • the noise transmitted to the support substrate 11 is extracted by the contact electrode 81 as shown by an arrow A in FIG. 3, it is possible to suppress the noise from being transmitted to another region.
  • the contact electrode 81 has the first minimum width L1 wider than the second minimum width L2. Therefore, as compared with the case where the first minimum width L1 of the contact electrode 81 is the same as the second minimum width L2, the contact area between the contact electrode 81 and the support substrate 11 can be increased, and the noise of the support substrate 11 can be increased. Can be easily pulled out.
  • the method for manufacturing the MOSFET element formed in the element region 31 is the same as the conventional method, the method for manufacturing the contact electrode 81 formed in the extraction region 32 will be mainly described below. Further, in the present embodiment, the following steps are performed in a wafer state in which different chip areas are arranged with a scribe area interposed therebetween, and the same step is simultaneously performed on each chip area.
  • a wafer-like SOI substrate 10 having an STI separation portion 50 formed on the surface layer of the active layer 13 is prepared.
  • a hard mask is formed on the main surface 10a by sequentially forming a nitride film 210 and an oxide film 220 by a CVD (Chemical Vapor Deposition) method or the like. Then, the hard mask is patterned so that the regions where the grooves 21 and the through holes 82 are formed are exposed.
  • the groove 21 and the through hole 82 are simultaneously formed by performing dry etching.
  • an insulating film 22 such as an oxide film is buried in the groove 21 and the through hole 82.
  • the insulating film 22 is disposed in the groove 21 to form the trench isolation portion 20.
  • deposition is performed so that the insulating film is buried to the middle of the groove 21 and the through hole 82, and the deposition is performed again after performing the etch back.
  • a film of TEOS (abbreviation of tetraethylorthosilicate) or the like is formed by a CVD method or the like so that the groove 21 and the through hole 82 on the main surface 10a side are closed.
  • the oxide film 220 is removed by a CMP method or the like.
  • a nitride film 230 is formed again by the CVD method or the like.
  • the groove 21 and the through hole 82 are closed by the nitride film 230. That is, in the trench isolation portion 20, the nitride film 230 is disposed on the insulating film 22.
  • a photoresist 240 is disposed on the nitride film 230, and the photoresist 240 is patterned so that a portion of the nitride film 230 that closes the through hole 82 is exposed. Then, using the photoresist 240 as a mask, dry etching is performed so as to increase the width of the portion of the through hole 82 on the opening side. At this time, the insulating film 22 disposed on the opening side of the through hole 82 is also removed.
  • the insulating film 22 formed in the through hole 82 is removed by performing wet etching, and the buried insulating film 12 exposed from the through hole 82 is removed. At this time, the buried insulating film 12 is isotropically removed to perform wet etching. Therefore, in the through hole 82, the first minimum interval L 1 of the portion exposing the support substrate 11 is wider than the second minimum interval L 2 of the portion located in the active layer 13 in the interval between the opposing side surfaces.
  • buffered hydrofluoric acid or the like is used as an etchant.
  • the nitride film 230 is arranged so as to close the opening of the groove 21 in the step of FIG. 4D, the fact that the insulating film 22 of the trench isolation portion 20 is removed is considered. Can be suppressed. That is, as shown in FIG. 5, since the adhesion between the nitride film 210 and the photoresist 240 is low, the photoresist 240 peels off from the nitride film 210 during wet etching, and There is a possibility that a gap may be formed between the gap and the gap 210.
  • the nitride film 230 is not formed, there is a possibility that the etchant may enter from the opening side of the groove 21 through the gap to remove the insulating film 22. Then, if the insulating film 22 is removed, problems such as a decrease in withstand voltage of the trench isolation portion 20 and a decrease in flatness of the wiring layer 100 may occur.
  • the opening of the groove 21 is closed by the nitride film 230. Therefore, even if a gap is formed between the photoresist 240 and the nitride film 230, the removal of the insulating film 22 forming the trench isolation portion 20 can be suppressed.
  • a doped polysilicon film doped with phosphorus or the like is formed by a CVD method or the like so that the through holes 82 are buried, thereby forming the contact electrodes 81.
  • the doped polysilicon formed on the main surface 10a and the nitride films 210 and 230 are removed by a CMP method or the like.
  • the body region 41, the source region 42, the drift region 43, and the drain region 44 are formed by performing a plurality of heat treatments after appropriately implanting impurities into the element region 31.
  • the heat treatment is performed a plurality of times while appropriately setting the temperature.
  • the highest heat treatment temperature is about 1100 ° C.
  • the seepage layer 14 is formed on the support substrate 11. That is, in this embodiment, the seepage layer 14 is formed in the same step as the step of forming the regions 41 to 44 in the element region 31. Therefore, no special process for forming the seepage layer 14 is performed.
  • the support substrate 11 when the heat treatment is performed, the support substrate 11 is fixed in a heating furnace. However, if dislocation as a defect occurs in the support substrate 11, the support substrate 11 may warp. When the support substrate 11 is warped, misalignment of the source region 42 and the drain region 44 formed in the element region 31 occurs, and the characteristics of the semiconductor device change.
  • the supporting substrate 11 has a small number of oxygen atoms that hinder the extension of the generated dislocations, so that the dislocations are easily elongated and easily warped.
  • the oxygen concentration is too high, dislocations are easily generated by the oxygen atoms in the support substrate 11, and the support substrate 11 is easily warped. That is, in order to suppress the warpage of the support substrate 11, it is preferable to appropriately set the oxygen concentration.
  • the present inventors conducted experiments on the oxygen concentration of the support substrate 11 and the amount of misalignment of the source region 42, the drain region 44, and the like in the element region 31, and obtained the results shown in FIG. That is, as shown in FIG. 6, the amount of misalignment is smallest when the oxygen concentration of the support substrate 11 is 1.475 ⁇ 10 18 atoms / cm 3 .
  • the amount of misalignment increases as the oxygen concentration of the support substrate 11 becomes lower than 1.475 ⁇ 10 18 atoms / cm 3 . Further, the amount of misalignment increases as the oxygen concentration of the support substrate 11 becomes higher than 1.475 ⁇ 10 18 atoms / cm 3 .
  • the oxygen concentration of the support substrate 11 is set to 1.27 to 1.69 ⁇ 10 18 atoms / cm 3 .
  • a surface insulating film 110 and an interlayer insulating film 120 are sequentially formed. Then, first to third contact holes 121 to 123 and the like penetrating the interlayer insulating film 120 and the surface insulating film 110 are formed, and tungsten is buried in the first to third contact holes 121 to 123 to perform the first to third connection. Vias 131 to 133 are formed. Subsequently, after a metal layer made of aluminum is formed on the interlayer insulating film 120, the metal layer is patterned to form first to third wiring portions 141 to 143 and the like.
  • the fourth contact hole and the fourth connection via are respectively provided.
  • a fourth wiring portion are also formed.
  • the above steps are performed in a wafer state. Therefore, in the steps of forming the first to third contact holes 121 to 123, the first to third connection vias 131 to 133, and the first to third wiring portions 141 to 143, the fifth contacts for exposing the scribe regions are respectively provided.
  • a hole, a fifth connection via disposed in the fifth contact hole, and a fifth wiring portion electrically connected to the fifth connection via are also formed.
  • a fifth contact hole exposing the scribe region, a fifth connection via disposed in the fifth contact hole, and a fifth wiring portion electrically connected to the fifth connection via will be described later.
  • the abnormality of the trench isolation section 20 is determined.
  • the above steps are performed in a wafer state.
  • a first chip area 310 and a second chip area 320 are arranged with a scribe area 300 interposed therebetween. This will be described by taking an example of the case. That is, hereinafter, an example in which the abnormality determination of the trench isolation portion 20 in the first chip region 310 and the second chip region 320 is performed in a wafer state will be described.
  • the abnormality determination of the trench isolation unit 20 is performed by connecting the inspection device 400 to each of the wiring units 141 to 145, This is performed by determining whether or not a current flows during the period.
  • FIGS. 7 and FIG. 8, which will be described later, are schematic diagrams showing a connection state between the inspection apparatus 400 and each of the regions 31 to 33, and the first to fifth wiring portions 141 to 145 in the wiring layer 100 are indicated by dotted lines. It is shown in a simplified manner.
  • the fourth wiring section 144 in FIGS. 7 and 8 is a wiring section connected to each field region 33.
  • the fifth wiring portion 145 in FIGS. 7 and 8 is a wiring connected to the scribe region 300 via a fifth connection via disposed in a fifth contact hole formed in the interlayer insulating film 120 and the surface insulating film 110. Department.
  • the inspection device 400 has a first inspection unit 410 and a second inspection unit 420, the first inspection unit 410 is connected to the first chip area 310, and the second inspection unit 420 is connected to the second chip Connected to region 320.
  • the first inspection unit 410 is connected to the fourth wiring unit 144 in which the power supply 411 is connected to the field region 33.
  • the first inspection section 410 is connected to the first and second wiring sections 141 and 142 where the ground 412 is connected to the element area 31 and is connected to the fifth wiring section 145 which is connected to the scribe area 300. You. Then, the first inspection section 410 is connected to only the third wiring section 143 where the ground 413 is connected to the contact electrode 81. That is, in the present embodiment, the contact electrodes 81 of the first chip region 310 are independently connected to the ground 413 of the first inspection unit 410.
  • the second inspection unit 420 is connected to the fourth wiring unit 144 where the power supply 421 is connected to the field region 33. Further, the second inspection section 420 is connected to the first and second wiring sections 141 and 142 where the ground 422 is connected to the element area 31 and is connected to the fifth wiring section 145 which is connected to the scribe area 300. You. Then, the second inspection section 420 is connected only to the third wiring section 143 where the ground 423 is connected to the contact electrode 81. That is, in the present embodiment, the contact electrodes 81 of the second chip region 320 are independently connected to the ground 413 of the second inspection section 420.
  • the inspection device 400 determines whether a current flows in the first chip region 310 and the second chip region 320 in order, and thereby determines whether the trench isolation portion 20 and the second chip region The abnormality determination of the trench isolation part 20 of 320 is performed.
  • the contact electrode 81 is independent of the field region 33 without being connected thereto, but a problem that may occur when the contact electrode 81 is connected to the field region 33 will be described.
  • the contact electrode 81 when the contact electrode 81 is connected to the field region 33, for example, in the first chip region 310, the contact electrode 81 is also connected to the power supply 411. In this case, since the contact electrodes 81 of the chip regions 310 and 320 are connected to the support substrate 11, they are electrically connected via the support substrate 11. For example, in the second chip region 320, it is assumed that the abnormality D2 has occurred in the trench isolation portion 20 that divides the scribe region 300 and the field region 33.
  • the first inspection unit 410 erroneously determines that an abnormality has occurred in the trench isolation unit 20 in the first chip region 310 even though there is no abnormality in the trench isolation unit 20 in the first chip region 310. I will.
  • the contact electrode 81 is not connected to the field region 33.
  • an abnormality D1 has occurred in the trench isolation portion 20 that divides the scribe region 300 and the field region 33 in the second chip region 320, as follows. Become. That is, when the abnormality determination of the first chip region 310 is performed, no current flows through the first inspection unit 410 because the contact electrodes 81 are independent. Then, when performing an abnormality determination of the second chip area 320, a current flows through the second inspection unit 420 as indicated by an arrow B1 in FIG.
  • the abnormality determination of the trench isolation portion 20 is performed as described above. Therefore, it is possible to suppress erroneous determination when performing an abnormality determination of the trench isolation portion 20 of each of the chip regions 310 and 320. Thereafter, the semiconductor device including the region shown in FIG. 1 is manufactured by dividing the semiconductor device into chip units along the scribe region 300.
  • the first minimum width L1 of the portion connected to the support substrate 11 is wider than the second minimum width L2 of the portion located in the active layer 13. . Therefore, as compared with the case where the first minimum width L1 of the contact electrode 81 is the same as the second minimum width L2, the contact area between the contact electrode 81 and the support substrate 11 can be increased, and the noise of the support substrate 11 can be increased. Can be easily pulled out.
  • the seepage layer 14 is formed on the support substrate 11 at a portion in contact with the contact electrode 81. Therefore, the contact resistance between the contact electrode 81 and the support substrate 11 can be reduced, and noise can be easily extracted from the support substrate 11.
  • the contact electrode 81 is independently connected to the inspection device 400. Therefore, when performing an abnormality determination of the trench isolation portion 20 in each of the chip regions 310 and 320 in a wafer state, it is possible to suppress erroneous determination.
  • the active layer 13 is divided into the first element region 31 a, the second element region 31 b, the extraction region 32, and the field region 33 by the trench isolation part 20.
  • a MOSFET element having the body region 41, the source region 42, the drift region 43, and the drain region 44 described in the first embodiment is formed.
  • an N-channel MOSFET device is formed in the second device region 31b.
  • a P-type well layer 151 is formed in a surface layer portion of the active layer 13.
  • An N-type source region 152 and a drain region 153 are separately formed in the surface layer of the well layer 151.
  • gate electrode 155 is arranged at a portion between source region 152 and drain region 153 via gate insulating film 154.
  • a silicide layer 157 is formed on the source region 152, and a silicide layer 158 is formed on the drain region 153.
  • the silicide layers 157 and 158 are made of, for example, cobalt silicon (CoSi), like the silicide layers 71 and 72.
  • a sixth contact hole 126 exposing the silicide layer 157 on the source region 152 and a seventh contact hole 127 exposing the silicide layer 158 on the drain region 153 are formed in the interlayer insulating film 120 and the surface insulating film 110. . Then, in the sixth and seventh contact holes 126 and 127, sixth and seventh connection vias 136 and 137 which are electrically connected to the respective silicide layers 157 and 158 by being buried with tungsten are arranged. . Further, on the interlayer insulating film 120, sixth and seventh wiring portions 146 and 147 connected to the sixth and seventh connection vias 136 and 137 are formed.
  • the switching control interval of the MOSFET element formed in the second element region 31b is longer than that of the MOSFET element formed in the first element region 31a. Used as a part. For this reason, this MOSFET element hardly generates noise, and high-precision control is desired. That is, in the present embodiment, it can be said that a high-precision element for which high-precision control is desired is formed in the second element region 31b.
  • one field region 33 and one extraction region 32 are formed so as to surround the first element region 31a.
  • a contact electrode 81 is arranged so as to surround the element region 31. Note that the configuration of the contact electrode 81 is the same as the configuration of the contact electrode 81 described in the first embodiment.
  • FIG. 10 is a plan view, the contact electrodes 81 are hatched for easy understanding.
  • the contact electrode 81 is formed so as to surround the first element region 31a. That is, the contact electrode 81 is formed so as to surround the noise generating element. Therefore, even if the noise generated in the first element region 31a is transmitted to the support substrate 11, the noise can be easily extracted from the contact electrode 81 before the noise is transmitted from the support substrate 11 to the second element region 31b. . Therefore, propagation of noise to the second element region 31b can be suppressed. That is, propagation of noise to the high-precision element can be suppressed.
  • a third embodiment will be described. This embodiment is different from the second embodiment in that the contact electrodes 81 are doubly provided. The rest is the same as in the first embodiment, and a description thereof will not be repeated.
  • the first extraction region 32a and the second extraction region 32b are defined by the trench isolation portion 20 so as to surround the first element region 31a.
  • a first contact electrode 81a and a second contact electrode 81b are formed so as to surround the first element region 31a, respectively.
  • the first contact electrode 81a and the second contact electrode 81b are formed in the order of the first contact electrode 81a and the second contact electrode 81b from the element region 31 side.
  • the configurations of the first contact electrode 81a and the second contact electrode 81b are the same as those of the contact electrode 81 described in the first embodiment.
  • FIG. 11 is a plan view, the first contact electrode 81a and the second contact electrode 81b are hatched for easy understanding.
  • the noise generated in the first element region 31a generates the second contact electrode 81a and the second contact electrode 81b. Propagation to the element region 31b can be further suppressed.
  • the resistance value of the first contact electrode 81a and R SC1 the resistance value of the second contact electrode 81b and R SC2.
  • the resistance value of the first resistor R1 between the portion of the support substrate 11 facing the first element region 31a and the portion of the support substrate 11 facing the first contact electrode 81a is R SUB1
  • the first contact electrode of the support substrate 11 is
  • the resistance value of the second resistor R2 between the portion facing the second contact electrode 81b and the portion facing the second contact electrode 81b is R SUB2
  • the resistance value of the third resistor R3 between the portion of the support substrate 11 facing the second contact electrode 81b and the portion facing the second element region 31b is defined as R SUB3 .
  • the resistance value of the noise path until the noise transmitted from the first element region 31a of the support substrate 11 reaches the first contact electrode 81a is R SUB1 .
  • the resistance value of the noise path from the portion of the support substrate 11 facing the first contact electrode 81a to the second contact electrode 81b is R SUB2 .
  • the resistance value of the noise path from the portion of the support substrate 11 facing the second contact electrode 81b to the second element region 31b is R SUB3 .
  • the impedance in the embedded insulating film 12 and Z C is connected to the ground via a fourth resistor R4 having a resistance value of R LOAD .
  • the contact electrode 81 is made of doped polysilicon, it can be assumed that R SC1 , R SC2 ⁇ R SUB1 , R SUB2 , and R SUB3 . Further, since the buried insulating film 12 is formed thick, it can be assumed that Z C ⁇ R SUB1 , R SUB2 and R SUB3 .
  • V OUT is shown as follows. Then, when the above equations 1 to 3 are put together, V OUT is expressed as follows.
  • the resistance value of the second resistor R2 is R SUB2a when the distance between the first contact electrode 81a and the second contact electrode 81b is widened, V OUT1 is expressed as follows.
  • the resistance value of the support substrate 11 when the distance between the first contact electrode 81a and the second contact electrode 81b is increased is R SUB2a , so that R SUB2 ⁇ R SUB2a . Therefore, it is confirmed that when the distance between the first contact electrode 81a and the second contact electrode 81b is increased, the value of the second term in Expression 5 becomes smaller, so that V OUT1 becomes smaller than V OUT . That is, it is confirmed that when the distance between the first contact electrode 81a and the second contact electrode 81b is increased, noise transmitted to the second element region 31b can be reduced.
  • the overall size of the second contact electrode 81b is increased. That is, when viewed from the normal direction to the main surface 10a, the contact area between the second contact electrode 81b and the support substrate 11 increases as the distance between the first contact electrode 81a and the second contact electrode 81b increases. For this reason, the physique of the semiconductor device tends to increase.
  • the resistivity of the support substrate 11 is 40 ⁇ ⁇ cm, as shown in FIG. 13, when the distance between the first contact electrode 81a and the second contact electrode 81b is 300 ⁇ m or more, the area efficiency decreases. It is confirmed to start. For this reason, when the resistivity of the support substrate 11 is 40 ⁇ ⁇ cm, it is preferable that the distance between the first contact electrode 81a and the second contact electrode 81b is about 300 ⁇ m.
  • the distance between the first contact electrode 81a and the second contact electrode 81b is set based on the resistance value of the support substrate 11 so as to be near the area efficiency becomes maximum.
  • a P-channel type MOSFET device may be formed in the device region 31.
  • a P-channel MOSFET device may be formed in the first device region 31a, or a P-channel MOSFET device may be formed in the second device region 31b. .
  • the abnormality determination of the trench isolation portion 20 described in the first embodiment is also applicable to a case where the width of the contact electrode 81 is fixed. Further, the abnormality determination of the trench isolation section 20 is performed by using the inspection apparatus 400 having only the first inspection section 410 and sequentially connecting the inspection apparatuses 400 for each chip region to determine the abnormality of each trench isolation section 20. Is also good. In addition, the abnormality determination of the trench isolation unit 20 is performed by using the inspection apparatus 400 having a plurality of inspection units, connecting each inspection unit to each chip region, and then sequentially determining the abnormality of the trench isolation unit 20 in each chip region. You may do so.
  • the contact electrode 81 may not be formed to completely surround the element region 31.
  • the contact electrode 81 is partially separated and does not have to be completely surrounded. That is, the contact electrode 81 may be formed so as to surround the element region 31.
  • trench isolation portion 20 may be formed so as to surround each contact electrode 81. That is, the trench isolation portion 20 may be formed so that one trench isolation portion 20 surrounds one contact electrode 81. Further, as shown in FIG. 15B, trench isolation portion 20 may be formed such that one trench isolation portion 20 surrounds two contact electrodes 81. Further, although not particularly shown, the trench isolation portion 20 may be formed so that one trench isolation portion 20 surrounds three or more contact electrodes 81.
  • the field region 33 is not divided by the trench isolation portion 20. That is, the field regions 33 are connected to each other. For this reason, for example, when performing an abnormality determination of the trench isolation section 20, it is not necessary to arrange wirings and the like in the respective field regions 33, thereby simplifying layout work, inspection design, and inspection process. Can be achieved.
  • the contact electrode 81 when the switching elements serving as noise generating elements are arranged adjacent to each other, the contact electrode 81 is formed so as to collectively surround the element region 31 where each switching element is formed. May be.
  • the contact electrode 81 when two switch elements serving as noise generating elements are formed in the adjacent first element region 31a, the contact electrode 81 may be formed so as to surround the two first element regions 31a.
  • the first contact electrode 81a and the second contact electrode 81b may be formed so as to surround the two first element regions 31a.
  • the contact electrode 81 may be formed so as to surround the second element region 31b. Even with such a configuration, it is difficult for the noise generated in the first element region 31a to propagate to the second element region 31b, so that the same effect as in the second embodiment can be obtained. That is, if it is difficult for the noise generated from the noise generating element to propagate to the high-precision element, the contact electrode 81 may surround either the first element region 31a or the second element region 31b. Further, two contact electrodes 81 may be formed, one of which is formed to surround the first element region 31a, and the other is formed to surround the second element region 31b.
  • the distance between the first contact electrode 81a and the second contact electrode 81b is preferably set to be about 300 ⁇ m, the distance between the first contact electrode 81a and the second contact electrode 81b is different. May be formed. Note that when another element is formed in a region between the first contact electrode 81a and the second contact electrode 81b, it is preferable to form an element that is less affected by noise, for example, an element that performs digital processing. Are preferably formed.
  • the seepage layer 14 may be formed by a heat treatment different from the heat treatment for forming the source region 42 and the drain region 44 in the element region 31.
  • only one third contact hole 123 may be formed, and the third wiring portion 143 may be connected to one third connection via 133.
  • the contact electrode 81 may be made of P-type polysilicon doped with boron or the like. In this case, it is preferable that the support substrate 11 be P-type.
  • a substrate divided in units of chips may be prepared in advance.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

支持基板（１１）、埋込絶縁膜（１２）、活性層（１３）が順に積層された半導体基板（１０）と、活性層（１３）に形成され、活性層（１３）を引抜領域（３２）を含む複数の領域に区画するトレンチ分離部（２０）と、引抜領域（３２）に半導体基板（１０）の主面（１０ａ）から支持基板（１１）に達するように形成された貫通孔（８２）に配置されて支持基板（１１）と電気的に接続されるコンタクト電極（８１）と、を備える。そして、コンタクト電極（８１）は、半導体基板（１０）の面方向に沿った幅において、支持基板（１１）と接触する部分の最小幅（Ｌ１）が活性層（１３）内に位置する部分の最小幅（Ｌ２）よりも広くなるようにする。

Description

半導体装置およびその製造方法 関連出願への相互参照
　本出願は、２０１８年７月２日に出願された日本特許出願番号２０１８－１２６２２３号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、支持基板と電気的に接続されるコンタクト電極を有する半導体装置およびその製造方法に関する。
　従来より、支持基板、埋込絶縁膜、活性層が順に積層された半導体基板を用いて半導体装置を構成することが提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、活性層がトレンチ分離部により、素子領域と引抜領域とに区画されている。そして、素子領域には、Ｐ型拡散領域やＮ型拡散領域等が形成されることによってスイッチング素子が形成されている。また、引抜領域には、活性層および埋込絶縁膜を貫通して支持基板に達する貫通孔が形成されており、貫通孔に支持基板と電気的に接続されるコンタクト電極が配置されている。なお、貫通孔は、対向する幅がほぼ一定とされた筒状とされており、コンタクト電極も貫通孔の形状に沿った柱状とされている。
　このような半導体装置では、素子領域に形成されたスイッチング素子のオン、オフが切り替えられることによって発生するノイズが支持基板に伝搬される可能性があるが、支持基板に伝搬されたノイズをコンタクト電極によって引き抜くことができる。このため、活性層の他の領域にノイズが伝搬されることを抑制できる。
特開２００６－３３２１３３号公報
　しかしながら、上記のような半導体装置において、支持基板に伝搬されたノイズをさらに効率的に引き抜きたいという要望がある。
　本開示は、支持基板に伝搬されたノイズを引き抜き易くできる半導体装置およびその製造方法を提供することを目的とする。
　本開示の１つの観点によれば、半導体装置は、支持基板、埋込絶縁膜、活性層が順に積層された半導体基板と、活性層に形成され、当該活性層を引抜領域を含む複数の領域に区画するトレンチ分離部と、引抜領域に半導体基板の主面から支持基板に達するように貫通孔が形成されており、貫通孔に配置されて支持基板と電気的に接続されるコンタクト電極と、を備え、コンタクト電極は、半導体基板の面方向に沿った幅において、支持基板と接触する部分の最小幅が活性層内に位置する部分の最小幅よりも広くされている。
　これによれば、コンタクト電極の最小幅が活性層内に位置する部分の最小幅で一定とされている場合と比較して、コンタクト電極と支持基板との接触面積を増加でき、支持基板のノイズを引き抜き易くできる。
　また、本開示の別の観点によれば、半導体装置の製造方法では、半導体基板を用意することと、活性層に、トレンチ分離部を構成する溝部を形成すると共に、埋込絶縁膜に達する貫通孔を形成することと、溝部および貫通孔に絶縁膜を配置することにより、溝部に絶縁膜が配置されたトレンチ分離部を構成することと、貫通孔に配置された絶縁膜を除去すると共に、貫通孔から露出する埋込絶縁膜を除去し、貫通孔を掘り下げることで貫通孔から支持基板を露出させることと、貫通孔に支持基板と電気的に接続されるコンタクト電極を形成することと、を行い、支持基板を露出させることでは、ウェットエッチングを行って埋込絶縁膜を等方的に除去することにより、対向する側面の間隔において、支持基板を露出させる部分の最小間隔が活性層内に位置する部分の最小間隔より広くなるようにし、コンタクト電極を形成することでは、支持基板と接触する部分の最小幅が活性層内に位置する部分の最小幅よりも広くなるようにする。
　これによれば、コンタクト電極のうちの支持基板と接触する部分の最小幅が活性層内に位置する部分の最小幅よりも広くなる半導体装置を製造できる。つまり、コンタクト電極と支持基板との接触面積を増加して支持基板のノイズを引き抜き易くした半導体装置を製造できる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１に示す引抜領域の平面図である。 図１に示す半導体装置にノイズが発生した際のノイズの伝搬経路を示す模式図である。 図１に示す半導体装置の製造工程を示す断面図である。 図４Ａに続く半導体装置の製造工程を示す断面図である。 図４Ｂに続く半導体装置の製造工程を示す断面図である。 図４Ｃに続く半導体装置の製造工程を示す断面図である。 図４Ｄに続く半導体装置の製造工程を示す断面図である。 図４Ｅに続く半導体装置の製造工程を示す断面図である。 図４Ｆに続く半導体装置の製造工程を示す断面図である。 図４Ｇに続く半導体装置の製造工程を示す断面図である。 図４Ｈに続く半導体装置の製造工程を示す断面図である。 ウェットエッチングを行う際に発生し得る課題を説明するための図である。 支持基板の酸素濃度とアライメントズレ量との関係を示す図である。 ウェハ状態で行うトレンチ分離部の異常判定を行う際の模式図であって、コンタクト電極が独立している場合の模式図である。 ウェハ状態で行うトレンチ分離部の異常判定を行う際の模式図であって、コンタクト電極がフィールド電極と接続されている場合の模式図である。 第２実施形態における半導体装置の断面図である。 第２実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 第３実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 第３実施形態におけるノイズの伝搬量を説明するための図である。 第１コンタクト電極と第２コンタクト電極との間隔と、ノイズ伝搬量および面積効率との関係を示す図である。 他の実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 他の実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 他の実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。 他の実施形態における素子領域、トレンチ分離部、コンタクト電極の位置関係を示す平面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、図１に示されるように、支持基板１１上に埋込絶縁膜１２を介して活性層１３が積層された半導体基板としてのＳＯＩ（Silicon On Insulatorの略）基板１０を用いて構成される。
　支持基板１１は、Ｎ－型のシリコン基板等で構成されている。また、支持基板１１は、本実施形態では、酸素濃度が１．２７～１．６９×１０１８ａｔｏｍ／ｃｍ３とされている。埋込絶縁膜１２は、酸化膜等で構成され、支持基板１１と活性層１３との間の絶縁性を保持するために厚さが数μｍ程度と厚くされている。活性層１３は、本実施形態では、Ｐ型の半導体層にリン等のＮ型不純物がイオン注入されて熱処理されることでＮ－型とされている。以下では、ＳＯＩ基板１０における活性層１３のうちの埋込絶縁膜１２側と反対側の表面を含む面をＳＯＩ基板１０の主面１０ａともいう。
　活性層１３は、トレンチ分離部２０により、素子領域３１、引抜領域３２、フィールド領域３３に区画形成されている。本実施形態では、活性層１３は、素子領域３１と引抜領域３２との間にフィールド領域３３が配置されるように、トレンチ分離部２０によって区画されている。なお、本実施形態では、フィールド領域３３は、複数形成されており、引抜領域３２を挟んで素子領域３１と反対側にも形成されている。
　トレンチ分離部２０は、ＳＯＩ基板１０の主面１０ａから埋込絶縁膜１２に達するように形成された溝部２１に、当該溝部２１を埋め込むように絶縁膜２２が配置されることで構成されている。なお、絶縁膜２２は、後述するように、デポジション等による絶縁材料の埋め込みによって溝部２１に配置される。
　素子領域３１には、本実施形態では、不純物が拡散して構成される拡散領域を用いてスイッチング素子が形成されている。具体的には、素子領域３１には、活性層１３の表層部に活性層１３よりも高不純物濃度とされたｐ型のボディ領域４１が形成されている。そして、ボディ領域４１の表層部には、Ｎ＋型のソース領域４２が形成されている。
　また、素子領域３１には、活性層１３の表層部であって、ボディ領域４１から離れた位置にＮ型のドリフト領域４３が形成されている。そして、ドリフト領域４３の表層部には、ドリフト領域４３よりも高不純物濃度とされたＮ＋型のドレイン領域４４が形成されている。
　また、素子領域３１の表層部には、ＳＴＩ（Shallow Trench Isolationの略）分離部５０が形成されている。なお、ＳＴＩ分離部５０は、活性層１３の表層部に所定深さのトレンチ５１を形成してトレンチ５１内を絶縁膜５２で埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishingの略）法等で平坦化することによって形成される。また、ＳＴＩ分離部５０は、引抜領域３２およびフィールド領域３３にも形成されている。
　そして、ＳＴＩ分離部５０には、素子領域３１において、ボディ領域４１、ソース領域４２、ドリフト領域４３、およびドレイン領域４４が露出するように開口部５０ａが形成されている。また、ＳＴＩ分離部５０には、引抜領域３２において、後述するコンタクト電極８１が露出するように開口部５０ｂが形成されている。なお、ＳＴＩ分離部５０には、図１とは別断面において、フィールド領域３３の一部を露出させる開口部も形成されている。
　素子領域３１におけるＳＯＩ基板１０の主面１０ａ上には、ゲート絶縁膜６１を介してゲート電極６２が配置されている。ゲート絶縁膜６１は、ＳＴＩ分離部５０におけるボディ領域４１側の部分上からボディ領域４１上に渡って形成され、ゲート電極６２は、当該ゲート絶縁膜６１上に形成されている。
　さらに、素子領域３１には、後述する第１、第２接続ビア１３１、１３２と接続される部分に、第１、第２接続ビア１３１、１３２との接触抵抗を低減するためのシリサイド層７１、７２が形成されている。本実施形態では、シリサイド層７１は、ソース領域４２上に形成され、シリサイド層７２は、ドレイン領域４４上に形成されている。また、各シリサイド層７１、７２は、例えば、コバルトシリコン（ＣｏＳｉ）で構成される。
　本実施形態では、このようにして素子領域３１にＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）素子が形成されている。そして、本実施形態における素子領域３１に形成されたＭＯＳＦＥＴ素子は、ゲート電極６２に印加される電圧が切り替えられることで電流が流れるオン状態、電流が流れないオフ状態が頻繁に切り替えられて用いられる。このため、このＭＯＳＦＥＴ素子は、ノイズが発生する可能性がある。つまり、本実施形態では、素子領域３１には、ノイズを発生し得るノイズ発生素子が形成されているといえる。
　引抜領域３２には、図１および図２に示されるように、支持基板１１と電気的に接続されるコンタクト電極８１が配置されている。具体的には、引抜領域３２には、ＳＯＩ基板１０の主面１０ａから埋込絶縁膜１２を貫通して支持基板１１に達する貫通孔８２が形成されている。そして、コンタクト電極８１は、支持基板１１と電気的に接続されるように、貫通孔８２に配置されている。なお、図２は、図１の引抜領域３２の平面図であるが、後述する第３配線部１４３、層間絶縁膜１２０、表面絶縁膜１１０を省略して示してある。また、図１中の引抜領域３２は、図２中のI－I線に沿った断面に相当している。
　本実施形態では、貫通孔８２は、図２に示されるように、開口部が矩形状とされている。また、貫通孔８２は、図１に示されるように、対向する側面の間隔において、支持基板１１を露出させる部分の第１最小間隔Ｌ１が活性層１３中に位置する部分の第２最小間隔Ｌ２より広くされている。そして、コンタクト電極８１は、貫通孔８２を埋め込むように配置されている。
　このため、コンタクト電極８１は、ＳＯＩ基板１０の面方向に沿った方向の長さを幅とすると、支持基板１１と接続される部分の最小幅（以下では、第１最小幅という）Ｌ１が活性層１３内に位置する部分の最小幅（以下では、第２最小幅という）Ｌ２より広くなる。特に限定されるものではないが、例えば、第１最小幅Ｌ１は、約２．９μｍ程度とされ、第２最小幅Ｌ２は、約１．２μｍ程度とされる。なお、コンタクト電極８１は、貫通孔８２を埋め込むように配置されるため、第１最小幅Ｌ１は、貫通孔８２の第１最小間隔Ｌ１と等しくなり、第２最小幅Ｌ２は、貫通孔８２の第２最小間隔Ｌ２と等しくなる。
　また、本実施形態では、後述するように、コンタクト電極８１は、ドープトポリシリコンを埋め込むことによって形成される。このため、貫通孔８２は、ドープトポリシリコンの埋込性の向上を図るため、主面１０ａを開口する部分の最小幅も第２最小間隔Ｌ２より広くされている。そして、コンタクト電極８１は、貫通孔８２における主面１０ａ側の部分も埋め込むように配置されている。このため、本実施形態のコンタクト電極８１は、略断面Ｉ字状とされているともいえる。
　また、コンタクト電極８１は、支持基板１１の導電型と一致するように、リン等がドープされたＮ型のポリシリコンで構成されている。これにより、コンタクト電極８１と支持基板１１とをオーミック接続することができる。
　さらに、支持基板１１には、コンタクト電極８１と接続される部分に、Ｎ型の染み出し層１４が形成されている。この染み出し層１４は、後述するように、貫通孔８２にコンタクト電極８１が配置された後、素子領域３１にソース領域４２やドレイン領域４４等を形成するための熱処理が行われた際にコンタクト電極８１に含まれるリンが支持基板１１に染み出すことで形成される。つまり、本実施形態の染み出し層１４は、染み出し層１４を形成するための特別な処理が行われずに形成される。
　さらに、引抜領域３２には、後述する第３接続ビア１３３と接続される部分に、第３接続ビア１３３との接触抵抗を低減するためのシリサイド層８３が形成されている。なお、シリサイド層８３は、素子領域３１に形成されるシリサイド層７１、７２と同様に、例えば、コバルトシリコンで構成される。
　ＳＯＩ基板１０の主面１０ａ上には、配線層１００が形成されている。本実施形態では、主面１０ａ上に表面絶縁膜１１０が形成され、表面絶縁膜１１０上に層間絶縁膜１２０が形成されている。なお、表面絶縁膜１１０は、ゲート絶縁膜６１およびゲート電極６２を覆うように形成されている。
　そして、層間絶縁膜１２０および表面絶縁膜１１０には、ソース領域４２上のシリサイド層７１を露出させる第１コンタクトホール１２１、ドレイン領域４４上のシリサイド層７２を露出させる第２コンタクトホール１２２が形成されている。また、層間絶縁膜１２０および表面絶縁膜１１０には、コンタクト電極８１上のシリサイド層８３を露出させる第３コンタクトホール１２３が形成されている。そして、第１～第３コンタクトホール１２１～１２３には、タングステンが埋め込まれることにより、各シリサイド層７１、７２、８３と電気的に接続される第１～第３接続ビア１３１～１３３が配置されている。
　本実施形態では、第３コンタクトホール１２３は、図１および図２に示されるようにコンタクト電極８１の複数個所を露出させるように複数形成されている。具体的には、第３コンタクトホール１２３は、２列に渡って主面１０ａの一方向に沿って複数形成されている。そして、第３接続ビア１３３は、各第３コンタクトホール１２３に配置されている。
　なお、図１とは別断面において、層間絶縁膜１２０および表面絶縁膜１１０には、フィールド領域３３を露出させる第４コンタクトホールが形成されている。そして、第４コンタクトホールには、タングステンが埋め込まれることにより、第４接続ビアが配置されている。
　層間絶縁膜１２０上には、第１～第３接続ビア１３１～１３３とそれぞれ接続されるように、アルミニウム等で構成される第１～第３配線部１４１～１４３が形成されている。なお、第３配線部１４３は、各第３接続ビア１３３と接続されるように形成されている。
　また、本実施形態では、第３配線部１４３は、第３接続ビア１３３を介してコンタクト電極８１と接続されるが、他の配線部や他の領域等とは電気的に接続されないように形成されている。つまり、第３配線部１４３は、コンタクト電極８１のみと接続される配線部とされており、独立した配線となっている。このため、コンタクト電極８１は、他の領域とは接続されていない。
　なお、各フィールド領域３３は、図１とは別断面において、層間絶縁膜１２０上に形成された第４配線部と第４接続ビアを介して電気的に接続されている。また、各フィールド領域３３同士は、後述の図７に示されるように、それぞれ第４配線部１４４を通じて電気的に接続されている。
　以上が本実施形態における半導体装置の構成である。このような半導体装置では、図３に示されるように、素子領域３１に形成されたＭＯＳＦＥＴ素子からノイズが発生する可能性があり、当該ノイズが支持基板１１に伝搬される可能性がある。この場合、支持基板１１に伝搬されたノイズは、図３中の矢印Ａで示されるように、コンタクト電極８１によって引き抜かれるため、当該ノイズが他の領域に伝搬されることを抑制できる。
　この際、本実施形態では、コンタクト電極８１は、第１最小幅Ｌ１が第２最小幅Ｌ２よりも広くされている。このため、コンタクト電極８１の第１最小幅Ｌ１が第２最小幅Ｌ２と同じとされている場合と比較して、コンタクト電極８１と支持基板１１との接触面積を増加でき、支持基板１１のノイズを引き抜き易くできる。
　次に、上記半導体装置の製造方法について、図４Ａ～図４Ｉを参照しつつ説明する。なお、素子領域３１に形成されるＭＯＳＦＥＴ素子の製造方法は従来と同様であるため、以下では、引抜領域３２に形成されるコンタクト電極８１の製造方法を中心に説明する。また、本実施形態では、以下の工程は、異なるチップ領域がスクライブ領域を挟んで配置されたウェハ状態で行われ、各チップ領域に対して同一の工程が同時に実施される。
　まず、図４Ａに示されるように、活性層１３の表層部にＳＴＩ分離部５０が形成されたウェハ状のＳＯＩ基板１０を用意する。次に、主面１０ａ上に、ＣＶＤ（Chemical Vapor Depositionの略)法等によって窒化膜２１０、酸化膜２２０を順に成膜することで構成されるハードマスクを形成する。そして、このハードマスクを溝部２１および貫通孔８２の形成領域が露出するようにパターニングする。
　次に、図４Ｂに示されるように、ドライエッチングを行うことにより、溝部２１および貫通孔８２を同時に形成する。
　続いて、図４Ｃに示されるように、溝部２１および貫通孔８２に酸化膜等の絶縁膜２２を埋め込む。これにより、溝部２１に絶縁膜２２が配置されてトレンチ分離部２０が構成される。なお、絶縁膜２２を埋め込む際には、例えば、溝部２１および貫通孔８２の途中部まで絶縁膜が埋め込まれるようにデポジションを行い、エッチバックを行った後に再びデポジションを行う。その後、ＣＶＤ法等により、ＴＥＯＳ（Tetraethyl orthosilicateの略）等を成膜することで溝部２１および貫通孔８２の主面１０ａ側の部分が閉塞されるようにする。これにより、特に、溝部２１の開口部側の部分に絶縁膜２２が配置されないという不具合が発生することを抑制できる。その後、酸化膜２２０をＣＭＰ法等で除去する。
　次に、図４Ｄに示されるように、ＣＶＤ法等により、窒化膜２３０を再び成膜する。これにより、溝部２１および貫通孔８２が窒化膜２３０で閉塞された状態となる。つまり、トレンチ分離部２０では、絶縁膜２２上に窒化膜２３０が配置された状態となる。
　続いて、図４Ｅに示されるように、窒化膜２３０上にフォトレジスト２４０を配置し、窒化膜２３０のうちの貫通孔８２を閉塞する部分が露出するようにフォトレジスト２４０をパターニングする。そして、フォトレジスト２４０をマスクとし、貫通孔８２の開口部側の部分の幅が広くなるようにドライエッチングを行う。この際、貫通孔８２の開口部側の部分に配置された絶縁膜２２も除去される。
　次に、図４Ｆに示されるように、ウェットエッチングを行うことにより、貫通孔８２に形成された絶縁膜２２を除去すると共に、貫通孔８２から露出する埋込絶縁膜１２を除去する。この際、ウェットエッチングを行うため、埋込絶縁膜１２は、等方的に除去される。したがって、貫通孔８２は、対向する側面の間隔において、支持基板１１を露出させる部分の第１最小間隔Ｌ１が活性層１３中に位置する部分の第２最小間隔Ｌ２より広くなる。なお、ウェットエッチングを行う際には、バッファードフッ酸等がエッチング液として用いられる。
　ここで、本実施形態では、図４Ｄの工程にて溝部２１の開口部が閉塞されるように窒化膜２３０を配置しているため、トレンチ分離部２０の絶縁膜２２が除去されてしまうことを抑制できる。すなわち、図５に示されるように、窒化膜２１０とフォトレジスト２４０とは密着性が低いため、ウェットエッチングを行っている際にフォトレジスト２４０が窒化膜２１０から剥離してフォトレジスト２４０と窒化膜２１０との間に隙間が形成される可能性がある。この場合、窒化膜２３０が形成されていないと、当該隙間を通じてエッチング液が溝部２１の開口部側から侵入して絶縁膜２２が除去されてしまう可能性がある。そして、絶縁膜２２が除去されてしまうと、トレンチ分離部２０の耐圧低下や、配線層１００の平坦性低下等の不具合が発生する可能性がある。
　これに対し、本実施形態では、溝部２１の開口部を窒化膜２３０で閉塞するようにしている。このため、仮にフォトレジスト２４０と窒化膜２３０との間に隙間が形成されたとしても、トレンチ分離部２０を構成する絶縁膜２２が除去されることを抑制できる。
　続いて、図４Ｇに示されるように、ＣＶＤ法等により、貫通孔８２が埋め込まれるように、リン等がドープされたドープトポリシリコンを成膜してコンタクト電極８１を形成する。
　次に、図４Ｈに示されるように、主面１０ａ上に形成されたドープトポリシリコン、および窒化膜２１０、２３０をＣＭＰ法等によって除去する。
　その後、素子領域３１に不純物を適宜イオン注入した後、複数回の熱処理を行うことにより、ボディ領域４１、ソース領域４２、ドリフト領域４３、およびドレイン領域４４を形成する。なお、複数回の熱処理は、適宜温度が設定されて行われるが、本実施形態では、最も高い熱処理の温度が１１００℃程度とされる。この際、図４Ｉに示されるように、熱処理によってコンタクト電極８１を構成するドープトポリシリコンのリンが支持基板１１に染み出すため、支持基板１１に染み出し層１４が形成される。つまり、本実施形態では、染み出し層１４は、素子領域３１に各領域４１～４４を形成する工程と同じ工程で形成される。このため、染み出し層１４を形成するための特別な工程は行わない。
　ここで、熱処理を行う際には、支持基板１１を加熱炉に固定して行われるが、支持基板１１に欠陥としての転位が発生すると支持基板１１が反ってしまう可能性がある。そして、支持基板１１が反ってしまうと、素子領域３１に形成されるソース領域４２やドレイン領域４４等のアライメントズレが発生し、半導体装置の特性が変化してしまう。
　具体的には、支持基板１１は、酸素濃度が少なすぎると、発生した転位の伸張を妨げる酸素原子が少なくなるために転位が伸張し易くなり、反り易くなる。また、支持基板１１は、酸素濃度が多すぎると、酸素原子によって転位が発生し易くなってしまい、反り易くなる。つまり、支持基板１１の反りを抑制するためには、酸素濃度を適切に設定することが好ましい。
　このため、本発明者らは、支持基板１１の酸素濃度と、素子領域３１におけるソース領域４２やドレイン領域４４等のアライメントズレ量についての実験を行い、図６に示す結果を得た。すなわち、図６に示されるように、アライメントズレ量は、支持基板１１の酸素濃度が１．４７５×１０１８ａｔｏｍ／ｃｍ３の際に最も小さくなる。そして、アライメントズレ量は、支持基板１１の酸素濃度が１．４７５×１０１８ａｔｏｍ／ｃｍ３より低くなるにつれて大きくなる。また、アライメントズレ量は、支持基板１１の酸素濃度が１．４７５×１０１８ａｔｏｍ／ｃｍ３より高くなるにつれて大きくなる。そして、現状では、一般的にアライメントズレ量は、０．０７μｍ以下に抑えたいという要望がある。このため、本実施形態では、支持基板１１の酸素濃度が１．２７～１．６９×１０１８ａｔｏｍ／ｃｍ３とされている。これにより、素子領域３１にソース領域４２やドレイン領域４４を形成する際のアライメントズレ量が大きくなることを抑制でき、半導体装置の特性が変化してしまうことを抑制できる。
　その後は、特に図示しないが、素子領域３１にシリサイド層７１、７２を形成すると共に、引抜領域３２にシリサイド層８３を形成した後、表面絶縁膜１１０および層間絶縁膜１２０を順に形成する。そして、層間絶縁膜１２０および表面絶縁膜１１０を貫通する第１～第３コンタクトホール１２１～１２３等を形成し、第１～第３コンタクトホール１２１～１２３にタングステンを埋め込んで第１～第３接続ビア１３１～１３３等を形成する。続いて、層間絶縁膜１２０上にアルミニウムで構成される金属層を成膜した後、当該金属層をパターニングして第１～３配線部１４１～１４３等を形成する。
　なお、第１～第３コンタクトホール１２１～１２３、第１～第３接続ビア１３１～１３３、第１～第３配線部１４１～１４３を形成する工程では、それぞれ第４コンタクトホール、第４接続ビア、第４配線部も形成される。また、本実施形態では、上記工程をウェハ状態で行っている。このため、第１～第３コンタクトホール１２１～１２３、第１～第３接続ビア１３１～１３３、第１～第３配線部１４１～１４３を形成する工程では、それぞれスクライブ領域を露出させる第５コンタクトホール、第５コンタクトホールに配置される第５接続ビア、第５接続ビアと電気的に接続される第５配線部も形成される。スクライブ領域を露出させる第５コンタクトホール、第５コンタクトホールに配置される第５接続ビア、第５接続ビアと電気的に接続される第５配線部については、後述する。
　次に、本実施形態では、トレンチ分離部２０の異常判定を行う。なお、本実施形態では、上記工程はウェハ状態で行われており、以下では、図７に示されるように、スクライブ領域３００を挟んで第１チップ領域３１０と第２チップ領域３２０とが配置されている場合を例に挙げて説明する。つまり、以下では、ウェハ状態で第１チップ領域３１０および第２チップ領域３２０におけるトレンチ分離部２０の異常判定を行う場合を例に挙げて説明する。
　本実施形態では、トレンチ分離部２０の異常判定は、図７に示されるように、検査装置４００を各配線部１４１～１４５と接続し、検査装置４００における電源４１１、４２１とグランド４１２、４２２との間に電流が流れるか否かを判定することにより行う。
　なお、図７および後述の図８は、検査装置４００と各領域３１～３３との接続状態等を示す模式図であり、配線層１００中の第１～第５配線部１４１～１４５を点線で簡略化して示してある。また、図７および図８中の第４配線部１４４は、各フィールド領域３３と接続される配線部である。図７および図８中の第５配線部１４５は、層間絶縁膜１２０および表面絶縁膜１１０に形成された第５コンタクトホールに配置された第５接続ビアを介してスクライブ領域３００と接続される配線部である。
　本実施形態では、検査装置４００は、第１検査部４１０と第２検査部４２０とを有し、第１検査部４１０が第１チップ領域３１０に接続され、第２検査部４２０が第２チップ領域３２０に接続される。具体的には、第１検査部４１０は、電源４１１がフィールド領域３３と接続される第４配線部１４４と接続される。また、第１検査部４１０は、グランド４１２が素子領域３１と接続される第１、第２配線部１４１、１４２と接続されると共に、スクライブ領域３００と接続される第５配線部１４５と接続される。そして、第１検査部４１０は、グランド４１３がコンタクト電極８１と接続される第３配線部１４３のみと接続される。つまり、本実施形態では、第１チップ領域３１０のコンタクト電極８１は、独立して第１検査部４１０のグランド４１３に接続される。
　同様に、第２検査部４２０は、電源４２１がフィールド領域３３と接続される第４配線部１４４と接続される。また、第２検査部４２０は、グランド４２２が素子領域３１と接続される第１、第２配線部１４１、１４２と接続されると共に、スクライブ領域３００と接続される第５配線部１４５と接続される。そして、第２検査部４２０は、グランド４２３がコンタクト電極８１と接続される第３配線部１４３のみと接続される。つまり、本実施形態では、第２チップ領域３２０のコンタクト電極８１は、独立して第２検査部４２０のグランド４１３に接続される。
　そして、検査装置４００は、第１チップ領域３１０および第２チップ領域３２０に対して順に電流が流れるか否かの判定を行うことにより、第１チップ領域３１０のトレンチ分離部２０および第２チップ領域３２０のトレンチ分離部２０の異常判定を行う。
　ここで、本実施形態では、コンタクト電極８１がフィールド領域３３とは接続されずに独立しているが、コンタクト電極８１がフィールド領域３３と接続されている場合に発生し得る課題について説明する。
　すなわち、図８に示されるように、コンタクト電極８１がフィールド領域３３と接続されている場合には、例えば、第１チップ領域３１０では、コンタクト電極８１も電源４１１と接続される。この場合、各チップ領域３１０、３２０のコンタクト電極８１は、それぞれ支持基板１１と接続されているため、支持基板１１を介して電気的に接続された状態となっている。そして、例えば、第２チップ領域３２０において、スクライブ領域３００とフィールド領域３３とを区画するトレンチ分離部２０に異常Ｄ２が発生しているとする。
　この場合、第１チップ領域３１０におけるトレンチ分離部２０の異常判定を行うと、第１チップ領域３１０におけるトレンチ分離部２０に異常がないにも関わらず、図８中の矢印Ｃの経路で電流が流れてしまう。このため、第１検査部４１０は、第１チップ領域３１０におけるトレンチ分離部２０に異常がないにも関わらず第１チップ領域３１０におけるトレンチ分離部２０に異常が発生していると誤判定してしまう。
　一方、本実施形態では、コンタクト電極８１がフィールド領域３３と接続されていない。このため、例えば、図７に示されるように、第２チップ領域３２０において、スクライブ領域３００とフィールド領域３３とを区画するトレンチ分離部２０に異常Ｄ１が発生しているとすると、次のようになる。すなわち、第１チップ領域３１０の異常判定を行う場合には、コンタクト電極８１が独立しているため、第１検査部４１０には電流が流れない。そして、第２チップ領域３２０の異常判定を行う場合には、図７中の矢印Ｂ１で示されるように第２検査部４２０に電流が流れる。なお、第２チップ領域３２０の異常判定を行う場合には、図７中の矢印Ｂ２で示されるように、第１検査部４１０のグランド４１２にも電流が流れる。しかしながら、第２チップ領域３２０の異常判定を行っている際に第１検査部４１０のグランド４１２に電流が流れても特に問題はない。
　本実施形態では、このようにトレンチ分離部２０の異常判定を行う。このため、各チップ領域３１０、３２０のトレンチ分離部２０の異常判定を行う際に誤判定してしまうことを抑制できる。その後は、スクライブ領域３００に沿ってチップ単位に分割することにより、上記図１に示す領域を含む半導体装置が製造される。
　以上説明したように、本実施形態では、コンタクト電極８１は、支持基板１１と接続される部分の第１最小幅Ｌ１が活性層１３内に位置する部分の第２最小幅Ｌ２より広くされている。このため、コンタクト電極８１の第１最小幅Ｌ１が第２最小幅Ｌ２と同じとされている場合と比較して、コンタクト電極８１と支持基板１１との接触面積を増加でき、支持基板１１のノイズを引き抜き易くできる。
　また、支持基板１１には、コンタクト電極８１と接触する部分に染み出し層１４が形成されている。このため、コンタクト電極８１と支持基板１１との接触抵抗を低減でき、さらに支持基板１１からノイズを引き抜き易くできる。
　さらに、本実施形態では、コンタクト電極８１を独立して検査装置４００と接続している。このため、ウェハ状態で各チップ領域３１０、３２０におけるトレンチ分離部２０の異常判定を行う際、誤判定してしまうことを抑制できる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対し、コンタクト電極８１の形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図９に示されるように、活性層１３は、トレンチ分離部２０により、第１素子領域３１ａ、第２素子領域３１ｂ、引抜領域３２およびフィールド領域３３に区画されている。
　第１素子領域３１ａには、上記第１実施形態で説明したボディ領域４１、ソース領域４２、ドリフト領域４３、およびドレイン領域４４を有するＭＯＳＦＥＴ素子が形成されている。
　第２素子領域３１ｂには、本実施形態では、Ｎチャネル型のＭＯＳＦＥＴ素子が形成されている。具体的には、活性層１３の表層部にＰ型のウェル層１５１が形成されている。そして、ウェル層１５１の表層部に、Ｎ型のソース領域１５２およびドレイン領域１５３が離れて形成されている。第２素子領域３１ｂにおける主面１０ａ上には、ソース領域１５２とドレイン領域１５３との間の部分にゲート絶縁膜１５４を介してゲート電極１５５が配置されている。
　また、第２素子領域３１ｂには、ソース領域１５２上にシリサイド層１５７が形成され、ドレイン領域１５３上にシリサイド層１５８が形成されている。なお、各シリサイド層１５７、１５８は、シリサイド層７１、７２と同様に、例えば、コバルトシリコン（ＣｏＳｉ）で構成される。
　層間絶縁膜１２０および表面絶縁膜１１０には、ソース領域１５２上のシリサイド層１５７を露出させる第６コンタクトホール１２６、ドレイン領域１５３上のシリサイド層１５８を露出させる第７コンタクトホール１２７が形成されている。そして、第６、第７コンタクトホール１２６、１２７には、タングステンが埋め込まれることにより、各シリサイド層１５７、１５８と電気的に接続される第６、第７接続ビア１３６、１３７が配置されている。また、層間絶縁膜１２０上には、第６、第７接続ビア１３６、１３７と接続される第６、第７配線部１４６、１４７が形成されている。
　なお、本実施形態では、第２素子領域３１ｂに形成されたＭＯＳＦＥＴ素子は、第１素子領域３１ａに形成されたＭＯＳＦＥＴ素子よりもスイッチング制御の間隔が長く、例えば、定電圧を生成する回路の一部として用いられる。このため、このＭＯＳＦＥＴ素子は、ノイズを発生し難く、高精度な制御が望まれる。つまり、本実施形態では、第２素子領域３１ｂには、高精度な制御が望まれる高精度素子が形成されているといえる。
　また、図９および図１０に示されるように、１つのフィールド領域３３および引抜領域３２は、第１素子領域３１ａを囲むように形成されている。そして、引抜領域３２には、素子領域３１を囲むようにコンタクト電極８１が配置されている。なお、コンタクト電極８１の構成は、第１実施形態で説明したコンタクト電極８１の構成と同様である。また、図１０は、平面図であるが、理解をし易くするため、コンタクト電極８１にハッチングを施してある。
　以上説明したように、本実施形態では、コンタクト電極８１が第１素子領域３１ａを囲むように形成されている。つまり、コンタクト電極８１がノイズ発生素子を囲むように形成されている。このため、第１素子領域３１ａで発生するノイズが支持基板１１に伝搬されたとしても、当該ノイズが支持基板１１から第２素子領域３１ｂに伝搬される前にコンタクト電極８１からノイズを引き抜き易くできる。したがって、第２素子領域３１ｂにノイズが伝搬されることを抑制できる。つまり、高精度素子にノイズが伝搬されることを抑制できる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第２実施形態に対し、コンタクト電極８１を２重に備えるようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図１１に示されるように、トレンチ分離部２０により、第１素子領域３１ａを囲むように、第１引抜領域３２ａ、第２引抜領域３２ｂが区画形成されている。そして、第１引抜領域３２ａおよび第２引抜領域３２ｂには、それぞれ第１素子領域３１ａを囲むように、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂが形成されている。
　なお、本実施形態では、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂは、素子領域３１側から第１コンタクト電極８１ａ、第２コンタクト電極８１ｂの順に形成されている。また、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂの構成は、それぞれ第１実施形態で説明したコンタクト電極８１と同様である。そして、図１１は、平面図であるが、理解をし易くするため、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂにハッチングを施してある。
　以上説明したように、本実施形態では、第１素子領域３１ａを囲むように第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂが形成されているため、第１素子領域３１ａで発生したノイズが第２素子領域３１ｂに伝搬されることをさらに抑制できる。
　ここで、第１素子領域３１ａと第２素子領域３１ｂとの間に第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂが形成されている場合について、第２素子領域３１ｂに伝搬され得るノイズについて図１２を参照しつつ説明する。以下では、第１素子領域３１ａに電圧ＶＩＮが入力された場合の第２素子領域３１ｂから出力される電圧ＶＯＵＴについて説明する。言い換えると、第１素子領域３１ａで電圧ＶＩＮのノイズが発生した場合の第２素子領域３１ｂへと伝搬される電圧ＶＯＵＴのノイズについて説明する。
　また、以下では、第１コンタクト電極８１ａにおける抵抗値をＲＳＣ１とし、第２コンタクト電極８１ｂにおける抵抗値をＲＳＣ２とする。支持基板１１のうちの第１素子領域３１ａと対向する部分と第１コンタクト電極８１ａと対向する部分との間の第１抵抗Ｒ１の抵抗値をＲＳＵＢ１、支持基板１１のうちの第１コンタクト電極８１ａと対向する部分と第２コンタクト電極８１ｂと対向する部分との間の第２抵抗Ｒ２の抵抗値をＲＳＵＢ２とする。同様に、支持基板１１のうちの第２コンタクト電極８１ｂと対向する部分と第２素子領域３１ｂと対向する部分との間の第３抵抗Ｒ３の抵抗値をＲＳＵＢ３とする。
　つまり、支持基板１１のうちの第１素子領域３１ａから伝搬されたノイズが第１コンタクト電極８１ａに達するまでのノイズ経路の抵抗値をＲＳＵＢ１とする。同様に、支持基板１１のうちの第１コンタクト電極８１ａと対向する部分から第２コンタクト電極８１ｂに達するまでのノイズ経路の抵抗値をＲＳＵＢ２とする。また、支持基板１１のうちの第２コンタクト電極８１ｂと対向する部分から第２素子領域３１ｂに達するまでのノイズ経路の抵抗値をＲＳＵＢ３とする。
　そして、埋込絶縁膜１２におけるインピーダンスをＺＣとする。また、第２素子領域３１ｂが抵抗値をＲＬＯＡＤとする第４抵抗Ｒ４を介してグランドに接続されているとする。
　この場合、コンタクト電極８１は、ドープトポリシリコンで構成されるため、ＲＳＣ１、ＲＳＣ２＜＜ＲＳＵＢ１、ＲＳＵＢ２、ＲＳＵＢ３と仮定できる。また、埋込絶縁膜１２は厚く形成されているため、ＺＣ＜＜ＲＳＵＢ１、ＲＳＵＢ２、ＲＳＵＢ３と仮定できる。
　このため、支持基板１１のうちの第１コンタクト電極８１ａと対向する部分の電圧Ｖ１、支持基板１１のうちの第２コンタクト電極８１ｂと対向する部分の電圧Ｖ２、第２素子領域３１ｂに伝搬される電圧ＶＯＵＴは、以下のように示される。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
 　そして、上記数式１～数式３をまとめると、ＶＯＵＴは、以下のように示される。
Figure JPOXMLDOC01-appb-M000004
 　ここで、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広くした場合の第２抵抗Ｒ２の抵抗値をＲＳＵＢ２ａとすると、ＶＯＵＴ１は以下のように示される。
Figure JPOXMLDOC01-appb-M000005
 　この場合、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広くした場合の支持基板１１の抵抗値をＲＳＵＢ２ａとしているため、ＲＳＵＢ２＜ＲＳＵＢ２ａとなる。したがって、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広くすると、数式５における第２項の値が小さくなるため、ＶＯＵＴ１がＶＯＵＴより小さくなることが確認される。つまり、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広くすると、第２素子領域３１ｂに伝搬されるノイズを低減できることが確認される。
　なお、第２コンタクト電極８１ｂが形成されていない場合には、上記数式５におけるＲＳＣ２をＲＳＣ２ａとすると、以下のようになる。
Figure JPOXMLDOC01-appb-M000006
 　この場合、ＲＳＣ２＜ＲＳＣ２ａ＝∞と定義できるため、第２項が数式５の第２項よりも大きくなる。このため、第２コンタクト電極８１ｂが形成されていない場合には、ＶＯＵＴ２がＶＯＵＴより大きくなる。つまり、第２コンタクト電極８１ｂが形成されていない場合には、第２コンタクト電極８１ｂが形成されている場合よりも第１素子領域３１ａで発生したノイズが第２素子領域３１ｂに伝搬され易くなる。
　以上のように、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広げた方がＶＯＵＴ１を小さくできる。つまり、第２素子領域３１ｂに伝搬されるノイズを低減できる。しかしながら、数式５からも理解できるように、間隔を広げてＲＳＵＢ２ａを大きくしても、ある程度の間隔となると第２項が飽和するため、ＶＯＵＴ１の値も小さくなり難くなる。つまり、ノイズの伝搬量が飽和する。
　一方、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広げるほど、第２コンタクト電極８１ｂが全体的に大きくなる。つまり、主面１０ａに対する法線方向から視たとき、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広げるほど第２コンタクト電極８１ｂと支持基板１１との接触面積が大きくなる。このため、半導体装置の体格が大きくなり易い。
　ここで、（ノイズ伝搬量の逆数）／（第２コンタクト電極の面積）を面積効率とし、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を広げ続けると仮定する。この場合、ノイズ伝搬量の逆数はある値で飽和するのに対し、第２コンタクト電極８１ｂの面積は増加し続ける。なお、ノイズ伝搬量は、上記数式５で示されるＶＯＵＴ１である。
　例えば、支持基板１１の抵抗率が４０Ω・ｃｍの場合には、図１３に示されるように、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔が３００μｍ以上となると、面積効率が減少し始めることが確認される。このため、支持基板１１の抵抗率が４０Ω・ｃｍの場合には、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔が約３００μｍとされることが好ましい。
　なお、図１３中にも示されているように、面積効率の回帰式は、面積効率をｙ、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔をｘとすると、ｙ＝－３×１０－６×ｘ２＋０．０２１×ｘ＋０．９８９４で示される。また、寄与率は、Ｒ２＝０．９７８１となる。
　このため、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔は、支持基板１１の抵抗値に基づき、面積効率が最大となる付近となるように設定されることが好ましい。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記第１実施形態では、素子領域３１にＰチャネル型のＭＯＳＦＥＴ素子が形成されていてもよい。同様に、上記第３実施形態では、第１素子領域３１ａにＰチャネル型のＭＯＳＦＥＴ素子が形成されていてもよいし、第２素子領域３１ｂにＰチャネル型のＭＯＳＦＥＴ素子が形成されていてもよい。
　また、上記第１実施形態で説明したトレンチ分離部２０の異常判定は、コンタクト電極８１の幅が一定とされている場合についても適用可能である。さらに、トレンチ分離部２０の異常判定は、第１検査部４１０のみを有する検査装置４００を用い、チップ領域毎に順に検査装置４００を接続して各トレンチ分離部２０の異常判定を行うようにしてもよい。また、トレンチ分離部２０の異常判定は、さらに複数の検査部を有する検査装置４００を用い、各検査部を各チップ領域に接続した後、順に各チップ領域のトレンチ分離部２０の異常判定を行うようにしてもよい。
　さらに、上記第２実施形態において、コンタクト電極８１は、素子領域３１を完全に囲むように形成されていなくてもよい。例えば、図１４Ａおよび図１４Ｂに示されるように、コンタクト電極８１は、一部が分断されており、完全に囲んでいなくてもよい。つまり、コンタクト電極８１は、素子領域３１を囲むように形成されていればよい。
　この場合、図１５Ａに示されるように、トレンチ分離部２０は、各コンタクト電極８１をそれぞれ囲むように形成されていてもよい。つまり、トレンチ分離部２０は、１つのトレンチ分離部２０が１つのコンタクト電極８１を囲むように形成されていてもよい。また、図１５Ｂに示されるように、トレンチ分離部２０は、１つのトレンチ分離部２０が２つのコンタクト電極８１を囲むように形成されていてもよい。さらに、特に図示しないが、トレンチ分離部２０は、１つのトレンチ分離部２０が３つ以上のコンタクト電極８１を囲むように形成されていてもよい。
　これらのような構成では、フィールド領域３３がトレンチ分離部２０によって分断されなくなる。つまり、各フィールド領域３３は、互いに繋がった状態となる。このため、例えば、トレンチ分離部２０の異常判定を行う際等において、各フィールド領域３３にそれぞれ配線等を配置する必要がなく、レイアウト作業の簡略化、検査設計の簡略化、および検査工程の簡略化を図ることができる。
　また、上記第２実施形態において、ノイズ発生素子となるスイッチング素子が隣合って配置される場合には、コンタクト電極８１は、各スイッチング素子が形成される素子領域３１を纏めて囲むように形成されていてもよい。例えば、２つのノイズ発生素子となるスイッチ素子が隣合う第１素子領域３１ａに形成されている場合には、２つの第１素子領域３１ａを囲むようにコンタクト電極８１が形成されていてもよい。同様に、上記第３実施形態において、第１コンタクト電極８１ａおよび第２コンタクト電極８１ｂは、２つの第１素子領域３１ａを囲むように形成されていてもよい。
　さらに、上記第２実施形態において、コンタクト電極８１は、第２素子領域３１ｂを囲むように形成されていてもよい。このような構成としても、第１素子領域３１ａで発生したノイズが第２素子領域３１ｂに伝搬され難くなるため、上記第２実施形態と同様の効果を得ることができる。つまり、ノイズ発生素子から発生するノイズが高精度素子に伝搬され難くなるのであれば、コンタクト電極８１は、第１素子領域３１ａまたは第２素子領域３１ｂのいずれを囲むようにしてもよい。また、コンタクト電極８１は、２つ形成され、一方が第１素子領域３１ａを囲むように形成され、他方が第２素子領域３１ｂを囲むように形成されていてもよい。
　そして、上記第３実施形態では、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間隔を３００μｍ程度離すことが好ましいため、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間の領域に別の素子を形成するようにしてもよい。なお、第１コンタクト電極８１ａと第２コンタクト電極８１ｂとの間の領域に別の素子を形成する場合には、ノイズの影響が少ない素子を形成することが好ましく、例えば、デジタル処理を実行する素子等が形成されることが好ましい。
　さらに、上記各実施形態において、染み出し層１４は、素子領域３１にソース領域４２やドレイン領域４４を形成する場合の熱処理とは別の熱処理によって形成されるようにしてもよい。
　また、上記各実施形態において、第３コンタクトホール１２３は、１つのみ形成され、第３配線部１４３は、１つの第３接続ビア１３３と接続されるようにしてもよい。
　さらに、上記各実施形態において、コンタクト電極８１は、ホウ素等がドープされたＰ型のポリシリコンで構成されていてもよい。この場合は、支持基板１１をＰ型とすることが好ましい。
　さらに、上記各実施形態において、ＳＯＩ基板１０を用意する際には、予めチップ単位に分割されたものを用意するようにしてもよい。

Claims (11)

  1. 　コンタクト電極（８１、８１ａ、８１ｂ）を有する半導体装置であって、
    　支持基板（１１）、埋込絶縁膜（１２）、活性層（１３）が順に積層された半導体基板（１０）と、
    　前記活性層に形成され、当該活性層を引抜領域（３２、３２ａ、３２ｂ）を含む複数の領域に区画するトレンチ分離部（２０）と、
    　前記引抜領域に前記半導体基板の主面（１０ａ）から前記支持基板に達するように貫通孔（８２）が形成されており、前記貫通孔に配置されて前記支持基板と電気的に接続される前記コンタクト電極と、を備え、
    　前記コンタクト電極は、前記半導体基板の面方向に沿った幅において、前記支持基板と接触する部分の最小幅（Ｌ１）が前記活性層内に位置する部分の最小幅（Ｌ２）よりも広くされている半導体装置。
  2. 　前記コンタクト電極は、第１導電型または第２導電型の不純物がドープされたドープトポリシリコンで構成されており、
    　前記支持基板には、前記コンタクト電極と接触する部分に、前記コンタクト電極と同じ導電型とされた染み出し層（１４）が形成されている請求項１に記載の半導体装置。
  3. 　前記活性層は、前記トレンチ分離部によって前記引抜領域および素子領域（３１、３１ａ、３１ｂ）を含むように区画されており、
    　前記素子領域には、スイッチング素子が形成されており、
    　前記コンタクト電極は、前記素子領域を囲むように形成されている請求項１または２に記載の半導体装置。
  4. 　前記コンタクト電極は、前記素子領域を囲むように形成された第１コンタクト電極（８１ａ）と、前記第１コンタクト電極を囲むように形成された第２コンタクト電極（８１ｂ）とを有する請求項３に記載の半導体装置。
  5. 　前記スイッチング素子は、拡散領域（４１～４４、１５１～１５３）を有する構成とされており、
    　前記支持基板は、酸素濃度が１．２７～１．６９×１０１８ａｔｏｍｓ／ｃｍ３とされている請求項３または４に記載の半導体装置。
  6. 　前記半導体基板の主面上には、前記コンタクト電極と接続される配線部（１４３）を有する配線層（１００）が形成されており、
    　前記配線部は、前記コンタクト電極のみと接続されている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 　支持基板（１１）、埋込絶縁膜（１２）、活性層（１３）が順に積層された半導体基板（１０）と、
    　前記活性層に形成され、当該活性層を引抜領域（３２、３２ａ、３２ｂ）を含む複数の領域に区画するトレンチ分離部（２０）と、
    　前記引抜領域に前記半導体基板の主面（１０ａ）から前記支持基板に達するように貫通孔（８２）が形成されており、前記貫通孔に配置されて前記支持基板と電気的に接続されるコンタクト電極（８１、８１ａ、８１ｂ）と、を備える半導体装置の製造方法であって、
    　前記半導体基板を用意することと、
    　前記活性層に、前記トレンチ分離部を構成する溝部（２１）を形成すると共に、前記埋込絶縁膜に達する前記貫通孔を形成することと、
    　前記溝部および前記貫通孔に絶縁膜（２２）を配置することにより、前記溝部に前記絶縁膜が配置された前記トレンチ分離部を構成することと、
    　前記貫通孔に配置された前記絶縁膜を除去すると共に、前記貫通孔から露出する前記埋込絶縁膜を除去し、前記貫通孔を掘り下げることで前記貫通孔から前記支持基板を露出させることと、
    　前記貫通孔に前記支持基板と電気的に接続される前記コンタクト電極を形成することと、を行い、
    　前記支持基板を露出させることでは、ウェットエッチングを行って前記埋込絶縁膜を等方的に除去することにより、対向する側面の間隔において、前記支持基板を露出させる部分の最小間隔（Ｌ１）が前記活性層内に位置する部分の最小間隔（Ｌ２）より広くなるようにし、
    　前記コンタクト電極を形成することでは、前記支持基板と接触する部分の最小幅（Ｌ１）が前記活性層内に位置する部分の最小幅（Ｌ２）よりも広くなるようにする半導体装置の製造方法。
  8. 　前記コンタクト電極を形成することでは、第１導電型または第２導電型の不純物がドープされたドープトポリシリコンを配置することで前記コンタクト電極を形成し、
    　前記コンタクト電極を配置することの後、熱処理を行うことにより、前記ドープトポリシリコンにドープされた不純物を前記支持基板に染み出させ、前記支持基板のうちの前記コンタクト電極と接触する部分に前記コンタクト電極と同じ導電型の染み出し層（１４）を形成する請求項７に記載の半導体装置の製造方法。
  9. 　前記溝部を形成することでは、前記活性層が前記引抜領域および素子領域（３１、３１ａ、３１ｂ）を含む複数の領域に区画されるように前記溝部を形成し、
    　前記コンタクト電極を形成することの後、熱処理を含む工程を行うことにより、前記素子領域に拡散領域（４１～４４、１５１～１５３）を形成することを行い、
    　前記染み出し層を形成することの熱処理と前記拡散領域を形成することの熱処理とは、同じ熱処理で行われる請求項８に記載の半導体装置の製造方法。
  10. 　前記半導体基板を用意することでは、前記支持基板の酸素濃度が１．２７～１．６９×１０１８ａｔｏｍｓ／ｃｍ３であるものを用意する請求項９に記載の半導体装置の製造方法。
  11. 　前記半導体基板を用意することでは、複数のチップ領域（３１０、３２０）がスクライブ領域（３００）を挟んで配置されたウェハ状の前記半導体基板を用意し、
    　前記コンタクト電極を配置することの後、前記半導体基板の主面上に前記コンタクト電極と接続される配線部（１３３）を有する配線層（１００）を形成することと、前記トレンチ分離部の異常判定を行うことと、を行い、
    　前記配線層を形成することでは、前記配線部が前記コンタクト電極のみと接続されるようにし、
    　前記トレンチ分離部の異常判定を行うことでは、前記チップ領域に検査装置（４００）を接続することと、前記活性層を含む経路に電流が流れるか否かを判定することによって前記トレンチ分離部の異常判定を行うことと、を行い、
    　前記検査装置と接続することでは、前記コンタクト電極と接続される前記配線部を独立して前記検査装置と接続する請求項７ないし１０のいずれか１つに記載の半導体装置の製造方法。
PCT/JP2019/025670 2018-07-02 2019-06-27 半導体装置およびその製造方法 WO2020009003A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/137,751 US20210119001A1 (en) 2018-07-02 2020-12-30 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018126223A JP2020004936A (ja) 2018-07-02 2018-07-02 半導体装置およびその製造方法
JP2018-126223 2018-07-02

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/137,751 Continuation US20210119001A1 (en) 2018-07-02 2020-12-30 Semiconductor device and manufacturing method of the same

Publications (1)

Publication Number Publication Date
WO2020009003A1 true WO2020009003A1 (ja) 2020-01-09

Family

ID=69059526

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/025670 WO2020009003A1 (ja) 2018-07-02 2019-06-27 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US20210119001A1 (ja)
JP (1) JP2020004936A (ja)
WO (1) WO2020009003A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039918A (ja) * 2002-07-04 2004-02-05 Denso Corp 絶縁分離型半導体装置のための評価用半導体基板及び絶縁不良評価方法
JP2004207271A (ja) * 2002-12-20 2004-07-22 Nec Electronics Corp Ｓｏｉ基板及び半導体集積回路装置
JP2004363182A (ja) * 2003-06-02 2004-12-24 Sumitomo Mitsubishi Silicon Corp 貼り合わせ誘電体分離ウェーハおよびその製造方法
JP2009054828A (ja) * 2007-08-28 2009-03-12 Renesas Technology Corp 半導体装置およびその製造方法
JP2010153786A (ja) * 2008-12-23 2010-07-08 Internatl Business Mach Corp <Ibm> 半導体構造、半導体構造を形成する方法、および半導体デバイスを操作する方法（信号忠実度および電気的分離が強化されたｓｏｉ無線周波スイッチ）
JP2012175061A (ja) * 2011-02-24 2012-09-10 Rohm Co Ltd 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661190A (ja) * 1992-08-05 1994-03-04 Hitachi Ltd ドライエッチング方法
JP2003110027A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013098255A (ja) * 2011-10-28 2013-05-20 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039918A (ja) * 2002-07-04 2004-02-05 Denso Corp 絶縁分離型半導体装置のための評価用半導体基板及び絶縁不良評価方法
JP2004207271A (ja) * 2002-12-20 2004-07-22 Nec Electronics Corp Ｓｏｉ基板及び半導体集積回路装置
JP2004363182A (ja) * 2003-06-02 2004-12-24 Sumitomo Mitsubishi Silicon Corp 貼り合わせ誘電体分離ウェーハおよびその製造方法
JP2009054828A (ja) * 2007-08-28 2009-03-12 Renesas Technology Corp 半導体装置およびその製造方法
JP2010153786A (ja) * 2008-12-23 2010-07-08 Internatl Business Mach Corp <Ibm> 半導体構造、半導体構造を形成する方法、および半導体デバイスを操作する方法（信号忠実度および電気的分離が強化されたｓｏｉ無線周波スイッチ）
JP2012175061A (ja) * 2011-02-24 2012-09-10 Rohm Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2020004936A (ja) 2020-01-09
US20210119001A1 (en) 2021-04-22

Similar Documents

Publication Publication Date Title
US6876055B2 (en) Semiconductor device and its production method
KR102307226B1 (ko) 반도체 장치
JP2008034649A (ja) 半導体装置
JP3888658B2 (ja) Ｓｏｉ構造を有する半導体素子及びその製造方法
CN106531794B (zh) 高压金属氧化物半导体晶体管元件及其制造方法
TWI690025B (zh) 絕緣體上半導體基底、其形成方法以及積體電路
JP2009206144A (ja) 半導体装置およびその製造方法
US20200328116A1 (en) Semiconductor device and method for fabricating the same
JP2005175306A (ja) 半導体集積回路装置及びその製造方法
JP5096675B2 (ja) 半導体装置の製造方法および半導体装置
TWI587402B (zh) 高壓半導體裝置及其製造方法
JP4579512B2 (ja) 半導体装置およびその製造方法
WO2020017384A1 (ja) 半導体装置及びその製造方法
JP5367390B2 (ja) 半導体装置及びその製造方法
WO2020009003A1 (ja) 半導体装置およびその製造方法
JP2008060537A (ja) 半導体装置及びその製造方法
JP5353093B2 (ja) 半導体装置の製造方法
JP2008140805A (ja) 半導体装置
JP2008021935A (ja) 電子デバイス及びその製造方法
US20160141289A1 (en) Semiconductor device and method of manufacturing same
JPS6050063B2 (ja) 相補型ｍｏｓ半導体装置及びその製造方法
KR19990074800A (ko) 반도체 소자 및 그의 제조 방법
JP5096055B2 (ja) Ｃｍｏｓ型半導体集積回路の製造方法
JP7193053B2 (ja) 半導体装置及びその製造方法
JP2006319241A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19831576

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19831576

Country of ref document: EP

Kind code of ref document: A1