JP2011029430A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】チップサイズを大きくすることなく、チップ外周のガードリングの、外部応力に対する耐性を強化する。
【解決手段】この半導体装置は、半導体基板と、半導体基板上に形成された集積回路部と、半導体基板上の集積回路部の周辺に存在する絶縁層中に形成された、集積回路部を包囲するガードリング４と、を有する。ガードリング４は、半導体基板に対して垂直な方向に関して重なる位置に配された少なくとも２層の配線層Ｍ１，Ｍ２，Ｍ３と、これらの配線層間を接続するビア９ａ，９ｂと、で構成される。ビア９ａ，９ｂの形状が、ガードリング４の近傍に位置する一のダイシングライン３から垂直に集積回路部側へ向かう外部応力１０を分散させる形状となっている。
【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、半導体基板上の集積回路領域を包囲して該集積回路領域への湿分の浸入を防ぐガードリングの構成に関する。

半導体チップの基板上に形成されたトランジスタやキャパシタ等の集積回路領域の周辺を囲むようにガードリングを設けることにより、半導体チップ内の集積回路領域へ水分が浸入するのを防ぐ技術が知られている。ガードリングは通常、防湿用の壁として適したメタル層で構成される。

特許文献１では、このようなガードリングを蛇行させることにより、製品製造時に半導体チップに加わる外部応力を分散させる構造をとっている。

特開平７−２０１８５５号公報

しかし、特許文献１に開示された構成では、ダイシングの際などに外部応力の影響でチップ外周縁近くのガードリングが破断することがあり、その結果、浸水により、トランジスタやキャパシタ等を形成する配線が腐食する問題が生じていた。つまり、ガードリングを蛇行させる対策では外部応力に対する耐性が不十分な場合があった。

また、特許文献１の構成は蛇行させるための幅を必要とし、一直線にガードリングを形成する場合よりもチップサイズが大きくなる。もっとも、ガードリングを蛇行させるのであれば、蛇行の振れ幅分をメタル幅とするガードリングを構成した方が外部応力の耐性を強化できることが予想される。しかし、この構成ではチップサイズに関して大きくなる問題は解消されない。

本発明は、上記のような課題を解決できるガードリングの構成を提供しようとすることである。

本発明の態様の一つは、半導体基板と、半導体基板上に形成された集積回路部と、半導体基板上の前記集積回路部の周辺に存在する絶縁層中に形成された、集積回路部を包囲するガードリングと、を有する半導体装置に係るものである。この態様では、記ガードリングは、半導体基板に対して垂直な方向に関して重なる位置に配された少なくとも２層の配線層と、該配線層間を接続するビアと、で構成されており、ビアの形状が、ガードリングの近傍に位置する半導体装置の一の外周端面から該一の外周端面と垂直な方向で前記集積回路部の側へ向かう外部応力を分散させる形状となっている。

このような態様によれば、ガードリングを構成するビアの部分で、半導体装置の一の外周端面から半導体装置内部へ向かう外部応力を分散させて、ガードリングの破断不良を軽減することができる。また、ビアの部分で外部応力を分散するので、ガードリングを構成する配線層を一直線に形成することができ、チップサイズが大きくならずに済む。

本発明によれば、チップサイズを大きくすることなく、チップ外周のガードリングの、外部応力に対する耐性を強化でき、ガードリングの破断不良を軽減することができる。

本発明の一実施例による半導体装置の平面図。 図１のＡ部（点線での囲み部分）の拡大図。 本実施例のガードリングの部分を示す平面図。 図３のＸ−Ｘ’断面図。 本実施例のガードリングを構成するビアの他の平面形状を示す図。

以下、本発明の実施の形態について図面を参照して説明する。

図１は本発明の一実施例による半導体装置の平面図、図２は図１のＡ部（点線での囲み部分）の拡大図である。

図１および図２に示すように、本発明に係る半導体装置１は、集積回路領域２と、ウェハからダイシングされてできる半導体装置１の外周端面であるダイシングライン３と、集積回路領域２とダイシングライン３の間にあるガードリング４とを含むダイチップである。半導体装置１がＤＲＡＭチップである場合、集積回路領域２は、キャパシタとＭＯＳトランジスタで構成されるメモリセルが複数設けられたメモリセルアレイと、各メモリセルの駆動回路が設けられた周辺回路部とからなる。半導体チップのおもて面において、複数のパッド５が集積回路領域２の周辺に沿って配設されている。

図３はガードリング４の部分を示す平面図、図４は図３のＸ−Ｘ’断面図である。

シリコン基板等の半導体基板６の主面上の、集積回路領域２の周囲に存在している絶縁層７中に、防湿用の壁としてガードリング４が形成されている。ガードリング４は集積回路領域２の周辺を包囲するように連続している。

ガードリング４は、素子分離膜８上にビアを介して接続された複数の配線層（導体層）で構成されている。各配線層Ｍ１，Ｍ２，Ｍ３および各ビア９ａ，９ｂの位置は、半導体チップのおもて面を上から見たときに重なる（すなわち半導体基板６の厚み方向に関して重なる）位置関係にある。この配置態様は、ガードリング４が設けられる領域幅の縮小化に寄与する。

また図３に示すように、ビア９ａ，９ｂの形状は、ガードリング４の近傍に位置する一のダイシングライン３から該一のダイシングライン３に垂直な方向で集積回路領域２の側へ向かう外部応力１０を異なる方向に分散させて減衰させる形状となっている。

具体的には、半導体チップのおもて面を上から見たときのビア９ａ，９ｂの平面形状がＬ形にされ、Ｌ形の外側の角部が前記一のダイシングライン３の側に向けられている。別の表現で言うと、ビア９ａ，９ｂの、前記一のダイシングライン３と対向する側の面が、該一のダイシングライン３に対して斜めになる面だけで構成されている。もし９ａ，９ｂがビア該一のダイシングライン３に対して平行な面を有していると外部応力１０を真正面から受けるので、外部応力１０が分散され難い。なお、ここでいう外部応力１０は、半導体ウェハを複数の半導体装置１へ個別化するダイシング工程における機械的切削時の応力などである。

このような構成によれば、半導体ウェハを複数の半導体装置１に個別化するダイシング工程などで発生する外部応力１０に対するガードリング４の耐性を、ビア９ａ，９ｂの部分で強化でき、ガードリング４の破断不良を軽減することができる。この結果、半導体装置１の製造歩留まりが向上する。また、ビアの部分で外部応力１０を分散するので、ガードリング４を構成する配線層Ｍ２，Ｍ３等を一直線に形成することができ、半導体装置１のチップ平面サイズが大きくならずに済む。

上記の半導体装置１の製法は次のとおりである。半導体基板６と、半導体基板６上に形成された集積回路領域２と、半導体基板６上の集積回路領域２の周辺に存在する絶縁層７中に形成された、集積回路領域２を包囲するガードリング４と、を有する半導体装置１を、半導体ウェハをダイシングすることによって得る。ガードリング４の形成工程では、半導体基板６の厚み方向に関して重なる位置に配線層Ｍ１，Ｍ２，Ｍ３と共に該配線層間を接続するビア９ａ，９ｂを設けることによりガードリング４を形成する。その後、ダイシング工程において、集積回路領域２及びガードリング４が形成された半導体ウェハを複数の半導体装置１に個別化する。ビア９ａ，９ｂを図３に示すような形状で形成しているので、ダイシング工程時にガードリング４に加わる外部応力１０が分散され、ガードリング４が破断し難くなる。

図５はガードリング４を構成するビアの他の平面形状を示している。図５（ａ）の例は、図３（ａ）に示したように配線層の延在方向に沿って配設された上面視Ｌ形の接続ビア同士を繋げた形状のビア１１を有するものである。この例によれば、図３（ａ）の例と同様にガードリング４の、外部応力１０に対する耐性を強化できるだけでなく、半導体装置１の外周端面から回路形成領域２への水分浸入を一層減少させることができる。

また図５（ｂ）の例では、半導体チップのおもて面を上から見たときのビア９ａ，９ｂの平面形状がＩ形にされ、Ｉ形の各ビアが、この近傍に位置する一のダイシングライン３に対して同じ方向に斜めに傾けられて配設されている。このような形態においても、一のダイシングライン３から集積回路領域２側へ向かう外部応力１０を分散させることができ、ガードリング４の、外部応力１０に対する耐性を強化できる。

以上本発明の実施例について図面をもとに説明したが、本発明の技術思想を逸脱しない範囲において、図示した構造、形に限定することなく、上記実施例を適宜変更して実施することは可能である。

１ 半導体装置（半導体チップ）
２ 集積回路領域
３ ダイシングライン
４ ガードリング
５ パッド
６ 半導体基板
７ 絶縁層
８ 素子分離膜
９ａ，９ｂ，１１，１２ ビア
１０ 応力
Ｍ１，Ｍ２，Ｍ３ 配線層（導体層）

Claims (11)

1. 半導体基板と、
   前記半導体基板上に形成された集積回路部と、
   前記半導体基板上の前記集積回路部の周辺に存在する絶縁層中に形成された、前記集積回路部を包囲するガードリングと、
   を有する半導体装置であって、
   前記ガードリングは、前記半導体基板の厚み方向に関して重なる位置に配された少なくとも２層の配線層と、該配線層間を接続するビアと、で構成されており、
   前記ビアの形状が、前記ガードリングの近傍に位置する前記半導体装置の一の外周端面から該一の外周端面と垂直な方向で前記集積回路部の側へ向かう外部応力を分散させる形状となっている、半導体装置。
2. 半導体基板と、
   前記半導体基板上に形成された集積回路部と、
   前記半導体基板上の前記集積回路部の周辺に存在する絶縁層中に形成された、前記集積回路部を包囲するガードリングと、
   を有する半導体装置であって、
   前記ガードリングは、前記半導体基板の厚み方向に関して重なる位置に配された少なくとも２層の配線層と、該配線層間を接続するビアと、で構成されており、
   前記ビアは、前記ガードリングの近傍に位置する前記半導体装置の一の外周端面に対向する側の面が、該一の外周端面に対して斜めになる面だけで構成されている、半導体装置。
3. 前記ビアが前記配線層の延在方向に沿って複数配設されており、
   前記半導体基板の厚み方向から見た前記各ビアの平面形状がＬ形にされ、該Ｌ形の外側の角部が前記一の外周端面に向けられている、請求項１又は２に記載の半導体装置。
4. 前記各ビアが前記配線層の延在方向において繋げられている、請求項３に記載の半導体装置。
5. 前記ビアが前記配線層の延在方向に沿って複数配設されており、
   前記半導体基板に対して垂直な方向から見た前記各ビアの平面形状がＩ形にされ、該Ｉ形の各ビアが前記一の外周端面に対して同じ方向に斜めに傾けられて配設されている、請求項１又は２に記載の半導体装置。
6. 前記半導体装置の外周端面は、ウェハから複数の前記半導体装置に個別化するダイシングによってできた面である、請求項１から５のいずれかに記載の半導体装置。
7. 半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上の前記集積回路部の周辺に存在する絶縁層中に形成された、前記集積回路部を包囲するガードリングと、を有する半導体装置を、半導体ウェハをダイシングすることによって得る半導体装置の製造方法であって、
   前記半導体基板の厚み方向に関して重なる位置に少なくとも２層の配線層と該配線層間を接続するビアとを構成することにより前記ガードリングを形成するガードリング形成工程と、
   前記半導体ウェハを複数の前記半導体装置に個別化するダイシング工程と、
   を有し、
   前記ガードリング形成工程では、前記ビアを、前記ガードリングの近傍に位置する前記半導体装置の一の外周端面から該一の外周端面と垂直な方向で前記集積回路部の側へ向かう外部応力を分散させる形状に形成する、半導体装置の製造方法。
8. 前記ガードリング形成工程において、前記ビアは、前記ガードリングの近傍に位置する前記半導体装置の一の外周端面に対向する側の面が、該一の外周端面に対して斜めになる面だけで構成されている、請求項７に記載の半導体装置の製造方法。
9. 前記ガードリング形成工程において、
   前記ビアが前記配線層の延在方向に沿って複数配設されており、
   前記半導体基板の厚み方向から見た前記各ビアの平面形状がＬ形にされ、該Ｌ形の外側の角部が前記一の外周端面に向けられている、請求項７又は８に記載の半導体装置の製造方法。
10. 前記各ビアが前記配線層の延在方向において繋げられている、請求項９に記載の半導体装置の製造方法。
11. 前記ビアが前記配線層の延在方向に沿って複数配設されており、
    前記半導体基板に対して垂直な方向から見た前記各ビアの平面形状がＩ形にされ、該Ｉ形の各ビアが前記一の外周端面に対して同じ方向に斜めに傾けられて配設されている、請求項７又は８に記載の半導体装置の製造方法。

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