TWI524494B - 半導體電路結構及其佈局方法 - Google Patents

Description

半導體電路結構及其佈局方法

本發明是有關於一種電路結構及其佈局方法，且特別是有關於一種能夠保護電路不受應力損壞的半導體電路結構及其佈局方法。

在半導體積集度日益提高的今日，必須倚靠多層電路圖案的設計來增加晶片上所能容納的元件數量。這些電路圖案之間係利用金屬連線結構，例如插塞或介層窗，來達到彼此串連的目的，以成為一個完整的迴路。而且，為了不讓各層電路圖案間除了有金屬連線外的結構相互接觸而發生短路，通常會在各層電路圖案之間形成介電層來加以隔離。

圖1為習知半導體電路結構的示意圖。請參照圖1，半導體電路結構100主要是由基底110以及配置在基底110上的多個電路圖案120所構成。由於這些電路圖案120在基底110上的分佈位置係依據半導體製程規範及其電路特性而定，因此各電路圖案120之間的間距並不一致。

然而，當相鄰之電路圖案120之間的間距過大，也就是相鄰之電路圖案120之間具有空曠的絕緣區域130時，半導體電路結構100在製程中所承受的應力易集中於絕緣區域130與電路圖案120的交界處，導致電路圖案120崩裂或變形。

有鑑於此，本發明的目的之一就是在提供一種半導體電路結構，其可將在製程中所承受的應力轉移至電路圖案之外，以提高成品良率。

本發明的另一目的就是在提供一種半導體電路的佈局方法，以保護電路圖案免於因承受應力而損壞。

本發明提出一種半導體電路結構，包括基底與內連線結構。內連線結構係配置於基底上，並包括多個電路圖案及至少一封閉式環狀圖案。其中，封閉式環狀圖案與這些電路圖案同層且環繞於這些電路圖案之間，並絕緣於這些電路圖案。

在本發明的一實施例中，上述半導體電路結構更包括至少一線形圖案，配置於相鄰之電路圖案間，並連接至上述之封閉式環狀圖案。

在本發明的一實施例中，上述半導體電路結構更包括至少一虛置圖案，配置於封閉式環狀圖案所環繞之區域內而絕緣於上述之電路圖案。

在本發明的一實施例中，上述虛置圖案與封閉式環狀圖案相連接。

在本發明的一實施例中，上述虛置圖案與封閉式環狀圖案彼此隔離。

在本發明的一實施例中，上述相鄰之電路圖案之間各係配置有多個封閉式環狀圖案。

在本發明的一實施例中，上述封閉式環狀圖案的材質與電路圖案的材質相同。

在本發明的一實施例中，上述封閉式環狀圖案的材質為導電材料，如金屬或多晶矽。

本發明還提出一種半導體電路的佈局方法，此方法係先在基底上設置多個電路圖案，其中這些電路圖案其中之任一與其所相鄰之電路圖案其中之一間的最大間距為第一間距。接著，判斷第一間距是否大於一第一臨界值。其中，當第一間距大於第一臨界值時，於這對電路圖案之間對應第一間距處設置至少一封閉式環狀圖案，而此封閉式環狀圖案與電路圖案同層且環繞於這對電路圖案之間，並與這些電路圖案絕緣。

在本發明的一實施例中，上述之這對電路圖案其中之任一與其所相鄰之電路圖案之間更具有至少一第二間距，且此第二間距小於上述之第一臨界值。此佈局方法更包括判斷第二間距是否大於一第二臨界值。其中，當第二間距大於第二臨界值時，更包括在對應第二間距處設置至少一線形圖案，而此線形圖案係連接至上述之封閉式環狀圖案。

在本發明的一實施例中，上述半導體電路的佈局方法更包括判斷上述封閉式環狀圖案所環繞之區域的寬度是否大於上述之第一臨界值。其中，當封閉式環狀圖案所環繞之區域的寬度大於第一臨界值時，於封閉式環狀圖案所環繞的區域內設置至少一虛置圖案。

在本發明的一實施例中，於設置上述虛置圖案的步驟中，更包括令此虛置圖案與上述封閉式環狀圖案相連接。

在本發明的一實施例中，於設置上述虛置圖案的步驟中，更包括令此虛置圖案與上述封閉式環狀圖案彼此隔離。

在本發明的一實施例中，上述虛置圖案可為環形、多邊形或不規則形。

在本發明的一實施例中，當至少一對相鄰之電路圖案間的第一間距大於第一臨界值時，更包括在設置封閉式環狀圖案之前，於此對電路圖案之間設置至少一虛置圖案，而後續所設置的封閉式環狀圖案係環繞此虛置圖案。

在本發明的一實施例中，更包括在設置上述封閉式環狀圖案之後，於此封閉式環狀圖案所環繞的區域內設置至少一虛置圖案。

在本發明的一實施例中，於設置上述封閉式環狀圖案之前，更包括判斷上述第一間距是否大於一第三臨界值，其中當第一間距大於第三臨界值時，其係於此對電路圖案之間對應第一間距處設置多個封閉式環狀圖案，且這些封閉式環狀圖案之間的間距小於第一臨界值。

在本發明的一實施例中，更包括設置至少一缺口於上述封閉式環狀圖案。

本發明係在相鄰之電路圖案間設置與其他元件電性絕緣的封閉式環狀圖案，以保護電路圖案免於遭受應力破壞。由此可知，本發明可有效地改善半導體電路結構的機械強度，進而提高製程良率。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖2A為本發明之半導體電路結構在一實施例中的示意圖，圖2B則為圖2A之半導體電路結構沿I-I’線的剖面示意圖。請參照圖2A及圖2B，半導體電路結構200包括基底210與內連線結構220。其中，內連線結構220係配置於基底210上，且其包括多個電路圖案222以及至少一封閉式環狀圖案224，而封閉式環狀圖案224環繞於相鄰之電路圖案222之間。在本實施例中，封閉式環狀圖案224例如是沿著其所相鄰之電路圖案222的外形輪廓而環繞在兩相鄰之電路圖案222間。

需要注意的是，此處所謂之電路圖案222是半導體電路結構200中實質上具有電性功用的元件，其外形視實際需求而定，本發明不在此做任何限定。而且，這些電路圖案222可以是彼此獨立的電路，也可以透過另一個電路圖案225而電性連接於彼此，如圖3所示。封閉式環狀圖案224在半導體電路結構200中則不具任何電性功能。也就是說，封閉式環狀圖案224是與電路圖案222及其他元件電性絕緣。

此外，封閉式環狀圖案224及與其相鄰的電路圖案222間之間距係視不同的製程世代(例如，0.18μm世代、0.13μm世代或90nm世代等)及不同的元件層別(例如，閘極層、內連線之金屬導線層或金屬插塞層等)而定。其可等於或大於該製程世代之該元件層別的最小規則(minimum rule)。在本實施例中，封閉式環狀圖案224與電路圖案222之間的最小間距例如是70微米，但其並非用以限定本發明。又，封閉式環狀圖案224的線寬可等於電路圖案222的線寬，或封閉式環狀圖案224的線寬可小於或大於電路圖案222的線寬；封閉式環狀圖案224的線寬可非為定值，例如不同的封閉式環狀圖案224可具有不同的線寬，或例如在同一封閉式環狀圖案224中不同配置方向的線寬有不同的寬度。

具體來說，內連線結構220除了電路圖案222與封閉式環狀圖案224之外，還包括有多層介電層226與多個導電插塞228，其中導電插塞228係形成於介電層226中，用以將不同層的導體層電性連接於彼此。電路圖案222則是形成於某層介電層226上，也可以形成於介電層226中(如圖4所示)，並透過導電插塞228而與其他半導體元件(圖未示)電性連接。相鄰之電路圖案222之間的絕緣區域223即是屬於介電層226的一部份。

值得一提的是，在製程上，封閉式環狀圖案224係與電路圖案222於同一製程中完成。也就是說，封閉式環狀圖案224係與電路圖案222位於內連線結構220中的同一層，並具有相同材質。詳細來說，封閉式環狀圖案224的材質例如是與電路圖案222的材質同樣為導電材料，如金屬或多晶矽。

由圖2A可知，本實施例係在相鄰之電路圖案222間設置封閉式環狀圖案224。如此一來，當半導體電路結構200在製程中承受熱應力或機械應力時，這些應力多會集中於絕緣區域223與封閉式環狀圖案224的交界處，進而能夠避免這些應力導致電路圖案222崩裂或變形。

特別的是，若相鄰之電路圖案222間尚具有小於形成封閉式環狀圖案224所需之空間的間距，則可在此形成連接至封閉式環狀圖案224的線形圖案425，如圖5所示。

圖6為本發明之半導體電路結構在另一實施例中的示意圖。請參照圖6，半導體電路結構600與前述實施例中的半導體電路結構200相似，以下僅針對兩者不同之處加以說明。

半導體電路結構600的內連線結構220除了包括有電路圖案222與封閉式環狀圖案224之外，更包括至少一虛置圖案622，其係配置於封閉式環狀圖案224所圍的區域內，以便於在電路圖案222之間的絕緣區域223範圍較大時，進一步減少應力集中的情況，或避免圖案密度相差太大而造成蝕刻製程、黃光製程或化學機械平坦化製程的負載效應(loading effect)。其中，虛置圖案622係與電路圖案222及其他元件電性絕緣。

以本實施例來說，內連線結構220係包括多個虛置圖案622，且這些虛置圖案622可以是任意多邊形，如圖6所示之方形或圖7所示之長條形。當然，這些虛置圖案522也可以是環形(如圖8所示)或其他不規則形狀。本發明並不在此限定虛置圖案622的外形輪廓及排列方式。

而且，這些位在封閉式環狀圖案224所圍之區域內的虛置圖案622，可以與封閉式環狀圖案224彼此隔離(如圖6所示)，也可以與封閉式環狀圖案224相連接(如圖7所示)。熟習此技藝者可依據實際所需來決定虛置圖案622與封閉式環狀圖案224，本發明不在此做任何限定。

除了以前述實施例之虛置圖案622來進一步減少應力集中的情況外，本發明在另一實施例中，還可以在兩相鄰之電路圖案222之間配置多個封閉式環狀圖案224，如圖9所示。這些封閉式環狀圖案224是沿著其所相鄰之電路圖案222的外形輪廓而環繞在兩相鄰之電路圖案222間，以避免半導體電路結構900在製程中所承受之應力集中於絕緣區域223與電路圖案222的交界處。

為使熟習此技藝者更加瞭解本發明，下文將舉實施例配合圖式說明本發明之半導體電路的佈局方法。

圖10為本發明之半導體電路的佈局方法在一實施例中的實施流程圖。請同時參照圖2A及圖10，本實施例之半導體電路的佈局方法係先在基底210上設置多個電路圖案222，如步驟S1010所述。其中，相鄰之電路圖案222間的最大間距為第一間距L₁。需要注意的是，此處所謂之電路圖案222之間的間距，係指兩相鄰之電路圖案222在同一條水平線上的最短距離。接著，判斷第一間距L₁是否大於一第一臨界值，如步驟S1020所述。

詳細來說，當相鄰之電路圖案間的第一間距L₁小於第一臨界值時，則半導體電路結構200在製程中所承受的應力較不易集中於絕緣區域223與電路圖案222的交界處。反之，當相鄰之電路圖案222間的第一間距L₁大於第一臨界值時，則半導體電路結構200在製程中所承受的應力容易集中於絕緣區域223與電路圖案222的交界處，因而需要在電路圖案222之間設置至少一封閉式環狀圖案224，如步驟S1030所述。如此一來，即可令半導體電路結構200在製程中所承受的應力轉移至絕緣區域223與封閉式環狀圖案224的交界處，以避免電路圖案222遭到應力的破壞。

承上所述，封閉式環狀圖案224與電路圖案222間所允許的最小間距L₂係視不同的製程世代(例如，0.18μm世代、0.13μm世代或90nm世代等)及不同的元件層別(例如，閘極層、內連線之金屬導線層或金屬插塞層等)而定，本發明不在此做任何限定。因此，在一實施例中，第一臨界值例如為兩倍封閉式環狀圖案224的線寬L₃加上三倍最小間距L₂。

值得一提的是，請參照圖5及圖11，若相鄰之電路圖案222間除了具有大於第一臨界值的第一間距L₁以外，這對電路圖案222其中之一與其所相鄰之電路圖案225間還具有小於第一臨界值的第二間距L₄，則在設置封閉式環狀圖案224之後，還可以接著判斷第二間距L₄是否大於第二臨界值，如步驟S1110所述。在一實施例中，第二臨界值例如為一倍線形圖案425的線寬加上兩倍最小間距L₂。接著，當第二間距L₄大於第二臨界值時，則可考慮在對應第二間距L₄處設置線形圖案425，如步驟S1120所述。

當然，若在步驟S1020中判斷出相鄰之電路圖案222的第一間距L₁小於第一臨界值，也可以接著進行步驟S1110，以判斷這對電路圖案222其中之一與其所相鄰之電路圖案225間的第二間距L₄是否大於第二臨界值。並且在第二間距L₄大於第二臨界值時，接續執行步驟S1120。

圖12為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖。請同時參照圖12及圖6，特別的是，為進一步減少應力集中的情況，本實施例還可以在設置封閉式環狀圖案224之後，接著在封閉式環狀圖案224所圍的區域內設置至少一虛置圖案622，如步驟S1040所述。

圖13為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖。請同時參照圖13及圖6，本實施例還可以在設置虛置圖案622之前，先進一步判斷封閉式環狀圖案224所環繞之區域的寬度L₅是否大於第一臨界值，如步驟S1035所述。當封閉式環狀圖案224所環繞之區域的寬度L₅大於第一臨界值時，再於封閉式環狀圖案224所環繞的區域內設置虛置圖案622，如步驟S1040所述。

需要注意的是，本發明不在此限定虛置圖案622的外形輪廓，其可以是任意多邊形(如圖6及圖7所示之四邊形)，也可以是環形(如圖8所示)或其他不規則形。此外，這些虛置圖案622可以是與封閉式環狀圖案224相連接(如圖7所示)，也可以與封閉式環狀圖案彼此隔離(如圖6所示)。

另外，請繼續參照圖6，在其他實施例中，也可以是先在相鄰之電路圖案222間的絕緣區域223內設置虛置圖案622，然後再設置封閉式環狀圖案224，以將虛置圖案622包圍在其中。換言之，本發明並未在此限定虛置圖案622與封閉式環狀圖案224於佈局過程中的設置順序。

請再次參照圖9，值得一提的是，若相鄰之電路圖案222之間的絕緣區域223太大，則可在絕緣區域223內設置多個封閉式環狀圖案224，以便於進一步降低半導體電路結構200的應力集中問題。以下將舉實施例配合圖式說明本發明之半導體電路在另一實施例中的佈局方法。

圖14為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖。請參照圖14及圖9，若於步驟S1020中判斷出相鄰之電路圖案222間的第一間距L₁大於第一臨界值時，則接著判斷第一間距L₁是否大於第三臨界值，如步驟S1025所述。當第一間距L₁大於第三臨界值時，本實施例則在執行步驟S1030時，於相鄰之電路圖案222間對應第一間距L₁處設置多個封閉式環狀圖案224。其中，這些封閉式環狀圖案224之間的距離係小於第一間距L₁，而封閉式環狀圖案224之間以及封閉式環狀圖案224與電路圖案222間所允許的最小間距L₂係視不同的製程世代(例如，0.18μm世代、0.13μm世代或90nm世代等)及不同的元件層別(例如，閘極層、內連線之金屬導線層或金屬插塞層等)而定，本發明不在此做任何限定。

圖15為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖，圖16則為本發明之半導體電路結構在另一實施例中的佈局示意圖。請同時參照圖15及圖16，本實施例還可以在執行步驟S1030以設置封閉式環狀圖案224之後，接著設置至少一缺口227於封閉式環狀圖案224，如步驟S1050所述，以使其成為不連續的圖案。其中，缺口227的尺寸大小可依實際需求而定。

值得一提的是，此種佈局方法可應用在電路圖案222為射頻電路圖案的實例上，以避免封閉式環狀圖案224對射頻電路圖案造成訊號干擾的問題。

綜上所述，本發明係在相鄰之電路圖案間設置與其他元件電性絕緣的封閉式環狀圖案，以解決應力集中於電路圖案邊緣而導致電路圖案的崩裂或變形問題。由此可知，本發明可有效地改善半導體電路結構的機械強度，進而提高製程良率。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、500、800‧‧‧半導體電路結構

110、210‧‧‧基底

120、222、225‧‧‧電路圖案

130、223‧‧‧絕緣區域

220‧‧‧內連線結構

224、424‧‧‧封閉式環狀圖案

226‧‧‧介電層

227‧‧‧缺口

228‧‧‧導電插塞

425‧‧‧線形圖案

622‧‧‧虛置圖案

L₁‧‧‧第一間距

L₂‧‧‧最小間距

L₃‧‧‧線寬

L₄‧‧‧第二間距

L₅‧‧‧寬度

圖1為習知半導體電路結構的示意圖。

圖2A為本發明之半導體電路結構在一實施例中的示意圖。

圖2B為圖2A之半導體電路結構沿I-I’線的剖面示意圖。

圖3為本發明之半導體電路結構在另一實施例中的示意圖。

圖4為圖2A之半導體電路結構在另一實施例中沿I-I’線的剖面示意圖。

圖5為本發明之半導體電路結構在另一實施例中的示意圖。

圖6為本發明之半導體電路結構在另一實施例中的示意圖。

圖7為本發明之半導體電路結構在另一實施例中的示意圖。

圖8為本發明之半導體電路結構在另一實施例中的示意圖。

圖9為本發明之半導體電路結構在另一實施例中的示意圖。

圖10為本發明之半導體電路的佈局方法在一實施例中的實施流程圖。

圖11為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖。

圖12為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖。

圖13為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖。

圖14為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖。

圖15為本發明之半導體電路的佈局方法在另一實施例中的實施流程圖。

圖16為本發明之半導體電路結構在另一實施例中的佈局示意圖。

200．．．半導體電路結構

210．．．基底

220．．．內連線結構

222．．．電路圖案

223．．．絕緣區域

224．．．封閉式環狀圖案

L₁．．．第一間距

L₂．．．最小間距

L₃．．．線寬

Claims (18)

1. 一種半導體電路結構，包括：一基底；以及一內連線結構，配置於該基底上，該內連線結構包括：多個電路圖案；以及至少一封閉式環狀圖案，與該些電路圖案同層且環繞於相鄰之該些電路圖案之間，並絕緣於該些電路圖案；其中相鄰之該些電路圖案之間係配置有多個封閉式環狀圖案。
2. 如申請專利範圍第1項所述之半導體電路結構，更包括至少一線形圖案，配置於相鄰之該些電路圖案之間，並連接至該至少一封閉式環狀圖案。
3. 如申請專利範圍第1項所述之半導體電路結構，更包括至少一虛置圖案，配置於該至少一封閉式環狀圖案所環繞之區域內而絕緣於該些電路圖案。
4. 如申請專利範圍第3項所述之半導體電路結構，其中該至少一虛置圖案與該至少一封閉式環狀圖案相連接。
5. 如申請專利範圍第3項所述之半導體電路結構，其中該至少一虛置圖案與該至少一封閉式環狀圖案彼此隔離。
6. 如申請專利範圍第1項所述之半導體電路結構，其中該至少一封閉式環狀圖案的材質與該些電路圖案的材質相同。
7. 如申請專利範圍第6項所述之半導體電路結構，其中該至少一封閉式環狀圖案的材質為導電材料。
8. 如申請專利範圍第7項所述之半導體電路結構，其中該至少一封閉式環狀圖案的材質包括金屬或多晶矽。
9. 一種半導體電路的佈局方法，包括： 於一基底上設置多個電路圖案，其中該些電路圖案其中之任一與其他與其相鄰之該些電路圖案其中之一間的最大間距為一第一間距；以及判斷該第一間距是否大於一第一臨界值，其中，當該第一間距大於該第一臨界值時，於該些電路圖案之間對應該第一間距處設置至少一封閉式環狀圖案，其中該至少一封閉式環狀圖案與該對電路圖案同層且環繞於該對電路圖案之間，並絕緣於該些電路圖案。
10. 如申請專利範圍第9項所述之半導體電路的佈局方法，其中該對電路圖案其中之任一與其他與其相鄰之該些電路圖案間更具有一第二間距，該第二間距小於該第一臨界值，且該佈局方法更包括判斷該第二間距是否大於一第二臨界值，其中，當該第二間距大於該第二臨界值時，更包括於對應該第二間距處設置至少一線形圖案，該線形圖案連接至該至少一封閉式環狀圖案。
11. 如申請專利範圍第9項所述之半導體電路的佈局方法，更包括判斷該至少一封閉式環狀圖案所環繞之區域的寬度是否大於該第一臨界值，其中當該至少一封閉式環狀圖案所環繞之區域的寬度大於該第一臨界值時，於該至少一封閉式環狀圖案所環繞之區域內設置至少一虛置圖案。
12. 如申請專利範圍第11項所述之半導體電路的佈局方法，其中在設置該虛置圖案的步驟中，更包括令該虛置圖案與該至少一封閉式環狀圖案相連接。
13. 如申請專利範圍第11項所述之半導體電路的佈局方法，其中在設置該虛置圖案的步驟中，更包括令該虛置圖案與 該至少一封閉式環狀圖案彼此隔離。
14. 如申請專利範圍第11項所述之半導體電路的佈局方法，其中該虛置圖案呈環形、多邊形或不規則形。
15. 如申請專利範圍第9項所述之半導體電路的佈局方法，其中當至少一對相鄰之該些電路圖案間的該第一間距大於該第一臨界值時，更包括在設置該至少一封閉式環狀圖案之前，於該對電路圖案之間設置至少一虛置圖案，而後續所設置的該至少一封閉式環狀圖案係環繞該虛置圖案。
16. 如申請專利範圍第9項所述之半導體電路的佈局方法，更包括在設置該至少一封閉式環狀圖案之後，於該至少一封閉式環狀圖案所環繞之區域內設置至少一虛置圖案。
17. 如申請專利範圍第9項所述之半導體電路的佈局方法，其中在設置該至少一封閉式環狀圖案之前，更包括判斷該第一間距是否大於一第三臨界值，其中當該第一間距大於該第三臨界值時，其係於該對電路圖案之間對應該第一間距處設置多個封閉式環狀圖案，且該些封閉式環狀圖案之間的間距小於該第一臨界值。
18. 如申請專利範圍第9項所述之半導體電路的佈局方法，更包括設置至少一缺口於該至少一封閉式環狀圖案。