CN104112698B - 一种硬掩膜叠层结构及其制作方法 - Google Patents

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Abstract

本发明提供一种硬掩膜叠层结构及其制作方法，所述硬掩膜叠层结构包括：低k介质硬膜层，结合于基底表面；氟硅玻璃层，结合于所述低k介质硬膜层表面；金属硬膜层；结合于所述氟硅玻璃层表面；屏蔽氧化层，结合于所述金属硬膜层表面。本发明采用氟硅玻璃层替换了传统的正硅酸乙酯硬膜层HMTEOS，克服了正硅酸乙酯硬膜层的刻蚀速率相对所述低k介质层慢而形成悬突结构的缺陷，避免了后续沉积工艺中孔洞的产生，从而大大提高了沉积的质量，提高器件的稳定性和性能。本发明工艺简单，适用于工业生产。

Description

一种硬掩膜叠层结构及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，特别是涉及一种硬掩膜叠层结构及其制作方法。
背景技术
随着半导体器件集成度的持续增加以及与其相关的临界尺寸的持续减小，铜后道互连工艺中互连线（contact）和金属层（metal）中的通孔尺寸也越来越小，其深宽比却维持不变或更大，使得后道互连工艺的难度越来越大。尤其是在65nm及其以下工艺中，随着光刻胶厚度的减小，只用光刻胶作阻挡层进行通孔刻蚀的工艺难度也越来越高。
因此，人们引入硬掩膜层（Metal hard mask），以提高刻蚀过程中与介质层之间的选择比，从而形成形貌良好的通孔。其中，金属硬掩膜层的材质主要为氮化钛（TiN），因为氮化钛与介质层间的大选择比以及其在化学机械研磨时能有效的进行终点控制，所以使得氮化钛成为后道互连硬掩膜层材料的最终选择，且采用氮化钛的金属硬掩膜层的厚度还可以相对减薄，有利于后续刻蚀工艺的延展。
然而，随着半导体工艺尺寸的进一步减小，单层的氮化钛硬掩膜往往不能满足器件制造的实际需求。具有多层结构的硬掩膜叠层结构可以满足更高的工艺需求。现有的一种硬掩膜叠层结构中常常会采用包括低k介质层、正硅酸乙酯硬膜层HMTEOS10及氮化钛硬膜层。然而，正硅酸乙酯硬膜层HMTEOS10在刻蚀过程中，由于含有碳成分，其刻蚀速率会低于所述低k介质层，从而在后续的沟槽刻蚀过程中于其两侧形成悬突结构101，如图1所示，这种悬突结构101会对后续的如制作阻挡层/种子层的过程、化学气相沉积的过程或其它的外延方法造成很大的影响，往往会在沉积物中形成孔洞，从而影响器件的性能。
因此，提供一种能够避免悬突结构产生，保证后续进行沉积等工艺的稳定性的硬掩膜叠层实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种硬掩膜叠层结构及其制作方法，用于解决现有技术的硬掩膜结构中中采用正硅酸乙酯硬膜层HMTEOS，容易在刻蚀过程中形成悬突结构而不利于后续的沉积等工艺的问题。
为实现上述目的及其他相关目的，本发明提供一种硬掩膜叠层结构，至少包括：
低k介质硬膜层，结合于基底表面；
氟硅玻璃层，结合于所述低k介质硬膜层表面；
金属硬膜层；结合于所述氟硅玻璃层表面。
作为本发明的硬掩膜叠层结构的一种优选方案，所述基底包括SiCN层以及结合于所述SiCN层表面的超低k介质层。
作为本发明的硬掩膜叠层结构的一种优选方案，所述低k介质硬膜层为八甲基环四硅氧烷层。
作为本发明的硬掩膜叠层结构的一种优选方案，所述金属硬膜层为氮化钛硬膜层。
作为本发明的硬掩膜叠层结构的一种优选方案，所述硬掩膜叠层结构还包括结合于所述金属硬膜层表面的屏蔽氧化层。
本发明还提供一种硬掩膜叠层结构的制作方法，至少包括以下步骤：
1）提供一基底，于基底表面形成低k介质硬膜层；
2）于所述低k介质硬膜层表面形成氟硅玻璃层；
3）于所述氟硅玻璃层表面形成金属硬膜层。
作为本发明的硬掩膜叠层结构的制作方法的一种优选方案，步骤2）中，采用高密度等离子体化学气相淀积法HDPCVD或等离子体增强化学气相沉积法PECVD制备所述氟硅玻璃层。
作为本发明的硬掩膜叠层结构的制作方法的一种优选方案，所述基底包括SiCN层以及结合于所述SiCN层表面的超低k介质层。
作为本发明的硬掩膜叠层结构的制作方法的一种优选方案，所述低k介质硬膜层为八甲基环四硅氧烷层，所述金属硬膜层为氮化钛硬膜层。
作为本发明的硬掩膜叠层结构的制作方法的一种优选方案，还包括于所述金属硬膜层表面形成屏蔽氧化层的步骤。
如上所述，本发明提供一种硬掩膜叠层结构及其制作方法，所述硬掩膜叠层结构包括：低k介质硬膜层，结合于基底表面；氟硅玻璃层，结合于所述低k介质硬膜层表面；金属硬膜层；结合于所述氟硅玻璃层表面；屏蔽氧化层，结合于所述金属硬膜层表面。本发明采用氟硅玻璃层替换了传统的正硅酸乙酯硬膜层HMTEOS，克服了正硅酸乙酯硬膜层的刻蚀速率相对所述低k介质层慢而形成悬突结构的缺陷，避免了后续沉积工艺中孔洞的产生，从而大大提高了沉积的质量，提高器件的稳定性和性能。本发明工艺简单，适用于工业生产。
附图说明
图1显示为采用现有技术的硬掩膜叠层结构在刻蚀出沟槽后的形貌示意图，可以看出，在正硅酸乙酯硬膜层两边会形成悬突结构。
图2～图3显示为本发明的硬掩膜叠层结构的制作方法步骤1）所呈现的结构示意图。
图4显示为本发明的硬掩膜叠层结构的制作方法步骤2）所呈现的结构示意图。
图5显示为本发明的硬掩膜叠层结构的制作方法步骤3）所呈现的结构示意图。
图6显示为本发明的硬掩膜叠层结构的制作方法步骤4）所呈现的结构示意图。
图7显示为采用本发明的硬掩膜叠层结构在刻蚀出沟槽后的形貌示意图，可以看出，在氟硅玻璃层两侧不会形成悬突结构。
元件标号说明
201 SiCN层
202 超低k介质层
203 低k介质硬膜层
204 氟硅玻璃层
205 金属硬膜层
206 屏蔽氧化层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图6所示，本实施例提供一种硬掩膜叠层结构，至少包括：
低k介质硬膜层203，结合于基底表面；
氟硅玻璃层204，结合于所述低k介质硬膜层203表面；
金属硬膜层205；结合于所述氟硅玻璃层204表面。
作为示例，所述基底包括SiCN层201以及结合于所述SiCN层201表面的超低k介质层202。当然，本发明的硬掩膜叠层结构也可以应用于其他的基底上。
作为示例，所述低k介质硬膜层203为八甲基环四硅氧烷层。当然，在其它的实施例中，所述低k介质硬膜层203也可以是其它预期中的低k介质材料。
作为示例，所述金属硬膜层205为氮化钛硬膜层。当然，所述金属硬膜层205也可以根据工艺需求选择如氮化钽等材料。
作为示例，所述硬掩膜叠层结构还包括结合于所述金属硬膜层205表面的屏蔽氧化层206。在本实施例中，所述屏蔽氧化层206为二氧化硅层。
具体地，本发明的硬掩膜叠层结构，可以应用于前端器件结构、后端器件结构或器件中的金属互连工艺中，如刻蚀大马士革结构、层间金属互连等。
如图2～图7所示，本实施例还提供一种硬掩膜叠层结构的制作方法，至少包括以下步骤：
如图2～图3所示，首先进行步骤1），提供一基底，于基底表面形成低k介质硬膜层203。
作为示例，所述基底包括SiCN层201以及结合于所述SiCN层201表面的超低k介质层202。当然，本发明的硬掩膜叠层结构也可以应用于其他的基底上。
作为示例，所述低k介质硬膜层203为八甲基环四硅氧烷层。当然，在其它的实施例中，所述低k介质硬膜层203也可以是其它预期中的低k介质材料。
如图4所示，然后进行步骤2），于所述低k介质硬膜层203表面形成氟硅玻璃层204。
作为示例，采用高密度等离子体化学气相淀积法HDPCVD或等离子体增强化学气相沉积法PECVD制备所述氟硅玻璃FSG层。
如图5所示，接着进行步骤3），于所述氟硅玻璃层204表面形成金属硬膜层205。
作为示例，所述金属硬膜层205为氮化钛硬膜层。
如图6所示，最后进行步骤4），于所述金属硬膜层205表面形成屏蔽氧化层206。
作为示例，所述屏蔽氧化层206为二氧化硅层。
图7显示为本发明采用氟硅玻璃层204替换了传统的正硅酸乙酯HMTEOS硬膜层的硬掩膜层叠结构后，在刻蚀出沟槽后的形貌图，可以看出，采用氟硅玻璃在刻蚀后，不会产生悬突结构。总的来说，本发明采用氟硅玻璃层204替换了传统的正硅酸乙酯硬膜层HMTEOS，克服了正硅酸乙酯硬膜层的刻蚀速率相对所述低k介质层慢而形成悬突结构的缺陷，避免了后续沉积工艺中孔洞的产生，从而大大提高了沉积的质量，提高器件的稳定性和性能。
综上所述，本发明提供一种硬掩膜叠层结构及其制作方法，所述硬掩膜叠层结构包括：低k介质硬膜层203，结合于基底表面；氟硅玻璃层204，结合于所述低k介质硬膜层203表面；金属硬膜层205；结合于所述氟硅玻璃层204表面；屏蔽氧化层206，结合于所述金属硬膜层205表面。本发明采用氟硅玻璃层204替换了传统的正硅酸乙酯硬膜层HMTEOS，克服了正硅酸乙酯硬膜层的刻蚀速率相对所述低k介质层慢而形成悬突结构的缺陷，避免了后续沉积工艺中孔洞的产生，从而大大提高了沉积的质量，提高器件的稳定性和性能。本发明工艺简单，适用于工业生产。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种硬掩膜叠层结构，其特征在于，至少包括：
低k介质硬膜层，结合于基底表面，所述基底包括SiCN层以及结合于所述SiCN层表面的超低k介质层；
氟硅玻璃层，结合于所述低k介质硬膜层表面；
金属硬膜层，结合于所述氟硅玻璃层表面。
2.根据权利要求1所述的硬掩膜叠层结构，其特征在于：所述低k介质硬膜层为八甲基环四硅氧烷层。
3.根据权利要求1所述的硬掩膜叠层结构，其特征在于：所述金属硬膜层为氮化钛硬膜层。
4.根据权利要求1所述的硬掩膜叠层结构，其特征在于：所述硬掩膜叠层结构还包括结合于所述金属硬膜层表面的屏蔽氧化层。
5.一种硬掩膜叠层结构的制作方法，其特征在于，至少包括以下步骤：
1)提供一基底，所述基底包括SiCN层以及结合于所述SiCN层表面的超低k介质层，于基底表面形成低k介质硬膜层；
2)于所述低k介质硬膜层表面形成氟硅玻璃层；
3)于所述氟硅玻璃层表面形成金属硬膜层。
6.根据权利要求5所述的硬掩膜叠层结构的制作方法，其特征在于：步骤2)中，采用高密度等离子体化学气相淀积法HDPCVD或等离子体增强化学气相沉积法PECVD制备所述氟硅玻璃层。
7.根据权利要求5所述的硬掩膜叠层结构的制作方法，其特征在于：所述低k介质硬膜层为八甲基环四硅氧烷层，所述金属硬膜层为氮化钛硬膜层。
8.根据权利要求5所述的硬掩膜叠层结构的制作方法，其特征在于：还包括于所述金属硬膜层表面形成屏蔽氧化层的步骤。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
CN102324400A (zh) * 2011-09-28 2012-01-18 上海华力微电子有限公司 铜互连结构的制作方法
CN102867780A (zh) * 2012-09-17 2013-01-09 上海华力微电子有限公司 一种铜互连工艺

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
CN102324400A (zh) * 2011-09-28 2012-01-18 上海华力微电子有限公司 铜互连结构的制作方法
CN102867780A (zh) * 2012-09-17 2013-01-09 上海华力微电子有限公司 一种铜互连工艺

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