CN102427054A - 实现高性能金属-氧化物-金属的制作方法 - Google Patents

实现高性能金属-氧化物-金属的制作方法 Download PDF

Info

Publication number
CN102427054A
CN102427054A CN2011101638552A CN201110163855A CN102427054A CN 102427054 A CN102427054 A CN 102427054A CN 2011101638552 A CN2011101638552 A CN 2011101638552A CN 201110163855 A CN201110163855 A CN 201110163855A CN 102427054 A CN102427054 A CN 102427054A
Authority
CN
China
Prior art keywords
metal
dielectric layer
oxide
deposit
manufacturing approach
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011101638552A
Other languages
English (en)
Inventor
胡友存
李磊
张亮
姬峰
陈玉文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN2011101638552A priority Critical patent/CN102427054A/zh
Priority to US13/339,593 priority patent/US8507355B2/en
Publication of CN102427054A publication Critical patent/CN102427054A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明实现高性能金属-氧化物-金属的制造方法解决了现有技术中金属-氧化物-金属区域与金属互联线区域均填充低K材料造成的金属-氧化物-金属区域无法实现高电容的问题，利用对第一介电层薄膜进行选择性的光刻蚀刻来定义金属-氧化物-金属（mental-oxide-mental，简称MOM）区域，在MOM区域填充高介电常数（高k）薄膜，来实现高性能MOM电容。通过这种方法，实现了在同一薄膜层既有高k材料又有低k材料。传统互连的区域为低k材料，高k材料区域做MOM，可以实现高电容，减少芯片使用面积，提高点穴性能。

Description

实现高性能金属-氧化物-金属的制作方法
技术领域
    本发明公开了一种集成电路制造领域，尤其涉及一种实现高性能金属-氧化物-金属的制造方法。
背景技术
随着CMOS器件尺寸的不断缩小，其后段互联所用的介电质的介电常数k也不断降低，人们也在不断寻找新的介电质材料，从最初单纯的二氧化硅发展到了FSG、SiOC，直到45nm节点一下的多孔的超低k薄膜。
然而随着薄膜k值的降低，在互连中集成相同大小的电容Ｃ就需要更大的面积（Ｃ∝ｋ），面积的浪费就增加了芯片的制作成本。
发明内容
    本发明公开了一种实现高性能金属-氧化物-金属的制造方法，用以解决现有技术中金属-氧化物-金属区域与金属互联线区域均填充低K材料造成的金属-氧化物-金属区域无法实现高电容的问题。
    本发明的上述目的是通过以下技术方案实现的：
    一种实现高性能金属-氧化物-金属的制造方法，其中，
步骤a：在以衬底上依次淀积一刻蚀阻挡层和一第一介电层；
步骤b：在第一介电层上旋涂光刻胶，光刻形成金属-氧化物-金属区域的图形；
步骤c：刻蚀形成金属-氧化物-金属区域沟槽，使所述金属-氧化物-金属区域沟槽止于所述刻蚀阻挡层，并去除光刻胶；
步骤d：在第一介电层上淀积第二介电层，使所述第二介电层填满所述金属-氧化物-金属区域沟槽；
步骤e：进行化学机械研磨平坦化，保留金属-氧化物-金属区域沟槽内的第二介电层，将其与部分的第二介电层清除；
步骤f：通过光刻和刻蚀在第一介电层上形成金属互连线沟槽，并同时在第二介电层上形成金属-氧化物-金属沟槽；
步骤g：在金属互联线沟槽以及金属-氧化物-金属沟槽内同时进行铜扩散阻挡层的淀积，之后进行电镀铜工艺和化学机械研磨。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，淀积第一介电层与淀积第二介电层采用的材料的介电常数不同。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，淀积第一介电层采用的是低介电常数的材料，淀积第二介电层采用的是高介电常数的材料。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，形成所述第一介电层采用的材料从USG，FSG，BD，BDII中选取。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，所述第一介电层的厚度范围控制在1000~10000A之间。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，形成所述第二介电层采用的材料从USG，FSG，BD，BD1，BDII中选取。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，所述第二介电层的厚度范围控制在1000~10000A之间。
一种实现高性能金属-氧化物-金属的制造方法，其中，
步骤a：在以衬底上依次淀积一刻蚀阻挡层和一第一介电层；
步骤b：在第一介电层上旋涂光刻胶，光刻形成金属互连线区域的图形；
步骤c：刻蚀形成金属互连线区域沟槽，使所述金属互连线区域沟槽止于所述刻蚀阻挡层，并去除光刻胶；
步骤d：在第一介电层上淀积第二介电层，使所述第二介电层填满所述金属互连线区域沟槽；
步骤e：进行化学机械研磨平坦化，保留金属互连线沟区域槽内的第二介电层，将其与部分的第二介电层清除；
步骤f：通过光刻和刻蚀在第一介电层上形成金属-氧化物-金属沟槽，并同时在第二介电层上形成金属互连线沟槽；
步骤g：在金属互联线沟槽以及金属-氧化物-金属沟槽内同时进行铜扩散阻挡层的淀积，之后进行电镀铜工艺和化学机械研磨。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，淀积第一介电层与淀积第二介电层采用的材料的介电常数不同。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，淀积第一介电层采用的是高介电常数的材料，淀积第二介电层采用的是低介电常数的材料。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，形成所述第一介电层采用的材料从USG，FSG，BD，BD1，BDII中选取。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，所述第一介电层的厚度范围控制在1000~10000A之间。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，形成所述第二介电层采用的材料从USG，FSG，BD，BDII中选取。
如上所述的实现高性能金属-氧化物-金属的制造方法，其中，所述第二介电层的厚度范围控制在1000~10000A之间。
综上所述，由于采用了上述技术方案，本发明实现高性能金属-氧化物-金属的制造方法解决了现有技术中金属-氧化物-金属区域与金属互联线区域均填充低K材料造成的金属-氧化物-金属区域无法实现高电容的问题，利用对第一介电层薄膜进行选择性的光刻蚀刻来定义金属-氧化物-金属（mental-oxide-mental，简称MOM）区域，在MOM区域填充高介电常数（高k）薄膜，来实现高性能MOM电容。通过这种方法，实现了在同一薄膜层既有高k材料又有低k材料。传统互连的区域为低k材料，高k材料区域做MOM，可以实现高电容，减少芯片使用面积，提高点穴性能。
附图说明
图1是本发明实现高性能金属-氧化物-金属的制造方法的在衬底上淀积形成刻蚀阻挡层和第一介电层后的示意图；
图2是本发明实现高性能金属-氧化物-金属的制造方法的形成金属-氧化物-金属区域图形后的示意图；
图3是本发明实现高性能金属-氧化物-金属的制造方法的形成金属-氧化物-金属区域沟槽后的示意图；
图4是本发明实现高性能金属-氧化物-金属的制造方法的淀积形成第二介电层后的示意图；
图5是本发明实现高性能金属-氧化物-金属的制造方法的化学机械研磨后的示意图；
图6是本发明实现高性能金属-氧化物-金属的制造方法的形成金属互连线沟槽和金属-氧化物-金属沟槽后的示意图；
图7是本发明实现高性能金属-氧化物-金属的制造方法的所有工艺完成后的结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
实施例（一）
本发明公开了一种实现高性能金属-氧化物-金属的制造方法，其中，在本发明的实例一中：
图1是本发明实现高性能金属-氧化物-金属的制造方法的在衬底上淀积形成刻蚀阻挡层和第一介电层后的示意图，请参见图1，步骤a：在以衬底上依次淀积一刻蚀阻挡层101和一第一介电层201；由于第一介电层201在后续工艺中将作为金属互连线区域，金属互联线区域需要采用低介电常数材料，故淀积第一介电层201采用的是低介电常数的材料。
本发明中形成所述第一介电层201采用的材料可以从USG，FSG，BD，BDII等中选取。
本发明中的所述第一介电层201的厚度范围控制在1000~10000A之间。
图2是本发明实现高性能金属-氧化物-金属的制造方法的形成金属-氧化物-金属区域图形后的示意图，请参见图2，步骤b：在第一介电层201上旋涂光刻胶，光刻形成金属-氧化物-金属区域的图形，使得后续工艺中可以通过刻蚀形成金属-氧化物-金属沟槽2021。
图3是本发明实现高性能金属-氧化物-金属的制造方法的形成金属-氧化物-金属区域沟槽后的示意图，请参见图3，步骤c：刻蚀形成金属-氧化物-金属区域沟槽，使所述金属-氧化物-金属区域沟槽止于所述刻蚀阻挡层101，并去除光刻胶，为后续的第二介电层202填充做好准备；
图4是本发明实现高性能金属-氧化物-金属的制造方法的淀积形成第二介电层后的示意图，请参见图4，步骤d：在第一介电层201上淀积第二介电层202，使所述第二介电层202填满所述金属-氧化物-金属区域沟槽，由于金属-氧化物-金属区域需填充高介电常数的材料以实现其高电容，故淀积第一介电层201与淀积第二介电层202采用的材料的介电常数不同，淀积第二介电层202采用的是高介电常数的材料
本发明中形成所述第二介电层202采用的材料从USG，FSG，BD，BD1，BDII中选取。
本发明中的所述第二介电层202的厚度范围控制在1000~10000A之间。
图5是本发明实现高性能金属-氧化物-金属的制造方法的化学机械研磨后的示意图，请参见图5，步骤e：进行化学机械研磨平坦化，保留金属-氧化物-金属区域沟槽内的第二介电层202，将其与部分的第二介电层202清除，金属-氧化物-金属区域沟槽内的第二介电层202上表面与第一介电层201的上表面在同一水平面上；
图6是本发明实现高性能金属-氧化物-金属的制造方法的形成金属互连线沟槽和金属-氧化物-金属沟槽后的示意图，请参见图6，步骤f：通过光刻和刻蚀在第一介电层201上形成金属互连线沟槽2011，并同时在第二介电层202上形成金属-氧化物-金属沟槽2021，通过该工艺步骤实现了金属互联线沟槽置于低介电层、金属-氧化物-金属沟槽2021置于高介电层，从而可以在后续工艺中实现金属-氧化物-金属的高性能；
图7是本发明实现高性能金属-氧化物-金属的制造方法的所有工艺完成后的结构示意图，请参见图7，步骤g：在金属互联线沟槽以及金属-氧化物-金属沟槽2021内同时进行铜扩散阻挡层301的淀积，之后进行电镀铜401工艺和化学机械研磨，实现了在同一层薄膜（第一介电层201与第二介电层202的上表面在同一高度，且第二介电层202填充于在第一介电层201上开设的沟槽内，故可以将第一介电层201与第二介电层202看做同一层薄膜）既有高介电常数材料，又有低介电常数材料，低介电常数材料区域做传统的金属互连，而高介电常数材料做金属-氧化物-金属电容，从而可以实现金属-氧化物-金属电容的高电容。
实施例（二）
在实施例一的基础上，本发明可将金属互联线部分与金属-氧化物-金属部分的加工顺序互换，既首先完成高介电常数层的淀积，之后刻蚀形成金属互连线沟槽，再进行低介电常数层的淀积，其具体技术原理与实施例一相似，故实施例二的技术原理可参见实施例一中的相应技术原理。
一种实现高性能金属-氧化物-金属的制造方法，其中，
步骤a：在以衬底上依次淀积一刻蚀阻挡层和一第一介电层；
本实施例中淀积第一介电层采用的是高介电常数的材料，其中，形成所述第一介电层采用的材料可以从USG，FSG，BD，BD1，BDII等中选取。
进一步的，所述第一介电层的厚度范围控制在1000~10000A之间较优。
步骤b：在第一介电层上旋涂光刻胶，光刻形成金属互连线区域的图形；
步骤c：刻蚀形成金属互连线区域沟槽，使所述金属互连线区域沟槽止于所述刻蚀阻挡层，并去除光刻胶；
步骤d：在第一介电层上淀积第二介电层，使所述第二介电层填满所述金属互连线区域沟槽；
本实施例中的淀积第一介电层与淀积第二介电层采用的材料的介电常数不同，其中，淀积第二介电层采用的是低介电常数的材料，形成所述第二介电层可以采用的材料从USG，FSG，BD，BDII等中选取。
较优的，本实施例中所述第二介电层的厚度范围控制在1000~10000A之间。
步骤e：进行化学机械研磨平坦化，保留金属互连线沟区域槽内的第二介电层，将其与部分的第二介电层清除；
步骤f：通过光刻和刻蚀在第一介电层上形成金属-氧化物-金属沟槽，并同时在第二介电层上形成金属互连线沟槽；
步骤g：在金属互联线沟槽以及金属-氧化物-金属沟槽内同时进行铜扩散阻挡层的淀积，之后进行电镀铜工艺和化学机械研磨。
综上所述，由于采用了上述技术方案，本发明实现高性能金属-氧化物-金属的制造方法解决了现有技术中金属-氧化物-金属区域与金属互联线区域均填充低K材料造成的金属-氧化物-金属区域无法实现高电容的问题，利用对第一介电层薄膜进行选择性的光刻蚀刻来定义金属-氧化物-金属（mental-oxide-mental，简称MOM）区域，在MOM区域填充高介电常数（高k）薄膜，来实现高性能MOM电容。通过这种方法，实现了在同一薄膜层既有高k材料又有低k材料。传统互连的区域为低k材料，高k材料区域做MOM，可以实现高电容，减少芯片使用面积，提高点穴性能。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (14)

1.一种实现高性能金属-氧化物-金属的制造方法，其特征在于，
步骤a：在以衬底上依次淀积一刻蚀阻挡层和一第一介电层；
步骤b：在第一介电层上旋涂光刻胶，光刻形成金属-氧化物-金属区域的图形；
步骤c：刻蚀形成金属-氧化物-金属区域沟槽，使所述金属-氧化物-金属区域沟槽止于所述刻蚀阻挡层，并去除光刻胶；
步骤d：在第一介电层上淀积第二介电层，使所述第二介电层填满所述金属-氧化物-金属区域沟槽；
步骤e：进行化学机械研磨平坦化，保留金属-氧化物-金属区域沟槽内的第二介电层，将其与部分的第二介电层清除；
步骤f：通过光刻和刻蚀在第一介电层上形成金属互连线沟槽，并同时在第二介电层上形成金属-氧化物-金属沟槽；
步骤g：在金属互联线沟槽以及金属-氧化物-金属沟槽内同时进行铜扩散阻挡层的淀积，之后进行电镀铜工艺和化学机械研磨。
2.根据权利要求1所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，淀积第一介电层与淀积第二介电层采用的材料的介电常数不同。
3.根据权利要求1所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，淀积第一介电层采用的是低介电常数的材料，淀积第二介电层采用的是高介电常数的材料。
4.根据权利要求1所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，形成所述第一介电层采用的材料从USG，FSG，BD，BDII中选取。
5.根据权利要求1所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，所述第一介电层的厚度范围控制在1000~10000A之间。
6.根据权利要求1所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，形成所述第二介电层采用的材料从USG，FSG，BD，BD1，BDII中选取。
7.根据权利要求1所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，所述第二介电层的厚度范围控制在1000~10000A之间。
8.一种实现高性能金属-氧化物-金属的制造方法，其特征在于，
步骤a：在以衬底上依次淀积一刻蚀阻挡层和一第一介电层；
步骤b：在第一介电层上旋涂光刻胶，光刻形成金属互连线区域的图形；
步骤c：刻蚀形成金属互连线区域沟槽，使所述金属互连线区域沟槽止于所述刻蚀阻挡层，并去除光刻胶；
步骤d：在第一介电层上淀积第二介电层，使所述第二介电层填满所述金属互连线区域沟槽；
步骤e：进行化学机械研磨平坦化，保留金属互连线沟区域槽内的第二介电层，将其与部分的第二介电层清除；
步骤f：通过光刻和刻蚀在第一介电层上形成金属-氧化物-金属沟槽，并同时在第二介电层上形成金属互连线沟槽；
步骤g：在金属互联线沟槽以及金属-氧化物-金属沟槽内同时进行铜扩散阻挡层的淀积，之后进行电镀铜工艺和化学机械研磨。
9.根据权利要求8所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，淀积第一介电层与淀积第二介电层采用的材料的介电常数不同。
10.根据权利要求8所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，淀积第一介电层采用的是高介电常数的材料，淀积第二介电层采用的是低介电常数的材料。
11.根据权利要求8所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，形成所述第一介电层采用的材料从USG，FSG，BD，BD1，BDII中选取。
12.根据权利要求8所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，所述第一介电层的厚度范围控制在1000~10000A之间。
13.根据权利要求8所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，形成所述第二介电层采用的材料从USG，FSG，BD，BDII中选取。
14.根据权利要求8所述的实现高性能金属-氧化物-金属的制造方法，其特征在于，所述第二介电层的厚度范围控制在1000~10000A之间。
CN2011101638552A 2011-06-17 2011-06-17 实现高性能金属-氧化物-金属的制作方法 Pending CN102427054A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2011101638552A CN102427054A (zh) 2011-06-17 2011-06-17 实现高性能金属-氧化物-金属的制作方法
US13/339,593 US8507355B2 (en) 2011-06-17 2011-12-29 Manufacturing method of a high performance metal-oxide-metal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011101638552A CN102427054A (zh) 2011-06-17 2011-06-17 实现高性能金属-氧化物-金属的制作方法

Publications (1)

Publication Number Publication Date
CN102427054A true CN102427054A (zh) 2012-04-25

Family

ID=45961019

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011101638552A Pending CN102427054A (zh) 2011-06-17 2011-06-17 实现高性能金属-氧化物-金属的制作方法

Country Status (2)

Country Link
US (1) US8507355B2 (zh)
CN (1) CN102427054A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446917A (zh) * 2011-11-15 2012-05-09 上海华力微电子有限公司 一种多层金属-氮化硅-金属电容及其制作方法
CN102800568A (zh) * 2012-09-11 2012-11-28 上海华力微电子有限公司 提高mom电容密度的方法
CN102903611A (zh) * 2012-09-19 2013-01-30 上海集成电路研发中心有限公司 一种金属-介质-金属电容及其制造方法
CN102903612A (zh) * 2012-09-19 2013-01-30 上海集成电路研发中心有限公司 一种金属-氧化物-金属电容的制造方法
CN102931051A (zh) * 2012-10-09 2013-02-13 上海华力微电子有限公司 提高mom电容密度的方法
CN103531525A (zh) * 2012-07-02 2014-01-22 中芯国际集成电路制造(上海)有限公司 金属互连结构及其制作方法
CN105870051A (zh) * 2015-01-20 2016-08-17 中芯国际集成电路制造(上海)有限公司 半导体结构的制作方法
CN112635438A (zh) * 2019-09-24 2021-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102916024B (zh) 2012-10-08 2015-12-02 上海华力微电子有限公司 一种形成双深度隔离沟槽的方法
CN112247825B (zh) * 2020-09-04 2021-09-28 北京烁科精微电子装备有限公司 一种芯片研磨方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777320B1 (en) * 1998-11-13 2004-08-17 Intel Corporation In-plane on-chip decoupling capacitors and method for making same
US20060207965A1 (en) * 2002-07-05 2006-09-21 Chartered Semiconductor Manufacturing Ltd. Method to form both high and low-k materials over the same dielectric region, and their application in mixed mode circuits
KR20100137125A (ko) * 2009-06-22 2010-12-30 주식회사 동부하이텍 Ｍｏｍ 커패시터 및 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777320B1 (en) * 1998-11-13 2004-08-17 Intel Corporation In-plane on-chip decoupling capacitors and method for making same
US20060207965A1 (en) * 2002-07-05 2006-09-21 Chartered Semiconductor Manufacturing Ltd. Method to form both high and low-k materials over the same dielectric region, and their application in mixed mode circuits
KR20100137125A (ko) * 2009-06-22 2010-12-30 주식회사 동부하이텍 Ｍｏｍ 커패시터 및 방법

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446917B (zh) * 2011-11-15 2014-02-05 上海华力微电子有限公司 一种多层金属-氮化硅-金属电容及其制作方法
CN102446917A (zh) * 2011-11-15 2012-05-09 上海华力微电子有限公司 一种多层金属-氮化硅-金属电容及其制作方法
CN103531525B (zh) * 2012-07-02 2016-01-06 中芯国际集成电路制造(上海)有限公司 金属互连结构的制作方法
CN103531525A (zh) * 2012-07-02 2014-01-22 中芯国际集成电路制造(上海)有限公司 金属互连结构及其制作方法
CN102800568A (zh) * 2012-09-11 2012-11-28 上海华力微电子有限公司 提高mom电容密度的方法
CN102800568B (zh) * 2012-09-11 2016-01-20 上海华力微电子有限公司 提高mom电容密度的方法
CN102903612A (zh) * 2012-09-19 2013-01-30 上海集成电路研发中心有限公司 一种金属-氧化物-金属电容的制造方法
CN102903611A (zh) * 2012-09-19 2013-01-30 上海集成电路研发中心有限公司 一种金属-介质-金属电容及其制造方法
CN102903611B (zh) * 2012-09-19 2018-06-22 上海集成电路研发中心有限公司 一种金属-介质-金属电容及其制造方法
CN102931051A (zh) * 2012-10-09 2013-02-13 上海华力微电子有限公司 提高mom电容密度的方法
CN102931051B (zh) * 2012-10-09 2016-02-03 上海华力微电子有限公司 提高mom电容密度的方法
CN105870051A (zh) * 2015-01-20 2016-08-17 中芯国际集成电路制造(上海)有限公司 半导体结构的制作方法
CN105870051B (zh) * 2015-01-20 2019-01-11 中芯国际集成电路制造(上海)有限公司 半导体结构的制作方法
CN112635438A (zh) * 2019-09-24 2021-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其形成方法

Also Published As

Publication number Publication date
US8507355B2 (en) 2013-08-13
US20120322256A1 (en) 2012-12-20

Similar Documents

Publication Publication Date Title
CN102427054A (zh) 实现高性能金属-氧化物-金属的制作方法
CN102543835B (zh) 开口的填充方法
CN101483149A (zh) 一种硅通孔互连结构的制备方法
CN104600059A (zh) 一种带有ipd的tsv孔结构及其加工方法
CN103682094A (zh) 一种相变存储器结构及其制备方法
US20130249047A1 (en) Through silicon via structure and method for fabricating the same
CN105374774A (zh) 一种半导体器件及其制作方法和电子装置
CN104617072A (zh) 一种改进的三维芯片集成结构及其加工工艺
CN104485288A (zh) 一种超薄玻璃转接板的制作方法
CN103258791B (zh) 通过制备超细间距微凸点实现金属互连的方法及相应器件
US9373536B2 (en) Stress reduction apparatus
TWI668728B (zh) 用作互連之虛擬閘極及其製法
CN103280427A (zh) 一种tsv正面端部互连工艺
CN103219282B (zh) 一种tsv露头工艺
CN103077921B (zh) 互连线结构及互连线结构的形成方法
CN102420101B (zh) 一种利用铜大马士革工艺制造双层金属-绝缘层-金属电容的方法
CN102376684A (zh) 铜互连结构及其制作方法
CN104143527A (zh) 一种导电插塞和tsv的形成方法
CN102324399B (zh) 半导体器件及其制作方法
CN103871962B (zh) 互连结构及其制造方法
CN102420105B (zh) 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构
CN102446891B (zh) 一种金属-氧化物-金属电容的制作方法
CN102446894B (zh) 一种高性能金属-氧化物-金属电容及其制作方法
CN104637909A (zh) 一种三维芯片集成结构及其加工工艺
CN102446895B (zh) 一种金属-氧化物-金属电容及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120425