CN105990105B - 硬掩膜层的制作方法、层间介质层的制作方法及半导体器件 - Google Patents
硬掩膜层的制作方法、层间介质层的制作方法及半导体器件 Download PDFInfo
- Publication number
- CN105990105B CN105990105B CN201510041746.1A CN201510041746A CN105990105B CN 105990105 B CN105990105 B CN 105990105B CN 201510041746 A CN201510041746 A CN 201510041746A CN 105990105 B CN105990105 B CN 105990105B
- Authority
- CN
- China
- Prior art keywords
- layer
- reaction gas
- production method
- hard mask
- sioc layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请提供了一种硬掩膜层的制作方法、层间介质层的制作方法及半导体器件。其中，该制作方法包括在待刻蚀结构上依次沉积形成多层SiOC层，向反应室通入含有硅元素、氧元素和碳元素的反应气体，以及开启等离子发生器以使得反应气体电离形成等离子体，并使得等离子体反应形成SiOC层；其中，在远离待刻蚀结构的方向上，各形成SiOC层的步骤中的反应气体中的碳元素含量依次递减且氧元素含量依次递增。由于反应气体中的氧能够与形成各SiOC层的碳充分反应，从而减少了反应气体中的氧对待刻蚀结构中的碳消耗，使待刻蚀结构表面不会形成SiO2层，避免了SiO2层对刻蚀工艺的影响，进而使刻蚀后形成的多层SiOC层能够具有相互平行的侧壁。
Description
技术领域
本申请涉及集成电路技术领域，具体而言，涉及一种硬掩膜层的制作方法、层间介质层的制作方法及半导体器件。
背景技术
伴随着超大规模集成电路的迅速发展，元器件的尺寸越来越小，因此需要在晶片中刻蚀出具有高深宽比的窗口(例如凹槽或通孔等)。同时，为了避免刻蚀过程对晶片中的其他器件造成损伤，常常需要在晶片表面形成硬掩膜层，然后再刻蚀硬掩膜层和晶片以形成具有窗口的半导体器件(例如层间介质层等)。
现有技术中的硬掩膜层通常包括BD(Black Diamond，又称黑钻石，其主要包含SiCOH)层以及位于BD层上的TEOS(正硅酸乙酯)层。图1示出了现有层间介质层的剖面结构示意图。参见图1，当采用上述硬掩膜层形成具有通孔的层间介质层时，通常包括以下步骤：首先，在器件层(包括衬底及形成于衬底中的晶体管等器件)上依次形成介质材料层10′、硬掩膜层20′、抗反射涂层30′、屏蔽氧化层和图形化光刻胶，其中介质材料层10′包括依次形成的扩散阻挡层110′和低介电材料层120′，硬掩膜层20′通常包括依次形成的BD层210′和TEOS层220′；然后，沿图形化光刻胶中的图形依次刻蚀贯穿屏蔽氧化层、抗反射涂层30′、硬掩膜层20′和介质材料层10′以在介质材料层10′中形成通孔40′，以及去除图形化光刻胶和屏蔽氧化层，并将剩余的介质材料层10′作为层间介质层，其结构如图1所示。
然而，采用上述制作方法所形成通孔的侧壁与硬掩膜层20′的侧壁不在同一平面(即通孔的侧壁与硬掩膜层20′的侧壁之间呈台阶结构)，进而会对后续形成器件的性能造成影响。本申请的发明人对上述问题进行大量研究后发现，上述问题产生的原因为：低介电材料层120′非常软(其机械强度通常较低)，很容易被高能量攻击，在利用等离子体形成硬掩膜层20′的工艺中，等离子体使得接触界面的低介电材料层120′中原本含有的碳被消耗掉，导致低介电材料层120′的顶部表层转化为一层二氧化硅薄膜；而二氧化硅薄膜与低介电材料层120′相比具有很高的湿法刻蚀选择比，在后续采用湿法刻蚀剂对通孔进行清洗时，低介电材料层120′的表层容易被刻蚀掉，进而使得所形成的沟槽的侧壁与硬掩膜形成开口的侧壁不在同一平面。但是，现有技术中并没有披露上述问题产生的原因以及解决上述问题的方法。
发明内容
本申请的主要目的在于提供一种硬掩膜层的制作方法、层间介质层的制作方法及半导体器件，以解决采用硬掩膜层形成具有通孔的半导体器件时，所形成通孔的侧壁与硬掩膜层的侧壁不在同一平面的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种硬掩膜层的制作方法，该制作方法包括在待刻蚀结构上依次沉积形成多层SiOC层的步骤，各形成SiOC层的步骤包括向反应室通入含有硅元素、氧元素和碳元素的反应气体，以及开启等离子发生器以使得反应气体电离形成等离子体，并使得等离子体反应形成SiOC层；其中，在远离待刻蚀结构的方向上，各形成SiOC层的步骤中的反应气体中的碳元素含量依次递减且氧元素含量依次递增。
进一步地，反应气体包括第一反应气体和第二反应气体，其中，第一反应气体选自Si(CH3)4、(CH3)3SiH、(CH3)2SiH2、CH3SiH3和SiH4中的任一种，第二反应气体选自CO或CO2。
进一步地，硬掩膜层包括依次层叠设置的第一SiOC层、第二SiOC层和第三SiOC层，形成硬掩膜层的步骤包括：在待刻蚀结构上形成第一SiOC层，其中，第一反应气体为Si(CH3)4、(CH3)3SiH、(CH3)2SiH2或CH3SiH3，第二反应气体为CO；在第一SiOC层上形成第二SiOC层，其中，第一反应气体为SiH4，第二反应气体为CO；以及在第二SiOC层上形成第三SiOC层，其中，第一反应气体为SiH4，第二反应气体为CO2。
进一步地，第一反应气体的流量为100～3000sccm，第二反应气体的流量为100～3000sccm。
进一步地，各形成SiOC层的步骤还包括向反应室通入惰性气体，且惰性气体的流量为100～3000sccm。
进一步地，等离子发生器为射频等离子发生器；各形成SiOC层的步骤中，射频功率为100～4000w。
根据本申请的另一方面，提供了一种层间介质层的制作方法，该制作方法包括以下步骤：在器件层上依次形成介质材料层和硬掩膜层，且硬掩膜层由上述制作方法制成；依次刻蚀贯穿硬掩膜层和介质材料层以在介质材料层中形成通孔，并将剩余的介质材料层作为层间介质层。
进一步地，刻蚀贯穿硬掩膜层和介质材料层的步骤包括：在硬掩膜层上依次形成抗反射涂层、屏蔽氧化层和图形化光刻胶；沿图形化光刻胶中的图形依次刻蚀贯穿屏蔽氧化层、抗反射涂层、硬掩膜层和介质材料层以形成通孔。
进一步地，形成介质材料层的步骤中，形成包括扩散阻挡材料层和低介电材料层的介质材料层；形成通孔之后，去除图形化光刻胶和屏蔽氧化层，并将剩余的扩散阻挡材料层和低介电材料层作为层间介质层。
进一步地，预备抗反射涂层为TiN层，屏蔽氧化层为SiO2层。
根据本申请的另一方面，提供了一种半导体器件，该半导体器件包括：器件层，以及设置于器件层上的层间介质层，层间介质层由上述制作方法制作而成。
应用本申请的技术方案，本申请通过在待刻蚀结构上依次沉积形成多层SiOC层作为硬掩膜层，且在远离待刻蚀结构的方向上各形成SiOC层的步骤中的反应气体中的碳元素含量依次递减且氧元素含量依次递增，且利用每个形成SiOC层的步骤中等离子体都会消耗已经形成的SiOC层中的碳的原理，使得在形成掩膜层的沉积过程中在远离待刻蚀结构的方向上各SiOC层原本含有的碳的消耗量逐渐递减，并减少了待刻蚀结构中的碳的消耗量，从而使得最终形成掩膜层的各SiOC层中的碳含量基本相同，并使得最终形成掩膜层的各SiOC层具有基本相同的刻蚀速率，进而使得在采用硬掩膜层形成具有通孔的半导体器件时，各SiOC层被刻蚀去除的量基本相同，并进一步使得所形成通孔的侧壁与硬掩膜层的侧壁基本处于同一平面上。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了现有层间介质层的剖面结构示意图；
图2示出了在本申请实施方式所提供的硬掩膜层的制作方法中，在待刻蚀结构上形成第一SiOC层后的基体剖面结构示意图；
图3示出了在图2所示的第一SiOC层上形成第二SiOC层后的基体剖面结构示意图；
图4示出了在图3所示的第二SiOC层上形成第三SiOC层后的基体剖面结构示意图；
图5示出了本申请实施方式所提供的层间介质层的制作方法流程示意图；
图6示出了在本申请实施方式所提供的层间介质层的制作方法中，在器件层上依次形成介质材料层和硬掩膜层后的基体剖面结构示意图；
图7示出了在图6所示的硬掩膜层上依次形成抗反射涂层、屏蔽氧化层和图形化光刻胶后的基体剖面结构示意图；以及
图8示出了沿图7所示的图形化光刻胶中的图形依次刻蚀屏蔽氧化层、抗反射涂层、硬掩膜层和介质材料层以形成通孔，以及去除图形化光刻胶和屏蔽氧化层，并将剩余的扩散阻挡材料层和低介电材料层作为层间介质层后的基体剖面结构示意图；
图9示出了去除图8所示的硬掩膜层，并将剩余的介质材料层作为层间介质层后的基体剖面结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
正如背景技术中所介绍的，采用现有硬掩膜层形成具有通孔的半导体器件时，所形成通孔的侧壁与硬掩膜层的侧壁不在同一平面。本申请的发明人针对上述问题进行研究，提出了一种硬掩膜层的制作方法。该制作方法包括：在待刻蚀结构上依次沉积形成多层SiOC层的步骤，各形成SiOC层的步骤包括向反应室通入含有硅元素、氧元素和碳元素的反应气体，以及开启等离子发生器以使得反应气体电离形成等离子体，并使得等离子体反应形成SiOC层；其中，在远离待刻蚀结构的方向上，各形成SiOC层的步骤中的反应气体中的碳元素含量依次递减且氧元素含量依次递增。
上述制作方法通过在待刻蚀结构上依次沉积形成多层SiOC层作为硬掩膜层，且在远离待刻蚀结构的方向上各形成SiOC层的步骤中的反应气体中的碳元素含量依次递减且氧元素含量依次递增，且利用每个形成SiOC层的步骤中的等离子体都会消耗已经形成SiOC层中的碳的原理，使得在形成掩膜层的沉积过程中在远离待刻蚀结构的方向上各SiOC层原本含有的碳的消耗量逐渐递减，并减少了待刻蚀结构中的碳的消耗量，从而使得最终形成掩膜层的各SiOC层中的碳含量基本相同，并使得最终形成掩膜层的各SiOC层具有基本相同的刻蚀速率，进而使得在采用硬掩膜层形成具有通孔的半导体器件时，各SiOC层被刻蚀去除的量基本相同，并进一步使得所形成通孔的侧壁与硬掩膜层的侧壁基本处于同一平面上。
上述制作方法中，优选地，上述反应气体包括第一反应气体和第二反应气体，本领域的技术人员可以根据实际工艺需求选择合适的反应气体类型，其中，第一反应气体可以为Si(CH3)4、(CH3)3SiH、(CH3)2SiH2、CH3SiH3和SiH4中的任一种，第二反应气体可以为CO或CO2。向反应室通入上述反应气体从而形成的多层SiOC层。
在一种优选的实施方式中，参见图2，硬掩膜层包括依次层叠设置的第一SiOC层210、第二SiOC层220和第三SiOC层230，此时形成该硬掩膜层的步骤可以包括：在待刻蚀结构上形成第一SiOC层210，其中，第一反应气体为Si(CH3)4、(CH3)3SiH、(CH3)2SiH2或CH3SiH3，第二反应气体为CO，进而形成如图2所示的基体结构；在第一SiOC层210上形成第二SiOC层220，其中，第一反应气体为SiH4，第二反应气体为CO，进而形成如图3所示的基体结构；以及在第二SiOC层220上形成第三SiOC层230，其中，第一反应气体为SiH4，第二反应气体为CO2，进而形成如图4所示的基体结构。其中，待刻蚀结构可以为介质材料层10，优选地，介质材料层10包括扩散阻挡材料层110和低介电材料层120。作为示例，以下描述中将待刻蚀结构作为介质材料层10。
由于形成上述第一SiOC层210的反应气体包括第一反应气体和第二反应气体，其中第一反应气体为Si(CH3)4、(CH3)3SiH、(CH3)2SiH2或CH3SiH3，这些气体均含有碳，第二反应气体是CO，因此在第一SiOC层210的形成过程中等离子体可以与这些碳反应，进而减少了待刻蚀结构中的碳消耗。并且，形成上述第二SiOC层220的反应气体是不含碳的第一反应气体和CO，形成上述第三SiOC层230的反应气体是不含碳的第一反应气体以及CO2，且CO的含碳量大于CO2、含氧量小于CO2，因此在形成第二SiOC层220和第三SiOC层230的过程中等离子体可以继续与碳反应，进而进一步减少了待刻蚀结构中的碳消耗。
本领域的技术人员可以根据实际工艺需求设定合适的反应气体流量，优选地，第一反应气体的流量为100～3000sccm，第二反应气体的流量为100～3000sccm。在上述优选的气体流量范围内反应气体中能够具有充分的碳等离子体，从而使碳等离子体能够与氧等离子体充分反应，进而减少了待刻蚀结构中的碳消耗。
在上述优选的实施方式中，各形成SiOC层的步骤还包括向反应室通入惰性气体，且惰性气体的流量为100～3000sccm。此时形成SiOC层的工艺可以为体射等离子频化学气相沉积或射频反应溅射，等离子发生器为射频等离子发生器；各形成SiOC层的步骤中，射频功率为100～4000w。在上述优选地惰性气体的流量以及射频功率范围内，第一气体能够与第二气体充分反应，从而形成具有合适碳含量和氧含量的多层SiOC层。
本申请还提供了一种层间介质层的制作方法。如图5所示，该制作方法包括以下步骤：在器件层上依次形成介质材料层和硬掩膜层，且硬掩膜层由上述制作方法制成；依次刻蚀贯穿硬掩膜层和介质材料层以在介质材料层中形成通孔，并将剩余的介质材料层作为层间介质层。
上述制作方法通过在层间介质层中形成具有多层SiOC层的硬掩膜层，且硬掩膜层覆盖于介质材料层表面上，从而减少了介质材料层中的碳消耗，使介质材料层表面不会形成SiO2层，避免了SiO2层对刻蚀工艺的影响，进而使刻蚀后形成的层间介质层中的通孔能够具有平缓的侧壁。
下面将更详细地描述根据本申请提供的层间介质层的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
图6至图9示出了本申请提供的层间介质层的制作方法中，经过各个步骤后得到的基体剖面结构示意图。下面将结合图6至图9，进一步说明本申请所提供的层间介质层的制作方法。
首先，在器件层上依次形成介质材料层10和硬掩膜层20，且硬掩膜层20由上述任一项的制作方法制成，进而形成如图6所示的基体结构。由于上述硬掩膜层20覆盖于介质材料层10表面上，且形成硬掩膜层20的反应气体具有大量的碳等离子体，从而使减少了介质材料层10中的碳消耗，使介质材料层10表面不会形成SiO2层，进而使形成的层间介质层的通孔能够具有平缓的侧壁。其中，优选地，介质材料层10包括扩散阻挡材料层110和低介电材料层120的介质材料层10，硬掩膜层20包括在介质材料层10上依次设置的多层SiOC层。
由于硬掩膜层20为多层SiOC层，且硬掩膜层20覆盖于介质材料层10表面上，从而减少了工艺中对介质材料层中碳的消耗，使介质材料层表面不会形成SiO2层，进而避免了SiO2层对刻蚀工艺的影响，使后续形成的层间介质层中的通孔能够具有平缓的侧壁。
完成在器件层上依次形成介质材料层10和硬掩膜层20的步骤之后，依次刻蚀贯穿贯穿硬掩膜层20和介质材料层10以在介质材料层10形成通孔，并将剩余的介质材料层10作为层间介质层。在该步骤中，一种可选实施方式为：在硬掩膜层20上依次形成抗反射涂层30、屏蔽氧化层40和图形化光刻胶50，进而形成如图7所示的基体结构；沿图形化光刻胶50中的图形依次刻蚀屏蔽氧化层40、抗反射涂层30、硬掩膜层20和介质材料层10以形成通孔，进而形成如图8所示的基体结构。其中，上述抗反射涂层30和屏蔽氧化层40可以采用本领域常见的介质材料。优选地，抗反射涂层30为TiN层，屏蔽氧化层40为SiO2层。
完成依次刻蚀贯穿硬掩膜层20和介质材料层10以形成通孔的步骤之后，还可以去除硬掩膜层20，进而形成如图9所示的基体结构。由于硬掩膜层20在形成过程中反应气体具有大量的碳等离子体，从而使刻蚀后形成的层间介质层能够具有平缓的通孔侧壁。去除硬掩膜层20的工艺可以为刻蚀或抛光等，其具体工艺参数可以参照现有技术，在此不再赘述。
本申请还提供了一种半导体器件。如图9所示，该半导体器件包括器件层，以及设置于器件层上的层间介质层，其特征在于，层间介质层由上述制作方法制作而成。其中，层间介质层包括扩散阻挡材料层110和低介电材料层120。上述半导体器件由于在制备工艺中形成有上述硬掩膜层20，且形成硬掩膜层20的反应气体具有大量的碳等离子体，从而减少了低介电材料层120中碳的消耗，使低介电材料层120表面不会形成SiO2层，进而使设置的层间介质层具有平缓的通孔侧壁。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：本申请通过在待刻蚀结构上依次沉积形成多层SiOC层作为硬掩膜层，且在远离待刻蚀结构的方向上各形成SiOC层的步骤中的反应气体中的碳元素含量依次递减且氧元素含量依次递增，且利用每个形成SiOC层的步骤中的等离子体都会消耗已经形成SiOC层中的碳的原理，使得在形成掩膜层的沉积过程中在远离待刻蚀结构的方向上各SiOC层原本含有的碳的消耗量逐渐递减，并减少了待刻蚀结构中的碳的消耗量，从而使得最终形成掩膜层的各SiOC层中的碳含量基本相同，并使得最终形成掩膜层的各SiOC层具有基本相同的刻蚀速率，进而使得在采用硬掩膜层形成具有通孔的半导体器件时，各SiOC层被刻蚀去除的量基本相同，并进一步使得所形成通孔的侧壁与硬掩膜层的侧壁基本处于同一平面上。
以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (11)
1.一种硬掩膜层的制作方法，其特征在于，所述制作方法包括在待刻蚀结构上依次沉积形成多层SiOC层的步骤，各形成所述SiOC层的步骤包括向反应室通入含有硅元素、氧元素和碳元素的反应气体，以及开启等离子发生器以使得所述反应气体电离形成等离子体，并使得所述等离子体反应形成所述SiOC层；其中，在远离所述待刻蚀结构的方向上，各形成所述SiOC层的步骤中的所述反应气体中的碳元素含量依次递减且氧元素含量依次递增。
2.根据权利要求1所述的制作方法，其特征在于，所述反应气体包括第一反应气体和第二反应气体，其中，所述第一反应气体选自Si(CH3)4、(CH3)3SiH、(CH3)2SiH2、CH3SiH3和SiH4中的任一种，所述第二反应气体选自CO或CO2。
3.根据权利要求2所述的制作方法，其特征在于，所述硬掩膜层包括依次层叠设置的第一SiOC层、第二SiOC层和第三SiOC层，形成所述硬掩膜层的步骤包括：
在所述待刻蚀结构上形成所述第一SiOC层，其中，所述第一反应气体为Si(CH3)4、(CH3)3SiH、(CH3)2SiH2或CH3SiH3，所述第二反应气体为CO；
在所述第一SiOC层上形成所述第二SiOC层，其中，所述第一反应气体为SiH4，所述第二反应气体为CO；以及
在所述第二SiOC层上形成所述第三SiOC层，其中，所述第一反应气体为SiH4，所述第二反应气体为CO2。
4.根据权利要求3所述的制作方法，其特征在于，所述第一反应气体的流量为100～3000sccm，所述第二反应气体的流量为100～3000sccm。
5.根据权利要求1至4中任一项所述的制作方法，其特征在于，各形成所述SiOC层的步骤还包括向所述反应室通入惰性气体，且所述惰性气体的流量为100～3000sccm。
6.根据权利要求1至4中任一项所述的制作方法，其特征在于，所述等离子发生器为射频等离子发生器；各形成所述SiOC层的步骤中，射频功率为100～4000w。
7.一种层间介质层的制作方法，其特征在于，所述制作方法包括以下步骤：
在器件层上依次形成介质材料层和硬掩膜层，且所述硬掩膜层由权利要求1至6中任一项所述的制作方法制成；
依次刻蚀贯穿所述硬掩膜层和所述介质材料层以在介质材料层中形成通孔，并将剩余的所述介质材料层作为所述层间介质层。
8.根据权利要求7所述的制作方法，其特征在于，刻蚀贯穿所述硬掩膜层和所述介质材料层的步骤包括：
在所述硬掩膜层上依次形成抗反射涂层、屏蔽氧化层和图形化光刻胶；
沿所述图形化光刻胶中的图形依次刻蚀贯穿所述屏蔽氧化层、所述抗反射涂层、所述硬掩膜层和所述介质材料层以形成所述通孔。
9.根据权利要求8所述的制作方法，其特征在于，
形成所述介质材料层的步骤中，形成包括扩散阻挡材料层和低介电材料层的所述介质材料层；
形成所述通孔之后，去除所述图形化光刻胶和所述屏蔽氧化层，并将剩余的所述扩散阻挡材料层和所述低介电材料层作为所述层间介质层。
10.根据权利要求8所述的制作方法，其特征在于，所述抗反射涂层为TiN层，所述屏蔽氧化层为SiO2层。
11.一种半导体器件，包括器件层，以及设置于所述器件层上的层间介质层，其特征在于，所述层间介质层由权利要求9至10中任一项所述的制作方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510041746.1A CN105990105B (zh) | 2015-01-27 | 2015-01-27 | 硬掩膜层的制作方法、层间介质层的制作方法及半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510041746.1A CN105990105B (zh) | 2015-01-27 | 2015-01-27 | 硬掩膜层的制作方法、层间介质层的制作方法及半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105990105A CN105990105A (zh) | 2016-10-05 |
| CN105990105B true CN105990105B (zh) | 2019-01-08 |
Family
ID=57034128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510041746.1A Active CN105990105B (zh) | 2015-01-27 | 2015-01-27 | 硬掩膜层的制作方法、层间介质层的制作方法及半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105990105B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115775768B (zh) * | 2023-02-13 | 2023-07-04 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060046495A1 (en) * | 2004-08-31 | 2006-03-02 | Kai Frohberg | Technique for enhancing the fill capabilities in an electrochemical deposition process by edge rounding of trenches |
| CN101079408A (zh) * | 2006-05-22 | 2007-11-28 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| CN101840857A (zh) * | 2009-03-20 | 2010-09-22 | 中芯国际集成电路制造(上海)有限公司 | 形成沟槽及双镶嵌结构的方法 |
| US20120187546A1 (en) * | 2011-01-24 | 2012-07-26 | International Business Machines Corporation | Bilayer trench first hardmask structure and process for reduced defectivity |
| CN103367119A (zh) * | 2012-03-29 | 2013-10-23 | 台湾积体电路制造股份有限公司 | 用于双重图案化设计的掩模处理 |
| CN103579083A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 开口的形成方法 |
| CN104124203A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
-
2015
- 2015-01-27 CN CN201510041746.1A patent/CN105990105B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060046495A1 (en) * | 2004-08-31 | 2006-03-02 | Kai Frohberg | Technique for enhancing the fill capabilities in an electrochemical deposition process by edge rounding of trenches |
| CN101079408A (zh) * | 2006-05-22 | 2007-11-28 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| CN101840857A (zh) * | 2009-03-20 | 2010-09-22 | 中芯国际集成电路制造(上海)有限公司 | 形成沟槽及双镶嵌结构的方法 |
| US20120187546A1 (en) * | 2011-01-24 | 2012-07-26 | International Business Machines Corporation | Bilayer trench first hardmask structure and process for reduced defectivity |
| CN103367119A (zh) * | 2012-03-29 | 2013-10-23 | 台湾积体电路制造股份有限公司 | 用于双重图案化设计的掩模处理 |
| CN103579083A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 开口的形成方法 |
| CN104124203A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105990105A (zh) | 2016-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI758404B (zh) | 氫活化原子層蝕刻 | |
| KR102262750B1 (ko) | 플라스마 처리 방법 및 플라스마 처리 장치 | |
| TWI579892B (zh) | 用以形成具有多膜層的間隔壁之蝕刻方法 | |
| US8592318B2 (en) | Pitch reduction using oxide spacer | |
| CN107924837A (zh) | 干式蚀刻方法 | |
| Iwase et al. | Progress and perspectives in dry processes for nanoscale feature fabrication: fine pattern transfer and high-aspect-ratio feature formation | |
| US20140120727A1 (en) | Method of tungsten etching | |
| WO2020072277A1 (en) | Selectively etching for nanowires | |
| CN112470258A (zh) | 用于纳米线的选择性蚀刻 | |
| CN110223956A (zh) | 多孔结构及其制作方法 | |
| TW201432848A (zh) | 隔離結構之製作方法 | |
| CN105990105B (zh) | 硬掩膜层的制作方法、层间介质层的制作方法及半导体器件 | |
| CN103137443B (zh) | 无定形碳硬掩膜层的形成方法及刻蚀方法 | |
| EP2148361A1 (en) | Dry etching apparatus and dry etching method | |
| CN106548977B (zh) | 一种空气隙结构的制造方法 | |
| CN105514021B (zh) | 一种形成harp层间介质层的方法 | |
| US20220375764A1 (en) | Method and apparatus for controlling a shape of a pattern over a substrate | |
| TWI747931B (zh) | 成膜方法 | |
| CN104733373B (zh) | 一种半导体器件的制造方法 | |
| US10937659B2 (en) | Method of anisotropically etching adjacent lines with multi-color selectivity | |
| WO2022020145A1 (en) | Integration processes utilizing boron-doped silicon materials | |
| CN102263021B (zh) | 一种低电压栅氧化层制备方法 | |
| US10546756B2 (en) | Method for generating vertical profiles in organic layer etches | |
| JP5171091B2 (ja) | プラズマ処理方法 | |
| TWI851705B (zh) | 以多色選擇性非等向性蝕刻相鄰線的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |