CN102044473A - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN102044473A
CN102044473A CN 200910197080 CN200910197080A CN102044473A CN 102044473 A CN102044473 A CN 102044473A CN 200910197080 CN200910197080 CN 200910197080 CN 200910197080 A CN200910197080 A CN 200910197080A CN 102044473 A CN102044473 A CN 102044473A
Authority
CN
China
Prior art keywords
per minute
cubic centimeters
etch stop
standard cubic
stop layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 200910197080
Other languages
English (en)
Other versions
CN102044473B (zh
Inventor
王琪
周鸣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN 200910197080 priority Critical patent/CN102044473B/zh
Publication of CN102044473A publication Critical patent/CN102044473A/zh
Application granted granted Critical
Publication of CN102044473B publication Critical patent/CN102044473B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件的形成方法，包括如下步骤：提供衬底，所述衬底表面形成有金属层；在所述金属层表面形成粘附层；在所述粘附层表面形成第一蚀刻阻挡层；在所述第一蚀刻阻挡层表面形成第二蚀刻阻挡层；在所述第二蚀刻阻挡层表面形成介质层。本发明不但能够降低半导体器件的k值，还能避免后续刻蚀工艺窗口不够宽的刻蚀工艺中阻挡层被刻穿的现象出现。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件的形成方法。
背景技术
随着IC技术的发展，器件尺寸越来越小，互连RC延迟对器件开启速度影响越来越大，远远超过栅延迟带来的影响，所以减少RC互连延迟成为人们关注的焦点。一方面人们引进用电阻率小的Cu代替电阻率大的Al，以减小互连电阻，并应用于0.25μm及以下的工艺；另一方面人们引进低介电常数材料来减少金属互连线之间的电容。为了解决Cu扩散沾污问题，在淀积Cu之前先淀积一薄层Cu阻挡层-Ti/TiN或Ta/TaN；为了解决Cu的刻蚀难的问题，Cu大马士革结构应运而生，现在IC业界普遍采用此结构做Cu工艺。但是随着这些新材料的引入带来很多问题，比如，大马士革介质堆层中的蚀刻停止层的选择和制备，器件可靠性问题也成为挑战。
蚀刻阻挡层的作用一方面在于上述低介电常数材料层内定义凹槽及介电层通孔结构时的蚀刻停止效果(因两者间构成材质不同，具有较佳的蚀刻选择比)，可得到较佳的定义后凹槽及介电层通孔结构。另一方面，亦提供了作为防止金属铜材料于内部扩散。同时为了保护位于下面的低介电常数材料层并防止低介电常数材料层的腐蚀和凹陷，因此低介电常数材料层的集成需要蚀刻阻挡层。
目前人们大多采用氮化硅充当刻蚀阻挡层，比如公开号为02141023的中国专利申请公开了在低k材料上形成开口的方法，具体结构参照图1所示。如图1所示，在带有导电层201的半导体基底200上形成有第一蚀刻阻挡层202、第一层间介电层204、第二蚀刻阻挡层206、第二层间介电层208、以及在开口内形成的金属连线236，所述第一层间介电层204和第二层间介电层208为低介电常数层，比如是含硅的无机聚合物，黑钻石(Black Diamond)等，比较优化的低k材料采用含碳氧化硅材料，所述第一蚀刻阻挡层202和第二蚀刻阻挡层206为氮化硅，氮化硅具有较高的介电常数k值，所述蚀刻阻挡层厚度不能够太厚以避免提高器件的k值，较薄的蚀刻阻挡层在刻蚀窗口不够宽的层间介电层刻蚀工艺中容易被刻穿，使得刻蚀工艺对蚀刻阻挡层保护的薄膜例如金属连线造成损伤。
发明内容
本发明解决的技术问题是避免刻蚀窗口不够宽的层间介电层刻蚀工艺中容易被刻穿，使得刻蚀工艺对蚀刻阻挡层保护的薄膜例如金属连线造成损伤。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面形成有金属层；在所述金属层表面形成粘附层；在所述粘附层表面形成第一蚀刻阻挡层；在所述第一蚀刻阻挡层表面形成第二蚀刻阻挡层；在所述第二蚀刻阻挡层表面形成介质层。
优选的，所述粘附层材料为氮化硅。
优选的，所述粘附层厚度为200埃至400埃。
优选的，所述粘附层的形成工艺为介质化学气相沉积法。
优选的，形成所述粘附层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
优选的，所述第一蚀刻阻挡层材料为碳掺杂的氮化硅，其中碳元素质量百分比为小于10％。
优选的，所述第一蚀刻阻挡层厚度为100埃至200埃。
优选的，所述第一蚀刻阻挡层的形成工艺为介质化学气相沉积法。
优选的，形成所述第一蚀刻阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，氦气流量为每分钟1000标准立方厘米至每分钟1400标准立方厘米。
优选的，所述第二蚀刻阻挡层的材料为碳掺杂的氮化硅，其中碳元素质量百分比为35％至40％。
优选的，所述第二蚀刻阻挡层厚度为250埃至400埃。
优选的，所述第二蚀刻阻挡层的形成工艺为介质化学气相沉积法。
优选的，形成所述第二蚀刻阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为5托至6托，反应间距为7至9毫米，功率为222瓦至333瓦，四乙氧基硅烷流量为每分钟200标准立方厘米至每分钟350标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，氦气流量为每分钟1100标准立方厘米至每分钟1300标准立方厘米，CH4流量为每分钟300标准立方厘米至每分钟500标准立方厘米。
与现有技术相比，本发明具有以下优点：本发明通过选用第二蚀刻阻挡层、第一蚀刻阻挡层和粘附层来取代现有的蚀刻阻挡层，不但能够降低半导体器件的k值，避免后续刻蚀工艺窗口不够宽的刻蚀工艺中第二蚀刻阻挡层、第一蚀刻阻挡层和粘附层被刻穿的现象出现，且粘附层成分为氮化硅，第一阻挡层为碳掺杂的氮化硅，其中碳元素质量百分比为小于10％，第二蚀刻阻挡层为碳掺杂的氮化硅，且碳元素质量百分比为为35％至40％，能够在第二蚀刻阻挡层、第一蚀刻阻挡层和粘附层之间形成较好的接触面，提高器件的质量。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是现有技术制备的结构示意图；
图2是本发明半导体器件的形成方法的一实施例的流程示意图；
图3至图7为本发明半导体器件的形成方法的一实施例的过程示意图。
具体实施方式
由背景技术可知，随着IC技术的发展和蚀刻阻挡层较高的介电常数k值的缺陷，使得蚀刻阻挡层的厚度在刻蚀间介电层刻蚀工艺中就容易被刻穿，使得刻蚀间介电层刻蚀工艺会损伤到阻挡层保护的薄膜例如金属连线。
为此，本发明的发明人提出一种半导体器件的形成方法，包括如下步骤：提供衬底，所述衬底表面形成有金属层；在所述金属层表面形成粘附层；在所述粘附层表面形成第一蚀刻阻挡层；在所述第一蚀刻阻挡层表面形成第二蚀刻阻挡层；在所述第二蚀刻阻挡层表面形成介质层。
优选的，所述粘附层材料为氮化硅。
优选的，所述粘附层厚度为200埃至400埃。
优选的，所述粘附层的形成工艺为介质化学气相沉积法。
优选的，形成所述粘附层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
优选的，所述第一蚀刻阻挡层材料为碳掺杂的氮化硅，其中碳元素质量百分比为小于10％。
优选的，所述第一蚀刻阻挡层厚度为100埃至200埃。
优选的，所述第一蚀刻阻挡层的形成工艺为介质化学气相沉积法。
优选的，形成所述第一蚀刻阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，氦气流量为每分钟1000标准立方厘米至每分钟1400标准立方厘米。
优选的，所述第二蚀刻阻挡层的材料为碳掺杂的氮化硅，其中碳元素质量百分比为35％至40％。
优选的，所述第二蚀刻阻挡层厚度为250埃至400埃。
优选的，所述第二蚀刻阻挡层的形成工艺为介质化学气相沉积法。
优选的，形成所述第二蚀刻阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为5托至6托，反应间距为7至9毫米，功率为222瓦至333瓦，四乙氧基硅烷流量为每分钟200标准立方厘米至每分钟350标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，氦气流量为每分钟1100标准立方厘米至每分钟1300标准立方厘米，CH4流量为每分钟300标准立方厘米至每分钟500标准立方厘米。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2是本发明半导体器件的形成方法的一实施例的流程示意图，图3至图7为本发明半导体器件的形成方法的一实施例的过程示意图。下面结合图2至图7对本发明的半导体器件的形成方法进行说明。
本发明的半导体器件的形成方法包括步骤：
步骤S101，提供衬底，所述衬底表面形成有金属层。
参考图3，提供衬底100，所述衬底表面形成有金属层110。
所述衬底100可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
所述金属层110材料选自铝、银、铬、钼、镍、钯、铂、钛、钽或者铜，或者选自铝、银、铬、钼、镍、钯、铂、钛、钽或者铜的合金，所述金属层110厚度为2000埃至3000埃。
在本实施例中，由于金属铜具有高熔点、低电阻系数及高抗电子迁移的能力，优选用铜做示范性说明，但是需要特别说明的是，选用其他导电物质形成的金属层110在工艺节点高于130纳米技术中仍然可以工作，只是传输延迟比较大，在此特地说明，不应过分限制本发明的保护范围。
所述金属层110的形成工艺可以选用公知的物理气相沉积工艺或者电镀工艺，需特别指出的是，上述金属层110的形成工艺需根据金属层110选用的材料不同而采用不同的工艺，调整不同的工艺参数，在此不作赘述。
步骤S102，在所述金属层110表面形成粘附层。
参考图4，所述粘附层120材料为氮化硅，所述粘附层120厚度为200埃至400埃，所述粘附层120用于保护金属层110，并且由于后续形成的第一蚀刻阻挡层与金属层110粘附性差，所述粘附层120与金属层110和第一蚀刻阻挡层的粘附性能都比较优异，所述粘附层120还具有改善第一蚀刻阻挡层与金属层110粘附性差的作用。
需要特别指出的是：现有工艺是采用氮化硅作为蚀刻阻挡层，所述采用氮化硅的阻挡层会比较厚，且会提高半导体器件的k值，本发明的发明人经过大量的实验，选用氮化硅作为粘附层120，且厚度为200埃至400埃，减低氮化硅对半导体器件的k值的影响。
所述粘附层120的形成工艺可以为化学气相沉积工艺(Chemical Vapor Deposition，CVD)，本发明的发明人考虑到在形成粘附层120的工艺后还会继续执行其他介质层沉积工艺，为了维护工艺的连续性，减少不必要的工艺时间，优选形成粘附层120的工艺为介质化学气相沉积法(Dielectric Chemical Vapor Deposition，DCVD)。
具体工艺参数包括：所述粘附层120的形成可以在介质化学气相沉积设备中进行，反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，直至形成200埃至400埃厚度的粘附层120。
步骤S103，在所述粘附层120表面形成第一蚀刻阻挡层。
参考图5，所述第一蚀刻阻挡层130材料为碳掺杂的氮化硅，其中碳元素质量百分比为小于10％，所述第一蚀刻阻挡层130厚度为100埃至200埃。
所述第一蚀刻阻挡层用于金属互连线路之间的绝缘隔离，且第一蚀刻阻挡层为低k材料，能够降低半导体器件的k值，需要特别指出的是，本发明的发明人经过大量的实验，选用所述第一蚀刻阻挡层130材料为碳掺杂的氮化硅，且碳元素质量百分比为小于10％，使得所述第一蚀刻阻挡层130能够与所述粘附层120形成较好的接触面，提高了器件的质量，所述第一蚀刻阻挡层130与后续形成的第二蚀刻阻挡层以及所述粘附层120还有比较高的选择刻蚀比，能够避免后续刻蚀工艺窗口不够宽的刻蚀工艺中第二蚀刻阻挡层、第一蚀刻阻挡层130和粘附层120被刻穿的现象出现。
所述第一蚀刻阻挡层130的形成工艺可以为化学气相沉积工艺(Chemical Vapor Deposition，CVD)，本发明的发明人考虑到在形成第一蚀刻阻挡层130的工艺后还会继续执行其他介质层沉积工艺，为了维护工艺的连续性，减少不必要的工艺时间，优选形成第一蚀刻阻挡层130的工艺为介质化学气相沉积法(Dielectric Chemical Vapor Deposition，DCVD)。
具体工艺参数为：第一蚀刻阻挡层130的形成可以在介质化学气相沉积设备中进行，反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，氦气流量为每分钟1000标准立方厘米至每分钟1400标准立方厘米，直至形成100埃至200埃厚度的第一蚀刻阻挡层130。
步骤S104，在所述第一蚀刻阻挡层130表面形成第二蚀刻阻挡层。
参考图6，所述第二蚀刻阻挡层140材料为碳掺杂的氮化硅，其中碳元素质量百分比为35％至40％，所述第二蚀刻阻挡层140厚度为250埃至400埃。
所述第二蚀刻阻挡层140用于金属互连线路之间的绝缘隔离，且第二蚀刻阻挡层为低k材料，能够进一步降低半导体器件的k值，需要特别指出的是，本发明的发明人经过大量的实验，选用所述第二蚀刻阻挡层140材料为碳掺杂的氮化硅，且碳元素质量百分比为为35％至40％，使得所述第二蚀刻阻挡层140能够与所述第一蚀刻阻挡层130表面形成较好的接触面，提高了器件的质量，所述第二蚀刻阻挡层140与第一蚀刻阻挡层130以及所述粘附层120还有比较高的选择刻蚀比，能够避免后续刻蚀工艺窗口不够宽的刻蚀工艺中第二蚀刻阻挡层140、第一蚀刻阻挡层130和粘附层120被刻穿的现象出现。
本发明的发明人通过选用第二蚀刻阻挡层140、第一蚀刻阻挡层130和粘附层120来取代现有的蚀刻阻挡层，不但能够降低半导体器件的k值，避免后续刻蚀工艺窗口不够宽的刻蚀工艺中第二蚀刻阻挡层140、第一蚀刻阻挡层130和粘附层120被刻穿的现象出现，且粘附层120成分为氮化硅，第一阻挡层130为碳掺杂的氮化硅，其中碳元素质量百分比为小于10％，第二蚀刻阻挡层140为碳掺杂的氮化硅，且碳元素质量百分比为为35％至40％，能够在第二蚀刻阻挡层140、第一蚀刻阻挡层130和粘附层120之间形成较好的接触面，提高器件的质量。
所述第二蚀刻阻挡层140的形成工艺可以为化学气相沉积工艺(Chemical Vapor Deposition，CVD)，本发明的发明人考虑到在形成第二蚀刻阻挡层140的工艺后还会继续执行其他介质层沉积工艺，为了维护工艺的连续性，减少不必要的工艺时间，优选形成第二蚀刻阻挡层140的工艺为介质化学气相沉积法(Dielectric Chemical Vapor Deposition，DCVD)。
具体工艺参数为：第二蚀刻阻挡层140的形成可以在介质化学气相沉积设备中进行，反应温度为300摄氏度至400摄氏度，腔室压力为5托至6托，反应间距为7至9毫米，功率为222瓦至333瓦，四乙氧基硅烷流量为每分钟200标准立方厘米至每分钟350标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，氦气流量为每分钟1100标准立方厘米至每分钟1300标准立方厘米，CH4流量为每分钟300标准立方厘米至每分钟500标准立方厘米，直至形成250埃至400埃厚度的第二蚀刻阻挡层140。
步骤S105，在所述第二蚀刻阻挡层表面形成介质层。
参考图7，所述介质层150的厚度为20纳米至5000纳米，所述介质层150用于对衬底上的导线与导线之间的隔离，具体所述介质层150可以是金属前介质层(Pre-Metal Dielectric，PMD)，也可以是层间介质层(Inter-Metal Dielectric，ILD)，需要特别指出的是，所述介质层还可以是单一覆层也可以是多层堆叠结构。
金属前介质层是沉积在具有MOS器件的衬底上，利用沉积工艺形成，在金属前介质层中会在后续工艺形成沟槽，用金属填充沟槽形成连接孔，所述连接孔用于连接MOS器件的电极和上层互连层中的金属导线。
层间介质层是后道工艺在金属互连层之间的介电层，层间介质层中会在后续工艺中形成沟槽，用金属填充沟槽形成连接孔，所述连接孔用于连接相邻金属互连层中的导线。
所述介质层150的材料通常选自SiO2或者掺杂的SiO2，例如USG(Undoped Silicon Glass，没有掺杂的硅玻璃)、BPSG(Borophosphosilicate Glass，掺杂硼磷的硅玻璃)、BSG(Borosilicate Glass，掺杂硼的硅玻璃)、PSG(Phosphosilitcate Glass，掺杂磷的硅玻璃)等。
所述介质层150在130纳米及以下的工艺节点一般选用低介电常数的介电材料，所述介质层150的材料具体选自氟硅玻璃(FSG)、碳掺杂的氧化硅(Black Diamond)以及氮掺杂的碳化硅(BLOK)。
所述介质层150的形成工艺可以是任何常规真空镀膜技术，例如原子沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等等，在这里不做赘述。
本发明通过选用第二蚀刻阻挡层140、第一蚀刻阻挡层130和粘附层120来取代现有的蚀刻阻挡层，不但能够降低半导体器件的k值，避免后续刻蚀工艺窗口不够宽的刻蚀工艺中第二蚀刻阻挡层140、第一蚀刻阻挡层130和粘附层120被刻穿的现象出现，且粘附层120成分为氮化硅，第一阻挡层130为碳掺杂的氮化硅，其中碳元素质量百分比为小于10％，第二蚀刻阻挡层140为碳掺杂的氮化硅，且碳元素质量百分比为为35％至40％，能够在第二蚀刻阻挡层140、第一蚀刻阻挡层130和粘附层120之间形成较好的接触面，提高器件的质量。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面形成有金属层；
在所述金属层表面形成粘附层；
在所述粘附层表面形成第一蚀刻阻挡层；
在所述第一蚀刻阻挡层表面形成第二蚀刻阻挡层；
在所述第二蚀刻阻挡层表面形成介质层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述粘附层材料为氮化硅。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述粘附层厚度为200埃至400埃。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述粘附层的形成工艺为介质化学气相沉积法。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，形成所述粘附层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为4托至6托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一蚀刻阻挡层材料为碳掺杂的氮化硅，其中碳元素质量百分比为小于10％。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一蚀刻阻挡层厚度为100埃至200埃。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一蚀刻阻挡层的形成工艺为介质化学气相沉积法。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，形成所述第一蚀刻阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为3.7托至4.2托，反应间距为5毫米至8毫米，功率为200瓦至240瓦，四乙氧基硅烷流量为每分钟300标准立方厘米至每分钟400标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，氦气流量为每分钟1000标准立方厘米至每分钟1400标准立方厘米。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二蚀刻阻挡层的材料为碳掺杂的氮化硅，其中碳元素质量百分比为35％至40％。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二蚀刻阻挡层厚度为250埃至400埃。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二蚀刻阻挡层的形成工艺为介质化学气相沉积法。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，形成所述第二蚀刻阻挡层的具体工艺参数为：反应温度为300摄氏度至400摄氏度，腔室压力为5托至6托，反应间距为7至9毫米，功率为222瓦至333瓦，四乙氧基硅烷流量为每分钟200标准立方厘米至每分钟350标准立方厘米，氨气流量为每分钟650标准立方厘米至每分钟750标准立方厘米，氦气流量为每分钟1100标准立方厘米至每分钟1300标准立方厘米，CH4流量为每分钟300标准立方厘米至每分钟500标准立方厘米。
CN 200910197080 2009-10-13 2009-10-13 半导体器件的形成方法 Expired - Fee Related CN102044473B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200910197080 CN102044473B (zh) 2009-10-13 2009-10-13 半导体器件的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200910197080 CN102044473B (zh) 2009-10-13 2009-10-13 半导体器件的形成方法

Publications (2)

Publication Number Publication Date
CN102044473A true CN102044473A (zh) 2011-05-04
CN102044473B CN102044473B (zh) 2013-03-06

Family

ID=43910485

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910197080 Expired - Fee Related CN102044473B (zh) 2009-10-13 2009-10-13 半导体器件的形成方法

Country Status (1)

Country Link
CN (1) CN102044473B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102364672A (zh) * 2011-11-10 2012-02-29 上海华力微电子有限公司 一种改善铜阻挡层与铜金属层的粘结性能的方法
CN103107158A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN103187359A (zh) * 2011-12-29 2013-07-03 中芯国际集成电路制造(上海)有限公司 金属互连线的形成方法
CN104465491A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 金属互连层的形成方法
CN108074861A (zh) * 2016-11-11 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN109844184A (zh) * 2016-06-14 2019-06-04 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
US11011373B2 (en) 2016-06-14 2021-05-18 QROMIS, Inc. Engineered substrate structures for power and RF applications
US12009205B2 (en) 2022-06-08 2024-06-11 QROMIS, Inc. Engineered substrate structures for power and RF applications

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124420A1 (en) * 2002-12-31 2004-07-01 Lin Simon S.H. Etch stop layer
KR100655774B1 (ko) * 2004-10-14 2006-12-11 삼성전자주식회사 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
CN101192533B (zh) * 2006-11-28 2010-06-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、蚀刻阻挡层的形成方法
CN100483676C (zh) * 2006-12-04 2009-04-29 中芯国际集成电路制造(上海)有限公司 金属布线结构的制作方法
KR101004691B1 (ko) * 2007-09-12 2011-01-04 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102364672A (zh) * 2011-11-10 2012-02-29 上海华力微电子有限公司 一种改善铜阻挡层与铜金属层的粘结性能的方法
CN103107158A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN103187359A (zh) * 2011-12-29 2013-07-03 中芯国际集成电路制造(上海)有限公司 金属互连线的形成方法
CN103187359B (zh) * 2011-12-29 2015-07-08 中芯国际集成电路制造(上海)有限公司 金属互连线的形成方法
CN104465491A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 金属互连层的形成方法
CN104465491B (zh) * 2013-09-23 2018-01-12 中芯国际集成电路制造(上海)有限公司 金属互连层的形成方法
US11011373B2 (en) 2016-06-14 2021-05-18 QROMIS, Inc. Engineered substrate structures for power and RF applications
CN109844184A (zh) * 2016-06-14 2019-06-04 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
CN109844184B (zh) * 2016-06-14 2021-11-30 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
US11387101B2 (en) 2016-06-14 2022-07-12 QROMIS, Inc. Methods of manufacturing engineered substrate structures for power and RF applications
CN108074861B (zh) * 2016-11-11 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN108074861A (zh) * 2016-11-11 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US12009205B2 (en) 2022-06-08 2024-06-11 QROMIS, Inc. Engineered substrate structures for power and RF applications

Also Published As

Publication number Publication date
CN102044473B (zh) 2013-03-06

Similar Documents

Publication Publication Date Title
CN102044473B (zh) 半导体器件的形成方法
CN100385660C (zh) 改善电子迁移的半导体元件与半导体元件的形成方法
CN100353542C (zh) 集成电路与其形成方法与电子组件
CN100550316C (zh) 半导体结构的形成方法及半导体结构
US20080157380A1 (en) Method for forming metal interconnection of semiconductor device
CN100517640C (zh) 半导体器件的制造方法和半导体器件
CN100372097C (zh) 制作集成电路中铜互连线的方法
MX2012008755A (es) Estructura y metodo para fabricar estructuras de interconexion que tienen capuchones dielectricos autoalineables.
CN102468228B (zh) 半导体结构及其形成方法
CN101752298B (zh) 金属互连结构的制造方法
CN101740479B (zh) 半导体器件的制造方法
KR100703968B1 (ko) 반도체 소자의 배선 형성 방법
TW522444B (en) Method for forming a self-aligned copper capping diffusion barrier
CN101123211A (zh) 双镶嵌结构的制造方法
KR100852207B1 (ko) 절연막 제거방법 및 금속 배선 형성방법
CN2720638Y (zh) 金属联机结构
CN102013410A (zh) 电感元件及其形成方法
KR100905828B1 (ko) 반도체 소자의 금속 배선 및 그 형성 방법
US20080054480A1 (en) Semiconductor device and fabricating method thereof
CN102339790A (zh) 半导体器件制作方法
US6835648B2 (en) Semiconductor PMD layer dielectric
CN102969271A (zh) 半导体器件及其制作方法
CN102403261B (zh) 半导体器件及其制作方法
US7642648B2 (en) Semiconductor device having a reductant layer and manufacturing method thereof
KR100763675B1 (ko) 반도체 소자의 층간 절연막 평탄화 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA

Effective date: 20121101

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121101

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130306

Termination date: 20191013