CN102148216A

CN102148216A - 用于互连工艺的半导体结构及其制造方法

Info

Publication number: CN102148216A
Application number: CN2010101105568A
Authority: CN
Inventors: 孙武; 李若园
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-02-09
Filing date: 2010-02-09
Publication date: 2011-08-10
Anticipated expiration: 2030-02-09
Also published as: CN102148216B

Abstract

本发明公开了一种用于互连工艺中的半导体器件，包括：前端器件层；在前端器件层上形成的通孔停止层；在通孔停止层上形成的第一低k值介电层；在第一低k值介电层上形成的超低k值介电层；在超低k值介电层上形成的第二低k值介电层，其中第二低k值介电层和超低k值介电层对于等离子体刻蚀具有不同的蚀刻速率；在第二低k值介电层形成的钝化层；透过钝化层、第二低k值介电层、超低k值介电层和第一低k值介电层蚀刻至通孔停止层的通孔；以及透过钝化层、第二低k值介电层蚀刻至超低k值介电层的沟槽。本发明还提供了相应的的半导体器件制造方法。本发明的半导体器件能产生均匀的薄层电阻Rs，并使得介电层保持为低k值，具有改进的电学特性。

Description

用于互连工艺的半导体结构及其制造方法

技术领域

本发明涉及半导体制造工艺中的互连技术，尤其涉及在互连工艺中制造具有低k金属间介电层的半导体结构的方法。

背景技术

半导体集成电路技术的发展对互连技术提出了新的需求，互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战。随着半导体器件尺寸的不断收缩，互连结构也变得越来越窄，从而导致了越来越高的互连电阻。铜借助其优异的导电性，现已成为集成电路技术领域中互连集成技术的解决方案之一，铜互连技术已广泛应用于90nm及65nm技术节点的工艺中。

在铜互连工艺中，由于金属连线之间的空间在逐渐缩小，因此用于隔离金属连线之间的中间介电层(IMD)也变得越来越薄，这样会导致金属连线之间可能会发生不利的相互作用或串扰。现已发现，降低用于隔离金属连线层的中间介电层的介电常数(k)，可以有效地降低这种串扰。低k值中间介电层带来的另一个好处是可以有效降低互连的电阻电容(RC)延迟。因此，在90nm、65nm甚至45nm设计规格的应用中，低k材料和超低k材料现在已越来越广泛地应用于Cu互连工艺中作为隔离金属铜的中间介电层。

铜互连工艺中，另一个影响器件性能的问题是IMD层的薄层电阻(Rs)的均匀性。良好的Rs均匀性能够使得器件的电学参数在各处趋于稳定，进而获得优异的电性能。已经发现，Rs的均匀性与金属沟槽蚀刻深度的均匀性有着密切的关系。因此，为了获得均匀的薄层电阻Rs，通常采用的手段是控制蚀刻至中间介电层中用于填充金属的沟槽的蚀刻速率，也就是将该蚀刻速率控制得尽可能均匀以便实现沟槽深度的均匀化。然而，蚀刻速率的调节是非常困难的，难以实现理想的均匀化程度。

为了使得薄层电阻Rs更加均匀，通常采用的另一手段是单独沉积一中间停止层，使得中间停止层的蚀刻速率与形成沟槽的中间介电层有较大差异，从而控制沟槽蚀刻深度。在现有技术中，在顶层金属层中(360nm规格)通常采用SiN作为中间停止层，因为氧化物与SiN的蚀刻速率相差10倍以上，带来极大的蚀刻选择性。然而，对于如上所述的用低k材料和超低k材料形成的中间介电层来说，以SiN作为中间停止层的方法不再适用。一方面，SiN材料的k值非常高，远远不能满足中间介电层低k值的要求，另一方面，SiN作为中间介电层还会加剧RC延迟。因此，需要改进的方法来提高低k材料构成的互连结构中的Rs均匀性。

图1A-1E示出了利用传统工艺制作双大马士革结构的铜互连层的方法。如图1A所示，在前一互连层或有源器件层上沉积氮掺杂碳化物NDC层100(Nitrogen Doped Carbide)作为通孔停止层。在一个例子中，NDC使用C₃H₁₀Si作为其前体。之后，在NDC层100上以CVD方式覆盖一层厚度约为4000埃左右的低k值介电层101。该低k值材料可以是k值2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSP^TM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLK^TM(Dow Chemical公司制造的一种低介电常数材料)等等。然后在低k值介电层101的上面覆盖一层钝化层102，材料可以选择为TEOS，成分主要是二氧化硅，是用Si(OC₂H₅)₄为主要原料反应生成的，厚度约为250-750埃。接着，在钝化层102上涂覆第一底部抗反射涂层(BARC)103，所述BARC层103的材料例如是SiON，厚度为2000埃-4000埃。该BARC层可以用于减少曝光过程中光在光阻的下表面的反射，以使曝光的大部分能量都被光阻吸收，从而增加光刻的效用。之后，在第一BARC层103上涂布第一光刻胶层104，并进行曝光、显影，以形成有待形成的通孔图案。

接着，如图1B所示，按照第一光刻胶层104中的图案，利用干法蚀刻在低k介电层101中蚀刻出通孔，直至到达通孔停止层100。然后，去除第一光刻胶层104和第一BARC层103，从而得到图1B所示的通孔结构。

接着，基于该通孔结构来进行进一步的沟槽蚀刻。如图1C所示，在图1B的通孔结构上沉积第二BARC层105，使得第二BARC层的材料完全填满图1B的通孔，并进一步在钝化层102之上形成一定厚度的涂层。然后，在第二BARC层105上沉积一层低温氧化物(LTO)层106作为硬掩模，其材料例如可选择为氧化硅。接着，在该低温氧化物层106上再次涂覆第二光刻胶层107，并再次进行曝光、显影，以形成有待形成的沟槽的图案。

接着，如图1D所示，按照第二光刻胶层107中的沟槽图案，利用等离子体干法蚀刻在图1C的结构中蚀刻出一定深度的沟槽。该沟槽蚀刻至低k介电层101中，且深度小于通孔。然后，对沟槽结构进行清洗，去除残余的BARC层，LTO层和光刻胶层的材料，从而获得图1D的结构。

最后，在图1D的通孔和沟槽中填充金属铜108(如阴影所示)，由此获得如图1E所示的铜互连结构。

在上述传统方法获得的铜互连结构中，由于蚀刻沟槽的过程难以得到有效控制，使得沟槽深度不够均匀，进而薄层电阻Rs均匀性不够理想。因此，如图1E所示的包含低k材料介电层的互连结构的电学性能受到影响。

鉴于上述问题，需要提供一种改进的制作具有低k值介电层的铜互连工艺，这种工艺既能保证低k值介电层带来的降低金属连线之间不利的相互作用或串扰、以及有效降低互连的RC延迟的优势，同时又可以实现对深槽深度的有效控制，从而具有均匀的薄层电阻Rs。

发明内容

在本发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了保证低k值介电层带来的降低金属连线之间不利的相互作用或串扰、以及有效降低互连的RC延迟的优势，同时又可以实现对深槽深度的有效控制，从而具有均匀的薄层电阻Rs，本发明提供了一种用于互连工艺中的半导体器件，其特征在于，所述半导体器件包括：前端器件层；在所述前端器件层上形成的通孔停止层；在所述通孔停止层上形成的第一低k值介电层；在所述第一低k值介电层上形成的超低k值介电层；在所述超低k值介电层上形成的第二低k值介电层，其中所述第二低k值介电层和所述超低k值介电层对于干法刻蚀具有不同的蚀刻速率；在所述第二低k值介电层形成的钝化层；透过所述钝化层、所述第二低k值介电层、超低k值介电层和第一低k值介电层蚀刻至所述通孔停止层的通孔；以及透过所述钝化层、所述第二低k值介电层蚀刻至所述超低k值介电层的沟槽。

根据本发明的另一方面，提供了一种用于互连工艺中的半导体器件制造方法，所述方法包括下列步骤：在前端器件层上形成一通孔停止层；在所述通孔停止层上形成第一低k值介电层；在所述第一低k值介电层上形成超低k值介电层；在所述超低k值介电层上形成第二低k值介电层，其中所述第二低k值介电层和所述超低k值介电层对于等离子体蚀刻具有不同的蚀刻速率；在所述第二低k值介电层形成钝化层；利用等离子体方法，透过所述钝化层、所述第二低k值介电层、超低k值介电层和第一低k值介电层蚀刻至所述通孔停止层，形成通孔；利用等离子体方法，透过所述钝化层、所述第二低k值介电层蚀刻至所述超低k值介电层，形成沟槽。

根据本发明的半导体器件既能产生均匀的沟槽深度，进而使得薄层电阻Rs保持良好的均匀性，又能使得介电层保持为低k值，从而降低金属连线之间的相互作用或串扰，降低RC延迟，因此具有改进的电学特性。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：

图1A-1E示出了利用传统工艺制作双大马士革结构的铜互连层的方法；

图2A-2E示出了根据本发明实施例的方法制作双大马士革结构的铜互连层的过程；

图3示出了超低k值介电层和低k值介电层的蚀刻速率分布图；

图4示出了根据本发明的方法制作铜互连层的工艺流程。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

图2A-2E示出了利用本发明实施例的方法制作双大马士革结构的铜互连层的过程。如图2A所示，在前一互连层或有源器件层上沉积氮掺杂碳化物NDC层100作为通孔停止层。在一个例子中，NDC使用C₃H₁₀Si作为其前体。

之后，在NDC层100上以CVD方式覆盖第一低k值介电层101a，厚度可以在1000埃到2000埃之间。然后，在第一低k值介电层101a上覆盖超低k值介电层101b，其厚度可以在300埃到800埃之间。接着，在该超低k值介电层101b之上，沉积第二低k值介电层101c，厚度可以在1500埃到2500埃左右。该第二低k值介电层的厚度可以关联于有待形成的沟槽的深度。于是，第一低k值介电层101a、超低k值介电层101b和第二低k值介电层101c以多层堆叠的形式共同构成了该互连结构的中间介电层，其中，超低k值介电层穿插在两个低k值介电层之间。构成这三个介电层的低k值和超低k值材料可以是k值2.5-2.9的硅酸盐化合物(HydrogenSilsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(MethylSilsesquioxane，简称MSQ)、k值为2.8的HOSP^TM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLK^TM(Dow Chemical公司制造的一种低介电常数材料)等等。其中，超低k值介电层101b的k值要低于第一低k值介电层101a和第二低k值介电层101c。此外，第一低k值介电层101a和第二低k值介电层101c可以由相同或不同的低k值材料构成。本领域技术人员在本发明的教导下，能够根据实际采用的蚀刻方法、蚀刻条件、要形成的沟槽深度等情况，为这三个介电层101a，101b以及101c选择适当的材料和沉积厚度。

之后，在第二低k值介电层101c的上面覆盖一层钝化层102，材料可以选择为TEOS，成分主要是二氧化硅，厚度约为250-750埃。接着，在钝化层102上涂覆第一底部抗反射涂层(BARC)103，所述BARC层103的材料例如是SiON，主要用于减少曝光过程中光在光阻的下表面的反射，以使曝光的大部分能量都被光阻吸收，从而增加光刻的效用。之后，在第一BARC层103上涂布第一光刻胶层104，并进行曝光、显影，以形成有待形成的通孔图案。

接着，如图2B所示，按照第一光刻胶层104中的图案，利用等离子体方法进行通孔的蚀刻。该通孔蚀刻通过第二低k值介电层101c、超低k值介电层101b和第一低k值介电层101a，一直到达通孔停止层100。然后，去除第一光刻胶层104和第一BARC层103，从而得到图2B所示的通孔结构。

接着，基于该通孔结构来进行进一步的沟槽蚀刻。如图2C所示，在图2B的通孔结构上沉积第二BARC层105，使得第二BARC层的材料完全填满图2B的通孔，并进一步在钝化层102之上形成一定厚度的涂层。然后，在第二BARC层105上沉积一层低温氧化物LTO层106作为硬掩模，其材料例如可选择为氧化硅。接着，在该低温氧化物层106上再次涂覆第二光刻胶层107，并再次进行曝光、显影，以形成有待形成的沟槽的图案。

接着，如图2D所示，按照第二光刻胶层107中的沟槽图案，利用等离子体方法在图2C的结构中进行沟槽蚀刻。在该蚀刻过程中，由于超低k介电层101b与第二低k介电层101c材料性质的不同，其蚀刻速率呈现显著差异，产生很大的蚀刻选择性。因此，可以非常容易地使得蚀刻停止在超低k介电层101b处，形成沟槽。由此，超低k介电层101b可以作用为沟槽蚀刻停止层，使得沟槽深度均匀统一。具体地，在上述蚀刻过程中，可以采用O2，N2，CHF3，CH2F2，CO2等各种工艺气体。在一个实施例中，工艺气体采用CF4和Ar，其中CF4流量在50至500sccm之间，Ar流量在100到500scm之间。此外，气体腔压强在50到200mT之间(1T＝133.32Pa)，并采用2MHz的偏置功率100W-800W，27MHz的源功率300W-600W。在这样的蚀刻条件下，可以测得超低k值介电层和低k值介电层的蚀刻速率分布图，如图3所示。在图3的分布图中可以看到，超低k值介电层101b的平均蚀刻速率大约为270mn/分，低k值介电层101a的平均蚀刻速率大约为1775nm/分。因此，低k值介电层与超低k值介电层的选择性大约为7-8之间。这样的选择性使得沟槽蚀刻能够均匀地停止在超低k值介电层101b处。在获得深度均匀的沟槽之后，对沟槽结构进行清洗，去除残余的BARC层，LTO层和光刻胶层的材料，从而获得图2D的结构。

最后，在图2D的通孔和沟槽中填充金属铜，由此获得如图2E所示的铜互连结构。

在图2E所示的铜互连结构中，中间介电层包含两个低k值介电层101a和101c，以及一个超低k值介电层101b，因此，其总体上保持在低k值水平，有利于消除金属连线之间的串扰并降低RC延迟。同时，由于使用了超低k值介电层101b作为中间停止层，其沟槽深度非常均匀，进而保证了薄层电阻Rs的均匀性。在以上的蚀刻工艺参数下测得，在超低k材料构成的中间停止层处，Rs的平均偏差范围在17％左右，相比于不采用中间停止层的现有技术有很大的改进。此外，由于超低k材料通常是由多孔材料构成，机械强度较低，因此，在本发明实施例中，仅仅将一个薄层的超低k材料插入在低k材料之间，由此最大程度地避免了对中间介电层机械强度的影响。

图4示出了根据本发明实施例的方法制作铜互连层的工艺流程。如图4所示，在步骤401，在前一互连层或有源器件层上沉积氮掺杂碳化物NDC层作为通孔停止层。之后，在步骤402，在通孔停止层上以CVD方式覆盖第一低k值介电层，厚度可以在1000埃到2000埃之间。然后，在步骤403，在第一低k值介电层上覆盖超低k值介电层，其厚度可以在300埃到800埃之间。接着，在步骤404，在该超低k值介电层之上，沉积第二低k值介电层，厚度可以在1500埃到2500埃左右。其中，超低k值介电层的k值要低于第一低k值介电层和第二低k值介电层。

之后，在步骤405，在第二低k值介电层的上面覆盖一层钝化层，材料可以选择为TEOS，成分主要是二氧化硅。接着，在步骤406，在钝化层上涂覆第一底部抗反射涂层BARC，材料例如是SiON，用于增加光刻的效用。之后，在步骤407，在第一BARC层上涂布第一光刻胶层，并进行曝光、显影，以形成有待形成的通孔图案。

接着，在步骤408，按照第一光刻胶层中的图案，利用等离子体方法进行通孔的蚀刻。该通孔蚀刻通过第二低k值介电层、超低k值介电层和第一低k值介电层，一直到达通孔停止层。然后，在步骤409，去除光刻胶层和第一BARC层，从而得到通孔结构。

接着，基于该通孔结构来进行进一步的沟槽蚀刻。具体地，在步骤410，在通孔结构上沉积第二BARC层，使得第二BARC层的材料完全填满通孔，并进一步在钝化层之上形成一定厚度的涂层。然后，在步骤411，在第二BARC层上沉积一层低温氧化物LTO层作为硬掩模，其材料例如可选择为氧化硅。接着，在步骤412，在该低温氧化物层上再次涂覆第二光刻胶层，并再次进行曝光、显影，以形成有待形成的沟槽的图案。

接着，在步骤413，按照第二光刻胶层中的沟槽图案，利用等离子体方法进行沟槽蚀刻。在该蚀刻过程中，由于超低k介电层与第二低k介电层材料性质的不同，其蚀刻速率呈现显著差异，产生很大的蚀刻选择性。因此，可以非常容易地使得蚀刻停止在超低k介电层处，形成沟槽。在获得深度均匀的沟槽之后，在步骤414，对沟槽结构进行清洗，去除残余的第二BARC层，LTO层和第二光刻胶层的材料，从而获得双大马士革结构。最后，在步骤415，在双大马士革结构的通孔和沟槽中填充金属铜，由此获得铜互连结构。

本发明实施例的将超低k值介电层穿插在低k值介电层中间作为中间停止层的工艺，相比于现有技术中用单层材料构成IMD层的工艺来说，利用了超低k值介电层和低k值介电层不同的蚀刻速率所产生的蚀刻选择性，使得沟槽蚀刻均匀地停止在超低k值介电层处，由此产生均匀的薄层电阻Rs，改善铜互连结构的性能。同时，由于中间停止层由超低k值材料构成，可以使得IMD层的总体k值保持在低水平，甚至有所降低。这对于降低金属连线之间的相互作用、降低互连的RC延迟非常有利。另外，由于仅仅使用了超低k材料薄层插入在低k材料之间，因此最大程度地避免了对中间介电层机械强度的影响。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于互连工艺中的半导体器件，其特征在于，所述半导体器件包括：

前端器件层；

在所述前端器件层上形成的通孔停止层；

在所述通孔停止层上形成的第一低k值介电层；

在所述第一低k值介电层上形成的超低k值介电层；

在所述超低k值介电层上形成的第二低k值介电层，其中所述第二低k值介电层和所述超低k值介电层对于等离子体刻蚀具有不同的蚀刻速率；

在所述第二低k值介电层形成的钝化层；

透过所述钝化层、所述第二低k值介电层、超低k值介电层和第一低k值介电层蚀刻至所述通孔停止层的通孔；以及

透过所述钝化层、所述第二低k值介电层蚀刻至所述超低k值介电层的沟槽。

2.如权利要求1所述的半导体器件，其特征在于，所述互连工艺为铜互连工艺。

3.如权利要求1所述的半导体器件，其特征在于，所述超低k值介电层和所述第一和第二低k值介电层的材料选自k值为2.5-2.9的硅酸盐化合物、k值为2.2的甲基硅酸盐化合物、k值为2.8的HOSP^TM以及k值为2.65的SiLK^TM。

4.如权利要求1所述的半导体器件，其特征在于，所述第一低k值介电层厚度为1000-2000埃。

5.如权利要求1所述的半导体器件，其特征在于，所述超低k值介电层的厚度为300-800埃。

6.如权利要求1所述的半导体器件，其特征在于，所述第二低k值介电层的厚度为1500-2500埃。

7.如权利要求1所述的半导体器件，其特征在于，所述第二低k值介电层的蚀刻速率是所述超低k值介电层的7-8倍。

8.如权利要求1所述的半导体器件，其特征在于，所述钝化层的成分为二氧化硅，厚度为250-750埃。

9.一种包含如权利要求1所述的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM、射频器件。

10.一种包含如权利要求1所述的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

11.一种用于互连工艺中的半导体器件制造方法，其特征在于，所述方法包括下列步骤：

在前端器件层上形成一通孔停止层；

在所述通孔停止层上形成第一低k值介电层；

在所述第一低k值介电层上形成超低k值介电层；

在所述超低k值介电层上形成第二低k值介电层，其中所述第二低k值介电层和所述超低k值介电层对于等离子体刻蚀具有不同的蚀刻速率；

在所述第二低k值介电层形成钝化层；

利用等离子体方法，透过所述钝化层、所述第二低k值介电层、超低k值介电层和第一低k值介电层蚀刻至所述通孔停止层，形成通孔；

利用等离子体方法，透过所述钝化层、所述第二低k值介电层蚀刻至所述超低k值介电层，形成沟槽。

12.如权利要求11所述的半导体器件制造方法，其特征在于，所述互连工艺为铜互连工艺。

13.如权利要求11所述的半导体器件制造方法，其特征在于，所述超低k值介电层和所述第一和第二低k值介电层的材料选自k值为2.5-2.9的硅酸盐化合物、k值为2.2的甲基硅酸盐化合物、k值为2.8的HOSP^TM以及k值为2.65的SiLK^TM。

14.如权利要求11所述的半导体器件制造方法，其特征在于，所述第一低k值介电层厚度为1000-2000埃。

15.如权利要求11所述的半导体器件制造方法，其特征在于，所述超低k值介电层的厚度为300-800埃。

16.如权利要求11所述的半导体器件制造方法，其特征在于，所述第二低k值介电层的厚度为1500-2500埃。

17.如权利要求11所述的半导体器件制造方法，其特征在于，所述第二低k值介电层的蚀刻速率是所述超低k值介电层的7-8倍。

18.如权利要求11所述的半导体器件制造方法，其特征在于，所述钝化层的成分为二氧化硅，厚度为250-750埃。