KR102400805B1 - 식각 조성물 및 이를 이용한 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 식각 조성물 및 이 식각 조성물을 이용한 식각 공정을 포함하는 반도체 소자의 제조 방법에 관한 것으로서, 상기 식각 조성물은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 소자 특성에 악영향을 미치는 파티클 발생 등의 문제점을 갖지 않는 고선택비의 질화막 선택적 식각 조성물로 사용될 수 있다.
Description
본 발명은 식각 조성물, 특히 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있는 고선택비의 식각 조성물 및 이 식각 조성물을 이용한 식각 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 제조 공정에 있어서, 실리콘 산화막(SiO2) 등의 산화막 및 실리콘질화막(SiNx) 등의 질화막은 대표적인 절연막으로 각각 단독으로, 또는 1층 이상의 막들이 교대로 적층되어 사용된다. 또한, 이러한 산화막 및 질화막은 금속 배선 등의 도전성 패턴을 형성하기 위한 하드마스크로도 이용된다.
상기 질화막을 제거하기 위한 습식 식각 공정에서는 일반적으로 탈이온수를 포함하는데, 상기 탈이온수는는 식각율 감소 및 산화막에 대한 식각 선택성의 변화를 방지하기 위하여 첨가되는 것이나, 공급되는 탈이온수의 양의 미세한 변화에도 질화막 식각 제거 공정에 불량이 발생하는 문제가 있다.
도 1a 및 1b는 플래시 메모리 소자의 소자 분리 공정을 나타내는 공정 단면도이다.
먼저 도 1a에 도시된 바와 같이, 기판(10) 상에 터널산화막(11), 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 차례로 형성한 후, 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 선택적으로 식각하여 트렌치를 형성한다. 이어서, 트렌치를 갭필할 때까지 SOD 산화막(15)을 형성한 후, 패드질화막(14)을 연마정지막으로 하여 SOD 산화막(15)에 대해 CMP 공정을 실시한다.
따라서, 반도체 제조 공정에서 산화막에 대하여 질화막을 선택적으로 식각하면서도 파티클 발생과 같은 문제점을 갖지 않는 고선택비의 식각 조성물이 요구되는 실정이다.
본 발명은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 소자 특성에 악영향을 미치는 파티클 발생 등의 문제점을 갖지 않는 고선택비의 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 식각 조성물은 하기 화학식 2의 화합물, 화학식 3의 화합물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 화합물 및 무기산을 포함한다.
[화학식 2]
[화학식 3]
상기 식각 조성물은 조성물은 상기 화학식 2의 화합물, 화학식 3의 화합물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 화합물을0.01 내지 10 중량% 및 무기산을 90 내지 99.99 중량%로 포함할 수 있다.
상기 무기산은 황산, 발열 황산, 질산, 인산, 무수인산, 피로인산, 폴리인산, 규산, 불산, 붕산, 염산, 과염소산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.
상기 식각 조성물은 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비가 360 : 1 이상(질화물 식각 속도 : 산화물 식각 속도)일 수 있다.
상기 화학식 3으로 표시되는 화합물을 식각 조성물 전체에 대하여 0.01 내지 5 중량%로 포함하는 경우, 상기 식각 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비는 ∞ : 1 (질화물 식각 속도 : 산화물 식각 속도)일 수 있다.
본 발명의 다른 일 실시예에 따른 반도체 소자의 제조 방법은 상기 식각 조성물을 이용하여 수행되는 식각 공정을 포함한다.
상기 식각 공정은 산화막에 대하여 질화막을 선택적으로 식각하는 것이고, 상기 질화막 식각 공정은 50 내지 300℃의 온도에서 수행될 수 있다.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 질화막을 형성하는 단계, 하드 마스크를 이용하여 상기 질화막에 트렌치를 형성하는 단계, 상기 트렌치를 매립하도록 산화막을 형성하는 단계, 상기 질화막을 연마 정지막으로 하여 상기 질화막이 노출될 때까지 화학적 기계적 평탄화 공정을 실시하는 단계, 그리고 상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 파이프 채널 형성을 위한 제1 질화막이 매립된 파이프 게이트 전극막을 형성하는 단계, 상기 단계의 공정 결과물 상에 층간 절연막 및 게이트 전극막이 교대로 적층된 셀 게이트 구조물을 형성하는 단계, 상기 셀 게이트 구조물을 선택적으로 식각하여 제1 질화막을 노출시키도록 형성된 한 쌍의 제1 및 제2 홀 내에 매립되는 제2 질화막을 형성하는 단계, 상기 셀 게이트 구조물을 선택적으로 식각하여 복수층의 상기 제1 게이트 전극막을 일 방향으로 분리시키는 트렌치를 형성하는 단계, 상기 트렌치가 형성된 결과물 상에 선택 트랜지스터 형성을 위한 제2 층간 절연막 및 제2 게이트 전극막을 포함하는 선택 게이트 구조물을 형성하는 단계, 상기 선택 게이트 구조물을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀 내에 매립된 제2 질화막을 노출시키는 제3 및 제4 홀을 형성하는 단계, 그리고 상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 제3 및 제4 홀에 의하여 드러나는 제1 질화막 및 그 하부의 제2 질화막을 제거하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 도전 영역을 노출하는 개구부를 갖는 절연 구조물을 제공하는 단계, 상기 개구부 내에 도전 영역에 접하는 다이오드를 형성하는 단계, 상기 다이오드 상부에, 티타늄실리사이드막, 티타늄질화막 및 질화막을 순서대로 형성하는 단계, 건식 식각 공정에 의하여 형성된 다이오드 사이의 고립된 공간에 산화막을 형성한 후, 화학적 기계적 평탄화 공정을 수행하는 단계, 상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계, 그리고 질화막이 제거된 공간에 티타늄을 증착하여 하부전극을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 식각 조성물은 산화막에 대한 질화막의 식각 선택비가 높은 특징을 가지므로, 산화막의 식각속도를 조절하여, EFH를 용이하게 조절할 수 있다. 또한, 본 발명의 식각 조성물을 이용하면 질화막 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
따라서, 본 발명은 산화막에 대하여 질화막의 선택적 제거가 요구되는 반도체 제조 공정, 예를 들어 플래시 메모리 소자의 소자 분리 공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성 공정, 상변화 메모리의 다이오드 형성 공정 등과 같은 다양한 공정에 광범위하게 적용되어, 공정 효율을 향상시킬 수 있다.
도 1a 및 1b는 종래 기술에 따른 플래시 메모리 소자의 소자 분리 공정을 나타내는 공정 단면도이다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 3a 내지 3f는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 상변화 메모리에서의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 3a 내지 3f는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 상변화 메모리에서의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예를 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 일 실시예에 따른 식각 조성물은 하기 화학식 1의 화합물, 화학식 2의 화합물, 화학식 3의 화합물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 화합물 및 무기산을 포함한다.
[화학식 1]
[화학식 2]
[화학식 3]
상기 화학식 1로 표시되는 화합물은 (3-트리에톡시시릴프로필)글루콘아마이드(3-triethoxy)일 수 있다.
상기 화학식 1 내지 3에서 선택되는 화합물은 질화막의 식각 속도를 높여, 질화막의 선택적 제거에 효과적이다.
상기 식각 조성물은 조성물은 상기 화학식 1의 화합물, 화학식 2의 화합물, 화학식 3의 화합물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 화합물을 상기 조성물 전체 중량에 대하여 0.01 내지 10 중량%, 바람직하게 0.1 내지 7 중량%, 더욱 바람직하게는 0.3 내지 6 중량%로 포함할 수 있다. 화합물이 0.01 중량% 미만인 경우 질화막에 대한 높은 식각 선택비를 얻을 수 없고, 10 중량%를 초과하는 경우 함량 증가에 따른 더 이상의 효과 상승을 기대하기 어렵고, 오히려 파티클 발생 등의 문제가 생길 수 있다.
더욱 바람직하게, 상기 화학식 1의 화합물을 포함하는 경우, 조성물 전체 중량에 대하여 1 내지 6 중량%로 포함할 수 있고, 상기 화학식 2 화합물을 포함하는 경우, 전체 중량에 대하여 0.5 내지 5 중량%로 포함할 수 있으며, 상기 화학식 3 화합물을 포함하는 경우, 조성물 전체 중량에 대하여 0.3 내지 5 중량%로 포함할 수 있다. 상기 화합물이 각각의 범위를 만족하여 포함되는 경우, 식각 조성물의 질화막에 대한 선택적 식각비를 최대로 할 수 있다.
특히, 상기 식각 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비가 180 : 0.1 이상(질화물 식각 속도 : 산화물 식각 속도), 예를 들어 180 : 0.1, 180 : 0.5, 180 : 1.0 등일 수 있다. 상기 식각 조성물은 상기와 같이 산화막에 대한 질화막의 식각 선택비가 높은 특징을 가지므로, 산화막의 식각속도를 조절하여, EFH를 용이하게 조절할 수 있다.
특히, 상기 화학식 1로 표시되는 화합물을 식각 조성물 전체 중량에 대하여 1 내지 6 중량%로 포함하는 경우, 상기 식각 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비는 700 : 1 이상 (질화물 식각 속도 : 산화물 식각 속도)일 수 있고, 상기 조성물은 질화막의 선택적 제거에 매우 우수하여, 질화막의 선택적 제거가 요구되는 반도체 제조 공정, 식각공정에서 효율을 향상시킬 수 있다.
특히, 상기 화학식 3으로 표시되는 화합물을 식각 조성물 전체에 대하여 0.3 내지 5 중량%로 포함하는 경우, 상기 식각 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비는 ∞ : 1 (질화물 식각 속도 : 산화물 식각 속도)일 수 있고, 상기 조성물은 산화막의 제거 없이, 질화막 만을 선택적으로 제거할 수 있어 질화막의 선택적 제거가 요구되는 반도체 제조 공정, 플래시 메모리 소자의 소자 분리 공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성 공정, 상변화 메모리의 다이오드 형성 공정 등의 식각공정에서 효율을 향상시킬 수 있다.
상기 황산, 발열 황산, 질산, 인산, 무수인산, 피로인산, 폴리인산, 규산, 불산, 붕산, 염산, 과염소산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.
상기 무기산은 질화막을 식각하는 식각제로서 첨가되는 것이며, 바람직하게, 상기 산화막에 대한 상기 질화막의 높은 식각 선택비를 얻기 위하여 상기 무기산은 인산을 사용할 수 있다. 상기 인산은 상기 식각 조성물 내에 수소 이온을 제공하여 식각을 촉진시키는 역할을 할 수 있다.
상기 무기산으로 인산을 사용하는 경우, 상기 인산은 80 내지 90 중량% 인산 수용액 일 수 있다. 상기 인산 수용액을 이용하는 경우, 질화막의 높은 선택비를 얻을 수 있다.
상기 무기산의 함량은 상기 식각 조성물 전체 중량에 대하여 70 내지 99 중량%, 바람직하게 90 내지 99.99 중량%, 더욱 바람직하게 93내지 99.9 중량%일 수 있다. 상기 무기산이 90 중량% 미만으로 포함되는 경우 질화막이 용이하게 제거되지 않을 수 있고 파티클 발생 우려가 있으며, 99.99 중량%를 초과하여 포함되는 경우 질화막에 대한 높은 선택비를 얻을 수 없다.
상기 각 조성물은 상술한 성분 이외에 나머지 함량의 용매를 추가로 더 포함할 수 있다. 그 함량은 식각 조성물 총 중량이 100%가 되도록 잔량 포함할 수 있다.
상기 용매는 물, 알코올, 글리콜 에테르, 에테르, 에스테르, 케톤, 카보네이트, 아미드 및 이들의 조합으로 이루어진 군에서 선택되는 어느 하나일 수 있다.
상기 알코올은 메탄올, 에탄올, 이소프로탄올, n-프로판올, n-헥산올, n-옥탄올, 에틸렌 글리콜, 프로필렌 글리콜, 1,4-부탄디올, 1,6-헥산디올, 테트라 하이드로 푸르푸릴 알코올, 글리세린 등을 들 수 있고, 상기 글리콜 에테르로는 프로필렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노메틸 에테르 아세테이트, 에틸렌 글리콜 모노메틸 에테르, 에틸렌 글리콜 모노메틸 에테르 아세테이트, 에틸렌 글리콜 모노메틸 에테르 프로피오네이트, 에틸렌 글리콜 모노부틸 에테르, 에틸렌 글리콜 모노부틸 에테르 아세테이트 등을 들 수 있고, 상기 에테르로는 디에틸 에테르, 테트라하이드로푸란, 1,4-디옥산 등을 들 수 있고, 상기 에스테르로는 유산 에틸, 3-메톡시 프로피온산 메틸, 초산 메틸, 초산 에틸, γ-부티로락톤 등을 들 수 있고, 상기 케톤으로는 아세톤, 메틸 에틸 케톤 등을 들 수 있고, 상기 카보네이트로는 디메틸 카보네이트, 디에틸 카보네이트, 에틸렌 카보네이트, 프로필렌 카보네이트 등을 들 수 있고, 아미드로는 N,N-디메틸 아세트아미드, N,N-디메틸 포름아미드 등을 들 수 있다.
상기 물은 특별히 종류가 한정되는 것은 아니나, 탈이온수가 바람직하다.
상기 식각 조성물은 식각 성능을 향상시키기 위하여 당업계에서 통상적으로 사용되는 임의의 첨가제를 더 포함할 수 있다. 첨가제로는 계면활성제, 금속 이온 봉쇄제, 부식 방지제 등을 사용할 수 있다.
상기 식각 조성물은 상기 화학싯 1 내지 3의 화합물에서 선택된 어느 화합물을 포함함으로써, 현저하게 높은 산화막에 대한 질화막의 식각 선택비를 나타내므로, 질화막 식각 공정에 이용될 수 있다.
따라서, 식각 공정에 있어서, 산화막의 식각을 최소화하여, EFH를 용이하게 조절할 수 있다. 또한, 질화막의 식각 선택적 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생이 방지되어, 소자 특성을 향상시킬 수 있다.
본 발명의 다른 일 실시예에 따른 반도체 소자의 제조 방법은 상기 식각 조성물을 이용하여 수행되는 식각 공정을 포함한다.
일 실시예에서, 이러한 식각 공정은 질화막을 식각하는 것을 특징으로 하며, 특히 산화막에 대하여 질화막을 선택적으로 식각하는 것을 특징으로 한다.
상기 질화막은 실리콘 질화막, 예컨대 SiN막, SiON막 등을 포함할 수 있다.
또한, 상기 산화막은 실리콘 산화막, 예컨대 SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 및 그 조합으로 이루어진 군으로부터 선택되는 적어도 일 이상의 막일 수 있다.
상기 식각 조성물을 이용하는 식각 공정은 당업계에 주지된 습식 식각 방법, 예컨대 침지시키는 방법, 분사하는 방법 등에 의하여 이루어질 수 있다.
상기 식각 공정시 공정 온도는 50 내지 300℃, 바람직하게 100 내지 200℃의 범위일 수 있으며, 적정 온도는 다른 공정과 기타 요인을 고려하여 필요에 따라 변경될 수 있다.
이와 같이 상기 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조 방법에 따르면, 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우 질화막에 대한 선택적 식각이 가능하다. 또한, 종래 식각 공정에서 문제가 되었던 파티클 발생을 방지하여 공정의 안정성 및 신뢰성을 확보할 수 있다.
따라서, 이러한 방법은 반도체 소자 제조 공정에 있어서 산화막에 대하여 질화막의 선택적 식각이 필요한 여러 과정에 효율적으로 적용될 수 있다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 기판(20) 상에 터널산화막(21), 폴리실리콘막(22), 버퍼산화막(23) 및 패드질화막(24)을 차례로 형성한다.
이어서, 포토 및 식각 공정을 통해, 패드질화막(24), 버퍼산화막(23), 폴리실리콘막(22) 및 터널산화막(21)을 선택적으로 식각하여, 기판(20)의 소자 분리 영역을 노출시킨다.
이어서, 패드질화막(24)을 마스크로 이용하여 노출된 기판(20)을 선택적으로 식각하여 표면으로부터 소정 깊이를 갖는 트렌치(25)를 형성한다.
도 2b를 참조하면, 트렌치(25)를 갭필할 때까지 기판(20)의 전면에 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 이용하여 산화막(26)을 형성한다.
이어서, 패드질화막(24)을 연마정지막으로 하여 산화막(26)에 대해 화학적 기계적 평탄화(Chemical Mechanical Polishing, CMP) 공정을 실시한다.
이어서, 건식 식각을 이용하여 세정 공정을 실시한다.
도 2c를 참조하면, 본 발명에 따른 식각 조성물을 이용하는 습식 식각 공정에 의하여 패드질화막(24)을 선택적으로 제거한 후, 세정 공정에 의하여 버퍼산화막(23)을 제거한다. 이로써, 필드 영역에 소자분리막(26A)이 형성된다.
도 2c에 도시된 바와 같이, 본 발명에 있어서는 산화막에 대한 질화막의 식각 선택비가 높은 고선택비의 식각 조성물을 이용함으로써 STI 패턴에 갭필된 산화막의 식각은 최소화하면서 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 이에 따라 유효 산화막 높이(EFH)를 용이하게 제어할 수 있고, 산화막 손상이나 식각에 의한 전기적 특성 저하 및 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
상기 실시예는 플래시 메모리 소자에 대하여 설명되었으나, 본 발명에 따른 고선택비의 식각 조성물은 디램 소자의 소자 분리 공정에도 물론 적용 가능하다.
도 3a 내지 3f는 본 발명의 다른 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 기판(30) 상에 파이프 채널 형성을 위한 질화막(32)이 매립된 파이프 게이트 전극막(31)을 형성한다. 파이프 게이트 전극막(31)을 이루는 제1 및 제2 도전막(31A 및 31B)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
보다 구체적으로, 기판(30) 상에 제1 도전막(31A)을 형성하고, 제1 도전막(31A) 상에 질화막을 증착하고 이 질화막을 패터닝하여 파이프 채널 형성을 위한 질화막(32)을 형성한 후, 질화막(32)에 의하여 드러나는 제1 도전막(31A) 상에 제2 도전막(31B)을 형성한다. 이 제1 및 제2 도전막(31A 및 31B)이 파이프 게이트 전극막(31)을 이룬다.
이어서, 상기 공정 결과물 상에 수직 방향으로 적층되는 복수개의 메모리 셀 형성을 위하여 제1 층간절연막(33) 및 제1 게이트 전극막(34)을 교대로 적층한다. 이하, 설명의 편의를 위하여, 제1 층간절연막(33) 및 제1 게이트 전극막(34)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다.
여기서, 제1 층간절연막(33)은 복수층의 메모리 셀 간 분리를 위한 것으로, 예를 들어, 산화막을 포함할 수 있고, 제1 게이트 전극막(34)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 본 실시예에서는 6층의 제1 게이트 전극막(34)이 도시되어 있으나, 이에 한정되는 것은 아니다.
이어서, 셀 게이트 구조물(CGS)을 선택적으로 식각하여 질화막(32)을 노출시키는 한 쌍의 제1 및 제2 홀(H1, H2)을 형성한다. 제1 및 제2 홀(H1, H2)은 메모리 셀의 채널 형성을 위한 공간이다.
도 3b를 참조하면, 제1 및 제2 홀(H1, H2) 내에 매립되는 질화막(35)을 형성한다. 이 질화막(35)은 후술하는 트렌치 형성 공정(도 3c 참조)에서 제1 및 제2 홀(H1, H2)에 의하여 제1 게이트 전극막(34)이 노출되어 있는 경우 발생할 수 있는 발생할 수 있는 손상을 방지하기 위한 것이다.
도 3c를 참조하면, 복수층의 제1 게이트 전극막(34)이 제1 및 제2 홀(H1, H2) 별로 분리되도록, 한 쌍의 제1 및 제2 홀(H1, H2) 사이의 셀 게이트 구조물(CGS)을 선택적으로 식각하여 트렌치(S)를 형성한다.
도 3d를 참조하면, 트렌치(S) 내에 매립되는 희생막(36)을 형성한다.
도 3e를 참조하면, 상기 공정 결과물 상에, 선택 트랜지스터의 형성을 위하여 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)을 순차적으로 형성한다. 이하, 설명의 편의를 위하여, 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)의 적층 구조물을 선택 게이트 구조물(SGS)이라 한다.
제2 층간절연막(37)은 예를 들어, 산화막을 포함할 수 있고, 제2 게이트 전극막(38)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이어서, 선택 게이트 구조물(SGS)을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀(H1, H2)에 매립된 질화막(35)을 노출시키는 제3 및 제4 홀(H3, H4)을 형성한다. 제3 및 제4 홀(H3, H4)은 선택 트랜지스터의 채널이 형성될 영역이다.
도 3f를 참조하면, 제3 및 제4 홀(H3, H4)에 의하여 드러나는 질화막(35) 및 그 하부의 질화막(32)을 본 발명에 따른 식각 조성물을 이용하는 습식 식각 공정에 의하여 선택적으로 제거한다.
본 공정 결과, 메모리 셀의 채널막이 형성될 한 쌍의 셀 채널 홀(H5, H6)과, 셀 채널 홀(H5, H6) 하부에 배치되어 이들을 상호 연결시키는 파이프 채널 홀(H7)이 형성된다. 이 때, 본 발명에 따른 고선택비의 식각 조성물을 이용함으로써, 산화막의 손실 없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거하여, 프로파일의 손실 없이 파이프 채널을 정확하게 형성할 수 있다. 또한, 종래 문제시되었던 파티클 발생을 방지할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.
이후 후속 공정, 예를 들어 플로팅 게이트 형성 공정 및 컨트롤 게이트 형성 공정 등을 수행하여 플래시 메모리 소자를 형성한다.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 상변화 메모리 소자에서의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
도 4a를 참조하면, 기판(40) 상에 도전 영역(41)을 노출하는 개구부를 갖는 절연구조물이 제공된다. 도전 영역(41)은 예컨대 n+ 불순물 영역일 수 있다.
이어서, 개구부를 일부 매립하도록 폴리실리콘막(42)을 형성한 후, 불순물을 이온 주입하여 다이오드를 형성한다.
이어서, 폴리실리콘막(42) 상부에 티타늄실리사이드막(43)을 형성한다. 티타늄실리사이드막(43)은, 티타늄막을 형성한 후 폴리실리콘막(42)과 반응하도록 열처리함으로써 형성될 수 있다.
이어서, 티타늄실리사이드막(43) 상부에 티타늄질화막(44) 및 질화막(45)을 순서대로 형성한다.
이어서, 하드마스크를 이용한 건식 식각 공정을 수행하여 형성된 다이오드 사이의 고립된 공간에 산화막(46)을 형성한 후, CMP 공정을 수행하여 각각 분리된 하부전극의 1차 구조를 형성한다.
도 4b를 참조하면, 상기 공정 결과물에 본 발명에 따른 식각 조성물을 이용하는 습식 식각 공정을 실시하여, 상부의 질화막(45)을 선택적으로 제거한다. 이와 같이, 질화막 제거 시에 본 발명에 따른 고선택비의 식각 조성물을 이용함으로써, 산화막의 손실 없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 또한, 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
이어서, 질화막(45)이 제거된 공간에 티타늄을 증착하여 하부전극을 형성한다.
전술한 공정 외에도, 본 발명의 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법은 특히 질화막의 선택적 제거가 요구되는 공정, 예를 들어, 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우 질화막에 대한 선택적 식각이 요구되는 공정에 효율적으로 적용 가능하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
[실시예 1 내지 4: 식각 조성물의 제조]
하기 표 1에 나타낸 것과 같이 실란 무기산염 및 인산을 조성물 전체 중량에 대하여 표시된 각 중량비로 혼합하여, 식각 조성물을 제조하였다. 무기산은 85% 인산 수용액을 이용하였다.
| 무기산 | 화합물 | ||
| 종류 | 함량(중량%) | 종류 | |
| 비교예1 | 인산 | - | - |
| 실시예 1 | 인산 | 5% | (3-트리에톡시시릴프로필)글루콘아마이드1) |
| 실시예2 | 인산 | 1 % | 비닐트리아세토시실란2) |
| 실시예 3 | 인산 | 0.5 % | 테트라키스(트리메틸실록시)실란3) |
1) (3-트리에톡시시릴프로필)글루콘아마이드: Gelest사 제품(50% in ethanol)2) 비닐트리아세토시실란: 알드리치사 제품
3) 테트라키스(트리메틸실록시)실란: 알드리치사 제품
[실험예 1: 제조된 식각 조성물의 선택비 측정]
상기 제조된 식각 조성물을 이용하여 165℃의 공정 온도에서 질화막 및 산화막에 대한 식각을 실시하고, 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SEMG-1000)를 이용하여 질화막 및 산화막에 대한 식각 속도 및 선택비를 측정하여 표 2에 나타내었다. 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이며, 선택비는 산화막 식각 속도에 대한 질화막 식각 속도의 비를 나타낸다.
| 공정온도(℃) | 질화막 식각속도 (Å/min) |
산화막 식각속도(Å/min) | 선택비 | |
| 비교예 1 | 165 | 70 | 1.5 | 46.6 |
| 실시예 1 | 165 | 73.57 | 0.1 | 735.7 |
| 실시예 2 | 165 | 73.14 | 0.2 | 365.7 |
| 실시예 3 | 165 | 72.56 | 0 | ∞ |
상기 표 1 및 2에 의하면, 실시예 1 내지 3의 식각 조성물이 비교예 1과 비교하여 산화막에 대한 질화막의 식각 선택비가 현저히 높은 것을 확인할 수 있다. 특히 실시예 2 및 실시예3의 시각 조성물의 경우 선택비가 700 이상으로 본 발명의 조성물 중에서도 현저하게 우수한 것을 확인할 수 있다. 따라서, 본 발명에 따른 고선택비의 식각 조성물을 이용하면, 산화막의 식각속도를 조절하여 EEH의 조절을 용이하게 할 수 있으며, 산화막의 막질 손상을 방지할 수 있다. 또한, 종래 문제시되었던 파티클 발생을 방지할 수 있어, 소자의 특성을 향상시킬 수 있고, 공정의 안정성 및 신뢰성을 확보할 수 있다.
상기 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.
20, 30, 40: 기판 21: 터널산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제1 층간절연막
34: 제1 게이트 전극막 37: 제2 층간절연막
38: 제2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제1 층간절연막
34: 제1 게이트 전극막 37: 제2 층간절연막
38: 제2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막
Claims (10)
- 하기 화학식 2의 화합물, 화학식 3의 화합물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 화합물 및 무기산을 포함하고,
상기 식각 조성물은 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비가 360 : 1 이상 (질화물 식각 속도 : 산화물 식각 속도)인 것인 습식 식각 조성물.
[화학식 2]
[화학식 3]
- 제1항에 있어서,
상기 식각 조성물은 화학식 2의 화합물, 화학식 3의 화합물 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나의 화합물을0.01 내지 5 중량% 및 무기산을 95 내지 99.99 중량%로 포함하는 것인 습식 식각 조성물. - 제1항에 있어서,
상기 무기산은 황산, 발열 황산, 질산, 인산, 무수인산, 피로인산, 폴리인산, 규산, 불산, 붕산, 염산, 과염소산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나인 것인 습식 식각 조성물. - 삭제
- 제1항에 있어서,
상기 화학식 3으로 표시되는 화합물을 식각 조성물 전체에 대하여 0.01 내지 5 중량%로 포함하는 경우, 상기 식각 조성물의 질화물 식각 속도(Å/min)와 산화물 식각 속도(Å/min)의 선택비는 ∞ : 1 (질화물 식각 속도 : 산화물 식각 속도)인 것인 습식 식각 조성물. - 제1항에 따른 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조 방법.
- 제6항에 있어서,
상기 식각 공정은 산화막에 대하여 질화막을 선택적으로 식각하는 것이고,
상기 질화막 식각 공정은 50 내지 300℃의 온도에서 수행되는 것인 반도체 소자의 제조 방법. - 제7항에 있어서,
기판 상에 질화막을 형성하는 단계,
하드 마스크를 이용하여 상기 질화막에 트렌치를 형성하는 단계,
상기 트렌치를 매립하도록 산화막을 형성하는 단계,
상기 질화막을 연마 정지막으로 하여 상기 질화막이 노출될 때까지 화학적 기계적 평탄화 공정을 실시하는 단계, 그리고
상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계를 포함하는
반도체 소자의 제조 방법. - 제8항에 있어서,
기판 상에 파이프 채널 형성을 위한 제1 질화막이 매립된 파이프 게이트 전극막을 형성하는 단계,
상기 단계의 공정 결과물 상에 층간 절연막 및 게이트 전극막이 교대로 적층된 셀 게이트 구조물을 형성하는 단계,
상기 셀 게이트 구조물을 선택적으로 식각하여 제1 질화막을 노출시키도록 형성된 한 쌍의 제1 및 제2 홀 내에 매립되는 제2 질화막을 형성하는 단계,
상기 셀 게이트 구조물을 선택적으로 식각하여 복수층의 상기 제1 게이트 전극막을 일 방향으로 분리시키는 트렌치를 형성하는 단계,
상기 트렌치가 형성된 결과물 상에 선택 트랜지스터 형성을 위한 제2 층간 절연막 및 제2 게이트 전극막을 포함하는 선택 게이트 구조물을 형성하는 단계,
상기 선택 게이트 구조물을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀 내에 매립된 제2 질화막을 노출시키는 제3 및 제4 홀을 형성하는 단계, 그리고
상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 제3 및 제4 홀에 의하여 드러나는 제1 질화막 및 그 하부의 제2 질화막을 제거하는 단계를 포함하는
반도체 소자의 제조 방법. - 제9항에 있어서,
기판 상에 도전 영역을 노출하는 개구부를 갖는 절연 구조물을 제공하는 단계,
상기 개구부 내에 도전 영역에 접하는 다이오드를 형성하는 단계,
상기 다이오드 상부에, 티타늄실리사이드막, 티타늄질화막 및 질화막을 순서대로 형성하는 단계,
건식 식각 공정에 의하여 형성된 다이오드 사이의 고립된 공간에 산화막을 형성한 후, 화학적 기계적 평탄화 공정을 수행하는 단계,
상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계, 그리고
질화막이 제거된 공간에 티타늄을 증착하여 하부전극을 형성하는 단계를 포함하는
반도체 소자의 제조 방법.
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