KR20100119530A - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기판의 세정단계를 포함하는 반도체 장치의 제조방법에 관한 것으로서, 상기 세정단계는 ⅰ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르(Tripropylene glycol monomethyl ether), 에칭액 전체에 대하여 0.4중량% 이하의 물, 불화수소, 및 히드록실아민(hydroxylamine) 및 암모니아로부터 선택되는 1종 또는 2종의 아민으로 이루어진 에칭액; 또는 ⅱ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르, 에칭액 전체에 대하여 0.4중량% 이하의 물, 불화수소, 및 에틸아민으로 이루어지고, 에틸아민에 대한 불화수소의 몰 함유량비가 5 이상인 에칭액을 이용하여 이루어지는 것을 특징으로 한다. 본 발명에 따른 반도체 장치의 제조방법에 의하면, 반도체 기판의 세정 시에 스크린절연막에 대한 소자분리막의 식각 선택비, 또는 자연산화막에 대한 층간절연막의 식각 선택비가 낮은 에칭액을 이용함으로써 CD 손실을 최소화할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 기판의 세정 시에 스크린절연막에 대한 소자분리막의 식각 선택비, 또는 자연산화막에 대한 층간절연막의 식각 선택비가 낮은 에칭액을 이용함으로써 소자분리막 손실을 최소화하고, 또한 CD(critical dimension) 손실을 최소로 저감시킬 수 있는 반도체 장치의 제조방법에 관한 것이다.
현재 소자분리막은 일반적으로 STI(Shallow Trench Isolation) 공정에 의하여 형성되며, 소자분리용 절연물질로는 HDP(High Density Plasma)가 널리 이용되어왔다. 그러나 최근 반도체 장치의 미세화에 따라 소자분리막의 매립특성 향상이 요구되어, 기존의 HDP를 대체하여 SOD(Spin On Dielectric)가 신규 절연 물질로 널리 이용되고 있다.
SOD로 형성된 소자분리막은 SOD 단일 구조로 이루어지거나, 또는 SOD/HDP의 2층 구조로 이루어질 수 있다. 이와 같이, 단일 구조의 SOD막 등을 소자분리용 절연막으로 이용하여 리세스 게이트(recess gate) 또는 핀 게이트(fin gate) 구조를 형성하는 경우, 게이트절연막 형성 전의 세정공정을 통하여 스크린절연막 및 잔류하는 불순물을 제거하게 된다.
이 때, 종래 세정 공정에 일반적으로 이용된 불화수소 희석액(100:1, DHF) 또는 BOE(Buffered Oxide Etchant) 등을 사용하는 경우, 열산화막 등의 스크린절연막에 대한 SOD막 등으로 형성된 소자분리막의 식각 선택비가 크기 때문에, SOD막 등의 소자분리막이 쉽게 손실되는 문제가 있다.
또한, SOD/HDP의 2층 구조로 형성된 소자분리막의 경우에는, 도 1에 도시된 바와 같이 불화수소 희석액을 이용하여 세정 공정을 수행할 경우, 상부의 HDP막은 식각비율이 낮으므로 손실이 적으나, 하부의 SOD막은 모두 소실되어 후속 게이트 라인이 브릿지(bridge)될 수 있다.
따라서, 게이트절연막 형성 전의 전세정 공정시 SOD막 등의 손실을 최소화하기 위하여 저선택비 에칭액이 요구되는데, 이러한 저선택비 에칭액의 경우 아민 성분의 추가에 의하여 활성 영역인 실리콘 기판의 리세스 CD의 손실이 커지는 문제점이 있으므로 이에 대한 해결책도 함께 요구된다.
한편, 콘택 공정에서, 콘택 식각 후 폴리머 잔류물(polymer residue) 제거와 자연산화막(native oxide) 제거를 위하여 일반적으로 BOE 용액을 이용한 습식 세정이 이루어지고 있다. 그러나 이러한 세정공정 시에 BOE에 의하여 필연적으로 층간절연막의 손실이 일어나고, 콘택의 CD 손실이 발생되어 콘택간 브릿지(bridge)를 유발하게 되며 소자 페일(fail)을 일으키는 문제점이 있다.
따라서, 콘택 공정에서의 세정공정에 있어서 폴리머 잔류물이나 자연산화막을 효율적으로 제거하면서, 층간절연막 식각에 따른 콘택 CD 손실을 최소화할 수 있는 에칭액에 대한 요구가 존재하고 있다.
본 발명은 상기와 같은 과제를 해결하고자 하는 것으로, 반도체 기판의 세정 시에 스크린절연막에 대한 소자분리막의 식각 선택비, 또는 자연산화막에 대한 층간절연막의 식각 선택비가 낮은 에칭액을 이용함으로써 소자분리막의 손실을 최소화하고, CD 손실을 최소화할 수 있는 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조방법은 반도체 기판의 세정단계를 포함하며, 상기 세정단계는 ⅰ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르(Tripropylene glycol monomethyl ether); 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 히드록실아민(hydroxylamine) 및 암모니아로부터 선택되는 1종 또는 2종의 아민으로 이루어진 에칭액, 또는 ⅱ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르; 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 에틸아민으로 이루어지고, 에틸아민에 대한 불화수소의 몰 함유량비가 5 이상인 에칭액을 이용하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조방법은 게이트절연막 형성 전에 반도체 기판에 대하여 수행되는 세정단계를 포함하며, 상기 세정단계는 ⅰ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르, 에칭액 전체에 대하여 0.4중량% 이하의 물, 불화수소, 및 히드록실아민 및 암모니아로부터 선택되는 1종 또는 2종의 아민으로 이루어진 에칭액; 또는 ⅱ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르, 에칭액 전체에 대하여 0.4중량% 이하의 물, 불화수소, 및 에틸아민으로 이루어지고, 에틸아민에 대한 불화수소의 몰 함유량비가 5 이상인 에칭액을 이용하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조방법은 콘택 형성 후에 반도체 기판에 대하여 수행되는 세정단계를 포함하며, 상기 세정단계는 ⅰ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르; 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 히드록실아민 및 암모니아로부터 선택되는 1종 또는 2종의 아민으로 이루어진 에칭액, 또는 ⅱ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르; 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 에틸아민으로 이루어지고, 에틸아민에 대한 불화수소의 몰 함유량비가 5 이상인 에칭액을 이용하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 장치 제조방법에 의하면, 열산화막 등의 스크린절연막에 대한 SOD막 등으로 형성된 소자분리막의 식각 선택비가 낮아져 게이트절연막 형성 전의 세정단계에서 SOD막 등으로 형성된 소자분리막의 손실을 최소화할 수 있다. 이에 따라, 후속 게이트 공정시 안정적인 게이트 패턴 구현이 가능하며 게이트 특성을 안정적으로 확보할 수 있다.
또한, 본 발명에 따르면 콘택 형성 후에 수행되는 세정단계에서 폴리머 잔류물이나 자연산화막을 효율적으로 제거하면서도, 층간절연막 식각에 따른 콘택 CD의 손실을 최소화할 수 있다. 이에 따라 콘택 형성 후의 세정단계에 소요되는 공정시간이 단축될 수 있으며, 콘택간 브릿지 발생을 억제할 수 있다.
도 1은 SOD막과 HDP막의 2층 구조의 소자분리막이 형성된 핀 게이트 구조에서 DHF(100:1)를 이용하는 종래 전세정 공정에 의한 문제점을 도시하는 SEM(Scanning Electron Microscope) 사진.
도 2는 DHF(100:1)를 이용하는 경우 상이한 종류의 물질에 대한 시간에 따른 에칭량(a) 및 저선택비 에칭액을 이용하는 경우 상이한 종류의 물질에 대한 시간에 따른 에칭량(b)을 나타낸 그래프.
도 3은 BOE를 이용하여 얻어진 얻어진 열산화막과 BPSG막에 대한 시간에 따른 에칭량(a) 및 상기 저선택비 에칭액을 이용하여 얻어진 열산화막과 BPSG막의 시간에 따른 에칭량(b)을 나타낸 그래프.
도 4a 내지 4e는 본 발명의 일 실시예에 따른 리세스 게이트 구조를 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 5는 본 발명의 일 실시예에 따른 저선택비 에칭액을 이용한 전세정 공정의 이전(a) 및 이후(b)의 구조를 나타내는 SEM 사진.
도 6a 내지 6e는 본 발명의 일 실시예에 따른 핀 게이트 구조를 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 7은 본 발명의 일 실시예에 따른 저선택비 에칭액을 이용한 전세정 공정의 이전(a) 및 이후(b)의 구조를 나타내는 SEM 사진.
도 8a 내지 8c는 본 발명의 일 실시예에 따른 비트라인이 형성된 반도체 장치의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 2는 DHF(100:1)를 이용하는 경우 상이한 종류의 물질에 대한 시간에 따른 에칭량(a) 및 저선택비 에칭액을 이용하는 경우 상이한 종류의 물질에 대한 시간에 따른 에칭량(b)을 나타낸 그래프.
도 3은 BOE를 이용하여 얻어진 얻어진 열산화막과 BPSG막에 대한 시간에 따른 에칭량(a) 및 상기 저선택비 에칭액을 이용하여 얻어진 열산화막과 BPSG막의 시간에 따른 에칭량(b)을 나타낸 그래프.
도 4a 내지 4e는 본 발명의 일 실시예에 따른 리세스 게이트 구조를 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 5는 본 발명의 일 실시예에 따른 저선택비 에칭액을 이용한 전세정 공정의 이전(a) 및 이후(b)의 구조를 나타내는 SEM 사진.
도 6a 내지 6e는 본 발명의 일 실시예에 따른 핀 게이트 구조를 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 7은 본 발명의 일 실시예에 따른 저선택비 에칭액을 이용한 전세정 공정의 이전(a) 및 이후(b)의 구조를 나타내는 SEM 사진.
도 8a 내지 8c는 본 발명의 일 실시예에 따른 비트라인이 형성된 반도체 장치의 제조방법을 설명하기 위하여 도시한 공정 단면도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 일 실시예에서는, 반도체 기판의 세정단계에서 주요매질로 유전율이 낮은 폴리프로필렌 글리콜(polypropylene glycol)을 99중량% 이상 포함하고, 첨가제로 불화수소(HF) 및 아민을 함유하는 에칭액을 이용하는 것을 특징으로 한다. 또한, 본 발명의 다른 실시예에서는, 게이트절연막 형성 전에 반도체 기판에 대하여 수행되는 세정단계에서 상기 에칭액을 이용하는 것을 특징으로 한다. 또한, 본 발명의 또 다른 실시예에서는, 콘택이 형성된 반도체 기판에 대하여 수행되는 세정단계에서 상기 에칭액을 이용하는 것을 특징으로 한다.
본 발명에 이용될 수 있는 에칭액의 바람직한 예는 하기와 같다:
(1) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르(Tripropylene glycol monomethyl ether); 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 히드록실아민(hydroxylamine) 및 암모니아로부터 선택되는 1종 또는 2종의 아민으로 이루어지는 에칭액, 또는
(2) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르; 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 에틸아민으로 이루어지고, 에틸아민에 대한 불화수소의 몰 함유량비가 5 이상인 에칭액.
상기 에칭액 중의 트리프로필렌글리콜 모노메틸에테르의 함유량은 에칭액 전체에 대하여 99중량% 이상이다. 상기 함유량은 다른 성분의 함유량에 의하여 결정되면 되고, 통상 99.6중량% 미만, 바람직하게는 99.5중량% 이하이다.
또한, 상기 에칭액 중의 물의 함유량은 에칭액 전체에 대하여, 0.4중량% 이하이고, 바람직하게는 0.3중량% 이하이다. 물의 양이 많아지면 스크린절연막에 대한 소자분리막의 식각 선택비가 커지는 경향이 있다. 한편, 상기 함유량은 최적의 식각 선택비를 얻는 관점에서 바람직하게는 0중량%보다 크며, 예를 들어, 0.01중량% 이상일 수 있다.
또한, 상기 에칭액의 바람직한 예(1)에 있어서의, 불화수소의 아민에 대한 몰 함유량비는 특별히 한정되지 않지만, 통상 1 ~ 10, 바람직하게는 2 ~ 10이다. 한편, 상기 에칭액의 바람직한 예(2)에 있어서의, 불화수소의 에틸아민에 대한 몰 함유량비는 5 이상이며, 상기 몰 함유량비의 상한은 특별히 한정되지 않지만, 바람직하게는 10 이하이다. 상기 몰 함유량비가 너무 높으면, 스크린절연막에 대한 소자분리막의 식각 선택비가 에칭액 중의 물의 함유량에 의하여 영향을 받기 쉬워진다.
또한, 상기 에칭액의 바람직한 예(1)에 있어서의 불화수소의 함유량 및 아민의 함유량의 합계, 또는 상기 에칭액의 바람직한 예(2)에 있어서의 불화수소의 함유량 및 에틸아민의 함유량의 합계는 각각 0.1 ~ 0.5중량%, 바람직하게는 0.1 ~ 0.3중량%이다.
본 발명의 일 실시예에 이용될 수 있는 상기 에칭액은 식각 선택비가 낮은 것을 특징으로 하며, 이하 저선택비 에칭액이라고도 칭한다. 상기 식각 선택비는 스크린절연막에 대한 소자분리막의 식각비율의 비, 또는 자연산화막에 대한 층간절연막의 식각비율의 비를 의미한다. 여기서, 식각비율은 23℃에서 에칭액으로 실리콘 기판 상에 형성된 막을 식각하여, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간으로 나누어 산출한 수치이다.
일 실시예에서, 스크린절연막이 열산화막이며, 소자분리막이 SOD막으로 형성되는 경우, 상기 게이트절연막 형성 전의 세정단계에 이용되는 에칭액의 열산화막에 대한 SOD막의 식각 선택비는 바람직하게는 1.25 이하, 더욱 바람직하게는 1.2 이하, 보다 더욱 바람직하게는 1.1 이하일 수 있다.
또한, 상기 실시예에서, 상기 에칭액을 이용한 열산화막 및 SOD막의 23℃에서의 식각비율은 모두 바람직하게는 50Å/분 이하, 더욱 바람직하게는 40Å/분 이하, 보다 더욱 바람직하게는 30Å/분 이하, 특히 바람직하게는 25Å/분 이하일 수 있다. 상기 식각비율의 하한은 바람직하게는 5Å/분이며, 더욱 바람직하게는 10Å/분일 수 있다. 식각비율이 낮은 쪽이 에칭 공정의 조건 설정이 용이해지는 점에서 바람직하다. 한편, 높은 작업 효율을 얻는 관점으로부터 식각비율은 상기한 하한 이상의 수치인 것이 바람직하다.
다른 실시예에서, 층간절연막이 BPSG(Borophosphate Silicate Glass)막으로 형성되는 경우, 상기 콘택 형성 후의 세정단계에 이용되는 에칭액의 열산화막에 대한 BPSG막의 식각 선택비는 1.50 이하인 것이 바람직하다. 여기서, 상기 에칭액의 열산화막에 대한 BPSG막의 식각 선택비는 콘택 하부에 형성되는 자연산화막을 열산화막으로 간주하여 전술한 바와 같이 각 막에 대한 식각비율을 실험적으로 측정함으로써 얻어진 것으로, 상기 에칭액의 자연산화막에 대한 BPSG막의 식각 선택비를 실험적으로 산출하기 위한 것이다.
도 2에 종래 세정단계에 이용되던 DHF(100:1 HF)(a) 및 상기 저선택비 에칭액(열산화막에 대한 SOD막의 식각 선택비가 1.25 이하인 에칭액)(b)을 이용하여 얻어진 각 물질별 식각비율(에칭량)을 나타낸다. 또한, 도 3에 종래 세정단계에 이용되던 BOE(a) 및 상기 저선택비 에칭액(b)을 이용하여 얻어진 열산화막과 BPSG막의 식각비율(에칭량) 예상값을 나타낸다.
상기 도 2 및 3으로부터, 본 발명에 이용되는 에칭액의 식각 선택비는 종래 세정 공정에서 이용되던 BOE 또는 DHF 등에 비하여 현저하게 낮은 것임을 확인할 수 있다.
또한, 본 발명에 이용되는 상기 에칭액은 아민 성분을 포함하고 있어 실리콘 기판의 CD 손실 발생이 우려됨에도 불구하고, 활성 영역인 실리콘 기판의 CD 손실이 허용가능한 범위 내로 제어될 수 있는 것을 특징으로 한다. 여기서, 실리콘 기판의 식각량을 직접 실험적으로 측정하는 것은 곤란한 경우가 많으므로, 이와 상관되며 실험적 측정이 용이한 폴리실리콘(Poly-Si)막의 식각량을 이용하여 표시하는 것이 일반적이다.
본 발명의 일 실시예에 따르면, 스크린절연막이 열산화막이며, 소자분리막이 SOD막으로 형성되는 경우, 상기 에칭액을 이용하여 열산화막을 75Å 식각하였을 때의 Poly-Si막의 식각량은 바람직하게는 10Å 이하, 보다 바람직하게는 7.5Å 이하, 더욱 바람직하게는 5Å 이하, 특히 바람직하게는 3Å일 수 있다. 당해 Poly-Si막의 식각량은 적을수록 좋다. 여기서 상기 "열산화막을 75Å 식각하였을 때의 Poly-Si막의 식각량"은 열산화막을 75Å 식각하는데 필요한 시간 동안 23℃에서 Poly-Si막을 식각한 경우, 식각 처리 전후의 막 두께 차이를 의미한다. 상기 식각량은 스크린절연막 또는 소자분리막이 상기와 같은 경우에만 한정되는 것은 아니다.
본 발명에 이용되는 상기 저선택비 에칭액의 바람직한 실시예 및 비교예의 조성 및 이를 이용하여 전술한 바와 같이 측정된 식각비율, 식각 선택비 및 Poly-Si막의 식각량을 하기 표 1 및 2에 나타낸다. 식각비율 측정은 나노스펙 3000 AF-T(나노매트릭스재팬 주식회사)를 이용하였다.
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HF 농도 | 아민명 |
아민 농도 | 몰함유량비 | 물함유량 | TPME | ||
| (몰/㎏) | (중량%) | (몰/㎏) | (중량%) | HF:아민 | (중량%) | (중량%) | ||
| 실시예 1 | 0.06 | 0.12 | 에틸아민 | 0.012 | 0.05 | 5:1 | 0.14 | 99.7 |
| 실시예 2 | 0.084 | 0.17 | 에틸아민 | 0.012 | 0.05 | 7:1 | 0.19 | 99.6 |
| 실시예 3 | 0.04 | 0.08 | 히드록실아민 | 0.02 | 0.05 | 2:1 | 0.13 | 99.7 |
| 실시예 4 | 0.10 | 0.20 | 히드록실아민 | 0.02 | 0.03 | 5:1 | 0.27 | 99.5 |
| 실시예 5 | 0.025 | 0.05 | 암모니아 | 0.0125 | 0.02 | 2:1 | 0.10 | 99.9 |
| 실시예 6 | 0.12 | 0.24 | 에틸아민 | 0.017 | 0.08 | 7:1 | 0.26 | 99.4 |
| 비교예 1 | 0.04 | 0.08 | 에틸아민 | 0.02 | 0.09 | 2:1 | 0.12 | 99.7 |
| 비교예 2 | 0.036 | 0.07 | 에틸아민 | 0.012 | 0.05 | 3:1 | 0.10 | 99.8 |
| 비교예 3 | 0.048 | 0.10 | 에틸아민 | 0.012 | 0.05 | 4:1 | 0.12 | 99.7 |
| 비교예 4 | 0.084 | 0.17 | 에틸아민 | 0.012 | 0.05 | 7:1 | 0.50 | 99.3 |
| 비교예 5 | 0.08 | 0.16 | 에탄올아민 | 0.04 | 0.21 | 2:1 | 0.16 | 99.5 |
| 비교예 6 | 0.08 | 0.16 | 디에탄올아민 | 0.04 | 0.36 | 2:1 | 0.16 | 99.3 |
| 비교예 7 | 0.08 | 0.16 | 트리에탄올아 민 |
0.04 | 0.51 | 2:1 | 0.16 | 99.2 |
*상기 에틸아민은 70% 에틸아민 수용액이며, 상기 에탄올아민, 디에탄올아민, 트리에탄올아민은 99% 이상의 것이며, 히드록실아민은 50% 수용액, 암모니아는 29% 수용액, 불화수소는 50% 불화수소산을 이용함.
*TPME: 트리프로필렌글리콜 모노메틸에테르.
| THOX막 ER (Å/분) |
SOD막 ER (Å/분) |
식각 선택비 (SOD/THOX) |
Poly-Si막 식각량 (Å) |
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| 실시예 1 | 12 | 14 | 1.17 | 9 |
| 실시예 2 | 17 | 19 | 1.12 | 5 |
| 실시예 3 | 16 | 20 | 1.25 | 3 |
| 실시예 4 | 18 | 21 | 1.17 | 3 |
| 실시예 5 | 15 | 18 | 1.20 | 2.5 |
| 실시예 6 | 24 | 27 | 1.13 | - |
| 비교예 1 | 9 | 14 | 1.56 | 18 |
| 비교예 2 | 7 | 9 | 1.29 | 16 |
| 비교예 3 | 10 | 12 | 1.20 | 12 |
| 비교예 4 | 19 | 25 | 1.32 | 5 |
| 비교예 5 | 14 | 18 | 1.29 | 13 |
| 비교예 6 | 3 | 5 | 1.67 | 30 |
| 비교예 7 | 3 | 5 | 1.67 | 25 |
* ER: 식각비율, THOX막: 열산화막.
상기 저선택비 에칭액을 이용하는 세정시간 및 온도는 이용되는 막 물질 및 프로세스에 따라 적절하게 선택할 수 있다. 예를 들어, 상기 세정은 15~40℃의 온도에서 0.25~10분 동안 이루어지는 것이 바람직하다.
또한, 상기 저선택비 에칭액을 적용하여 세정한 후, 순수(DI water)로 린스하는 단계, 이후 SC-1 용액(NH4OH, H2O2 및 순수의 혼합용액)으로 세정하고, 순수로 린스하는 단계 및 이어서 건조하는 단계를 선택적으로 더 포함할 수 있다.
도 4a 내지 4e에, 본 발명의 일 실시예에 따른 상기 저선택비 에칭액을 이용하여 게이트절연막 형성 전에 반도체 기판에 대하여 수행되는 세정단계를 포함하는 리세스게이트 구조의 반도체 장치의 제조방법을 도시한다.
도 4a를 참조하면, 반도체 기판(11) 상에 패드산화막(미도시) 및 패드질화막(미도시)을 차례로 형성한 후, 패드질화막을 패터닝하고 이를 식각마스크로 이용하여 노출된 기판(11) 부분을 식각하여 트렌치를 형성한다. 이어서, 상기 트렌치 내에 절연막을 매립시켜 활성영역을 정의하는 소자분리막(12)을 형성한 후, 습식 식각 공정을 이용하여 상기 패드질화막과 패드산화막을 제거한다.
상기 소자분리막(12)을 형성하는데 이용되는 절연막은 SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 및 그 조합으로 이루어진 군으로부터 선택되는 어느 하나의 막일 수 있다.
도 4b를 참조하면, 상기 소자분리막(12)이 형성된 기판(11) 전면 상에 스크린절연막(13)을 형성한 후, 문턱전압(threshold voltage, Vt) 조절을 위한 이온주입을 수행한다.
상기 스크린절연막(13)은 채널효과를 감소시키고 이온주입시 Rp(peak intensity)를 맞추기 위한 것으로, 50Å 정도의 두께로 형성할 수 있다. 상기 스크린절연막(13)은 열산화막, SOD막, HDP막, BPSG막, PSG막, BSG막, FSG막, LPTEOS막, PETEOS막, HTO막, MTO막, USG막, SOG막, APL막, ALD막, PE-산화막, O3-TEOS막 및 그 조합으로 이루어진 군으로부터 선택되는 어느 하나일 수 있다.
이어서, 도 4c를 참조하면, 상기 스크린절연막(13) 상에 리세스 마스크(미도시)를 형성한 후, 스크린절연막(13) 및 기판(11) 부분을 식각하여 상기 기판의 게이트 형성 영역을 한정하는 홈(14)을 형성한다.
다음으로, 도 4d를 참조하면, 게이트절연막 형성 전에 반도체 기판에 대하여 세정단계를 수행하여, 스크린절연막(13) 및 잔류하는 불순물 등을 제거한다. 상기 세정단계에서는 스크린절연막(13)에 대한 소자분리막(12)의 식각 선택비가 낮은 에칭액을 이용하는 것을 특징으로 한다. 이용되는 에칭액 및 세정 시간과 온도 등은 전술한 바와 같다.
이와 같이 리세스게이트를 갖는 STI구조에 있어서, 소자분리막(12)을 SOD막을 이용하여 형성하고, 스크린절연막(13)을 열산화막으로 형성한 후, 상기 저선택비 에칭액을 이용하여 게이트절연막 형성 전의 세정단계를 수행한 경우 및 종래의 DHF(100:1)을 이용한 세정단계의 경우의 CD 손실을 비교하면 하기 표 3과 같다.
| 구조 | 소자분리막(갭필물질) | 구분 | DHF(100:1) 세정 | 저선택비 에칭액 세정 |
| 리세스 게이트 |
SOD막 |
FOX CD 손실(소자분리막의 CD 손실) | 60 ㎚ | 12 ㎚ |
| 액티브 CD 손실(실리콘 기판의 CD손실) | 2 ㎚ | 5 ㎚ |
상기 표 3으로부터 본 발명에 따른 저선택비 에칭액을 이용하는 게이트절연막 형성 전의 세정단계를 수행하면, 종래 세정액인 DHF를 이용한 경우에 비하여 소자분리막인 SOD막의 CD 손실이 현저하게 감소되는 것을 확인할 수 있다. 또한, 본 발명에 따른 저선택비 에칭액에 의하면 아민 성분에 의하여 실리콘 기판인 액티브(Active)의 CD 손실이 발생하기는 하나, 이러한 CD 손실은 허용가능한 범위 이내로서 반도체 제조 공정에 유용하게 적용될 수 있다.
또한, 상기 STI구조에 있어서, 저선택비 에칭액을 이용하여 게이트절연막 형성 전의 세정단계를 수행하기 전(a)과 수행한 후(b)의 SEM(Scanning Electron Microscope) 사진을 각각 도 5a 및 5b에 도시한다. 도 5a 및 5b로부터, 본 발명에 따른 저선택비 에칭액을 이용한 세정단계에 따라 열산화막이 제거되고, 소자분리막인 SOD막의 CD 손실이 최소화되는 것을 확인할 수 있다.
이어서, 도 4e에 도시된 바와 같이, 기술분야에 공지된 바에 따라 게이트산화공정을 통해 전면에 게이트절연막(15)을 형성한 후, 게이트도전막(16) 및 하드마스크막(17)를 차례로 적층한다. 이어서, 상기 하드마스크막(17), 게이트도전막(16) 및 게이트절연막(15)을 차례로 식각하여 리세스게이트를 형성한다.
도 6a 내지 6e에 본 발명의 일 실시예에 따른 상기 저선택비 에칭액을 이용하여 게이트절연막 형성 전에 반도체 기판에 대하여 수행되는 세정단계를 포함하는 핀게이트 구조의 반도체 장치의 제조방법을 도시한다.
도 6a를 참조하면, 반도체 기판(21)의 소정 영역 상에 패드산화막(미도시) 및 패드질화막(23)이 적층된 트렌치 마스크를 형성한다.
이어서, 트렌치 마스크를 식각 베리어로 사용하여 반도체 기판(21)을 소정 깊이(H1)로 식각하여, 트렌치를 형성하고, 절연막으로 트렌치를 매립하여 소자분리막(22)을 형성함으로써 활성영역(24)이 정의된다. 소자분리막(22) 형성에 이용될 수 있는 절연막은 전술한 바와 같다.
이어서, 패드산화막 및 패드질화막(23)을 제거한다.
도 6b를 참조하면, 상기 소자분리막(22)이 형성된 기판(21) 전면 상에 스크린절연막(25)을 형성한 후, 문턱전압(threshold voltage, Vt) 조절을 위한 이온주입을 수행한다. 스크린절연막(25)으로 이용될 수 있는 절연막은 전술한 바와 같다.
도 6c를 참조하면, 스크린절연막(25) 상에 마스크(미도시)를 형성하고 이를 식각 베리어로 사용하여 소자분리막(22)의 소정 깊이(H2)를 선택적으로 식각한다.
이어서, 도 6d를 참조하면, 게이트절연막 형성 전의 세정단계를 수행하여, 스크린절연막(25) 및 잔류하는 불순물 등을 제거한다. 상기 세정단계에서는 스크린절연막(25)에 대한 소자분리막(22)의 식각 선택비가 낮은 에칭액을 이용하는 것을 특징으로 한다. 이용되는 에칭액 및 세정 시간과 온도 등은 전술한 바와 같다.
이와 같은 핀 게이트 구조에서, 소자분리막(22)을 SOD막 및 HDP막의 2층으로 형성하고, 스크린절연막(25)을 열산화막으로 형성한 후, 상기 저선택비 에칭액을 이용하여 게이트절연막 형성 전의 세정단계를 수행한 경우 및 종래의 DHF(100:1)을 이용한 세정단계의 경우의 CD 손실을 비교하면 하기 표 4와 같다.
| 구조 | 소자분리막(갭필물질) | 구분 | DHF(100:1) 세정 | 저선택비 에칭액 세정 |
| 핀 게이트 |
SOD막/HDP막의 2층 |
FOX CD 손실(소자분리막의 CD 손실) | 50 ㎚ | 10 ㎚ |
| 액티브 CD 손실(활성영역인 실리콘 기판의 CD 손실) | 2 ㎚ | 3 ㎚ |
상기 표 4로부터, 전술한 리세스 게이트 구조의 경우와 마찬가지로, 본 발명에 따른 저선택비 에칭액을 이용하는 게이트절연막 형성 전의 세정단계를 수행하면, 종래 세정액인 DHF를 이용한 경우에 비하여 소자분리막의 CD 손실이 현저하게 감소되는 것을 확인할 수 있다. 또한, 본 발명에 따른 저선택비 에칭액에 의하면 아민 성분에 의하여 실리콘 기판인 액티브(Active)의 CD 손실이 발생하기는 하나, 이러한 CD 손실은 허용가능한 범위 이내로서 반도체 제조 공정에 유용하게 적용될 수 있다.
또한, 소자분리막(22)을 SOD막과 HDP막의 2층으로 형성하고, 스크린절연막(25)을 열산화막으로 형성한 후, 저선택비 에칭액을 이용하여 게이트절연막 형성 전의 세정단계를 수행하기 전(a)과 수행한 후(b)의 핀게이트 구조의 SEM(Scanning Electron Microscope) 사진을 각각 도 7a 및 7b에 도시한다. 도 7a 및 7b로부터, 본 발명에 따른 저선택비 에칭액을 이용한 세정단계에 따라 열산화막이 제거되고, 소자분리막의 CD 손실이 최소화됨을 확인할 수 있다.
이어서, 도 6e를 참조하면, 핀 활성영역 상에 게이트 절연막(26)을 형성한 후, 핀 활성영역과 직교하는 방향으로 게이트 전극(27)을 형성한다.
도 8a 내지 8c에, 본 발명의 일 실시예에 따른 상기 저선택비 에칭액을 이용하여 콘택이 형성된 반도체 기판에 대하여 수행되는 세정단계를 포함하는 콘택 구조의 반도체 장치의 제조방법을 도시한다.
도 8a를 참조하면, 소자분리막(32)이 형성된 반도체 기판(31) 상에 공지의 공정에 따라 게이트(33) 및 상기 게이트(33)의 양측벽에 스페이서(34)를 형성하고, 접합영역(35)을 형성한다.
상기 게이트(33)를 포함한 기판 결과물 상에 제1층간절연막(36)을 형성한다. 상기 제1층간절연막(36)은 SOD막, HDP막, 열산화막, BPSG막, PSG막, BSG막, FSG막, LPTEOS막, PETEOS막, HTO막, MTO막, USG막, SOG막, APL막, ALD막, PE-산화막, O3-TEOS막 및 그 조합으로 이루어진 군으로부터 선택되는 어느 하나일 수 있다.
이어서, 상기 제1층간절연막(36)을 식각하여 랜딩 플러그 콘택을 형성한 후, 랜딩 플러그 콘택을 매립하도록 폴리실리콘막을 형성한다. 그런 다음, 상기 게이트(33)가 노출될 때까지 폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 게이트(33) 사이의 기판 접합영역(35) 상에 랜딩 플러그(37)를 형성한다.
이어서, 랜딩 플러그(37)를 포함하는 제1층간절연막(36) 상에 제2층간절연막(38)을 형성한다. 상기 제2층간절연막(38)은 전술한 제1층간절연막(36)에 대해 기재된 물질로 형성될 수 있다.
도 8b를 참조하면, 제2층간절연막(38)을 식각하여 비트라인 콘택(39)을 형성함으로써, 이후 형성될 비트라인과 콘택되는 랜딩 플러그(37)를 노출시킨다.
그런 다음, 콘택 형성 후의 세정단계를 수행하여, 비트라인 콘택(39) 내부의 폴리머 잔류물이나 비트라인 콘택(39) 저면의 자연산화막 등을 제거한다. 상기 세정단계에서는 자연산화막에 대한 층간절연막의 식각 선택비가 낮은 에칭액을 이용하는 것을 특징으로 한다. 이용되는 에칭액 및 세정 시간과 온도 등은 전술한 바와 같다.
콘택 공정에서 층간절연막을 BPSG막으로 형성하고, 상기 저선택비 에칭액을 이용하여 콘택 형성 후의 세정단계를 수행한 경우 및 종래의 BOE을 이용한 세정단계의 경우의 CD 손실 예상값을 비교하면 하기 표 5와 같다. 하기 표 5는 세정단계 수행시 시간경과에 따라 예측되는 콘택 양측면의 BPSG막의 CD 손실의 예상값을, 콘택 저면에 형성되는 자연산화막을 열산화막으로 간주하여 실험적으로 산출된 열산화막 제거 타겟의 예상값과 비교하여 나타낸 것이다.
| BOE | 저선택비 에칭액 | ||||
| 시간 (초) |
열산화막 제거 타겟(예상값,Å) | BPSG막 CD 손실 (예상값,㎚) |
시간 (초) |
열산화막 제거 타겟(예상값,Å) | BPSG막 CD 손실 (예상값,㎚) |
| 15 | 9 | 7.5 | 11 | 9 | 3.1 |
| 20 | 10 | 8.9 | 12 | 10 | 3.3 |
| 30 | 13 | 11.7 | 16 | 13 | 4.0 |
| 71 | 24 | 23.1 | 30 | 24 | 6.3 |
| 155 | 46 | 46.4 | 60 | 46 | 11.3 |
상기 표 5에 나타낸 바와 같이, 저선택비 에칭액을 이용하여 콘택 형성 후의 세정단계를 수행하면, 콘택 저면에 형성된 자연산화막의 일예인 열산화막은 기존의 BOE와 동일하게 제거하면서, 세정시 노출되는 BPSG막의 CD 손실은 최소화할 수 있음을 확인할 수 있다.
이어서, 도 8c를 참조하면, 비트라인 콘택(39) 표면 및 제2층간절연막(38) 상에 Ti/TiN으로 비트라인 베리어막(40)을 형성한 후, 비트라인 콘택홀이 매립되도록 비트라인 베리어막(40) 상에 비트라인용 금속막(41)을 형성한다. 비트라인용 금속막(41)은 텅스텐막으로 이루어질 수 있다. 이후, 상기 비트라인용 금속막(41) 및 비트라인 베리어막(40)을 식각하여 비트라인(42)을 형성한다.
본 발명의 기술적 사상을 상기 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기 실시예는 그 설명을 위한 것이며, 본 발명이 이에 한정되는 것은 아니다. 또한, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11, 21, 31: 반도체 기판 12, 22, 32: 소자분리막
13, 25: 스크린절연막 15, 26: 게이트절연막
16: 게이트도전막 17: 하드마스크막
23: 패드질화막 24: 활성영역
27: 게이트전극 33: 게이트
34: 스페이서 35: 접합영역
36: 제1층간절연막 37: 랜딩 플러그
38: 제2층간절연막 39: 비트라인 콘택
40: 비트라인 베리어막 41: 비트라인용 금속막
42: 비트라인
13, 25: 스크린절연막 15, 26: 게이트절연막
16: 게이트도전막 17: 하드마스크막
23: 패드질화막 24: 활성영역
27: 게이트전극 33: 게이트
34: 스페이서 35: 접합영역
36: 제1층간절연막 37: 랜딩 플러그
38: 제2층간절연막 39: 비트라인 콘택
40: 비트라인 베리어막 41: 비트라인용 금속막
42: 비트라인
Claims (20)
- 반도체 기판의 세정단계를 포함하는 반도체 장치의 제조방법으로서,
상기 세정단계는
ⅰ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르(Tripropylene glycol monomethyl ether); 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 히드록실아민(hydroxylamine) 및 암모니아로부터 선택되는 1종 또는 2종의 아민으로 이루어진 에칭액, 또는
ⅱ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르; 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 에틸아민으로 이루어지고, 에틸아민에 대한 불화수소의 몰 함유량비가 5 이상인 에칭액을 이용하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서,
상기 세정단계는 15~40℃의 온도에서 0.25~10분의 시간 동안 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서,
상기 ⅰ) 또는 ⅱ)의 에칭액을 이용하는 세정단계 이후,
순수로 린스하는 단계;
이어서 SC-1 용액(NH4OH, H2O2 및 순수의 혼합용액)으로 세정한 후, 순수로 다시 린스하는 단계; 및
건조하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 게이트절연막 형성 전에 반도체 기판에 대하여 수행되는 세정단계를 포함하는 반도체 장치의 제조방법으로서,
상기 세정단계는
ⅰ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르(Tripropylene glycol monomethyl ether); 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 히드록실아민(hydroxylamine) 및 암모니아로부터 선택되는 1종 또는 2종의 아민으로 이루어진 에칭액, 또는
ⅱ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르; 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 에틸아민으로 이루어지고, 에틸아민에 대한 불화수소의 몰 함유량비가 5 이상인 에칭액을 이용하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제4항에 있어서,
상기 세정단계는 15~40℃의 온도에서 0.25~10분의 시간 동안 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제4항에 있어서,
상기 ⅰ) 또는 ⅱ)의 에칭액을 이용하는 세정단계 이후,
순수로 린스하는 단계;
이어서 SC-1 용액(NH4OH, H2O2 및 순수의 혼합용액)으로 세정한 후, 순수로 다시 린스하는 단계; 및
건조하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제4항에 있어서,
반도체 기판 상의 소자분리영역에 절연막을 매립하여 소자분리막을 형성하는 단계;
상기 소자분리막이 형성된 반도체 기판 상에 스크린절연막을 형성하고, 문턱전압 조절을 위한 이온주입을 수행하는 단계;
상기 반도체 기판에 대하여 상기 ⅰ) 또는 ⅱ)의 에칭액을 이용하여 세정공정을 수행하는 단계;
상기 반도체 기판 상의 활성영역에 게이트절연막을 형성한 후, 상기 게이트절연막 상에 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제7항에 있어서,
상기 게이트는 리세스게이트이며, 상기 스크린절연막 형성 및 이온주입 수행 단계 후, 활성영역을 식각하여 리세스패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
- 제7항에 있어서,
상기 게이트는 핀게이트이며, 상기 스크린절연막 형성 및 이온주입 수행 단계 후, 상기 소자분리막을 선택적으로 식각하는 단계를 더 포함하는 반도체 장치의 제조방법.
- 제7항에 있어서,
상기 소자분리막은 SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 및 그 조합으로 이루어진 군으로부터 선택되는 어느 하나의 막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제7항에 있어서,
상기 스크린절연막은 열산화막, SOD막, HDP막, BPSG막, PSG막, BSG막, FSG막, LPTEOS막, PETEOS막, HTO막, MTO막, USG막, SOG막, APL막, ALD막, PE-산화막, O3-TEOS막 및 그 조합으로 이루어진 군으로부터 선택되는 어느 하나의 막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제10항 또는 제11항에 있어서,
상기 소자분리막이 SOD막의 단일층 또는 SOD막과 HDP막의 2층으로 형성되고, 상기 스크린절연막이 열산화막으로 형성되는 경우, 상기 세정공정에 이용되는 상기 ⅰ) 또는 ⅱ)의 에칭액의 열산화막에 대한 SOD막의 식각 선택비는 1.25 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제10항 또는 제11항에 있어서,
상기 소자분리막이 SOD막의 단일층 또는 SOD막과 HDP막의 2층으로 형성되고, 상기 스크린절연막이 열산화막으로 형성되는 경우, 상기 세정공정에 이용되는 상기 ⅰ) 또는 ⅱ)의 에칭액을 이용한 열산화막 및 SOD막의 23℃에서의 식각비율은 5Å/분 ~ 50Å/분 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제10항 또는 제11항에 있어서,
상기 소자분리막이 SOD막의 단일층 또는 SOD막과 HDP막의 2층으로 형성되고, 상기 스크린절연막이 열산화막으로 형성되는 경우, 상기 세정공정에 이용되는 상기 ⅰ) 또는 ⅱ)의 에칭액을 이용하여 23℃에서 열산화막을 75Å 식각한 경우의 폴리실리콘(Poly-Si)막의 식각량은 10Å 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
- 콘택 형성 후에 반도체 기판에 대하여 수행되는 세정단계를 포함하는 반도체 장치의 제조방법으로서,
상기 세정단계는
ⅰ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르(Tripropylene glycol monomethyl ether); 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 히드록실아민(hydroxylamine) 및 암모니아로부터 선택되는 1종 또는 2종의 아민으로 이루어진 에칭액, 또는
ⅱ) 에칭액 전체에 대하여 99중량% 이상의 트리프로필렌글리콜 모노메틸에테르; 에칭액 전체에 대하여 0.4중량% 이하의 물; 불화수소; 및 에틸아민으로 이루어지고, 에틸아민에 대한 불화수소의 몰 함유량비가 5 이상인 에칭액을 이용하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제15항에 있어서,
상기 세정단계는 15~40℃의 온도에서 0.25~10분의 시간 동안 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제15항에 있어서,
상기 ⅰ) 또는 ⅱ)의 에칭액을 이용하는 세정단계 이후,
순수로 린스하는 단계;
이어서 SC-1 용액(NH4OH, H2O2 및 순수의 혼합용액)으로 세정한 후, 순수로 다시 린스하는 단계; 및
건조하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제15항에 있어서,
랜딩 플러그가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
상기 층간절연막을 식각하여 랜딩 플러그를 노출시키는 비트라인 콘택을 형성하는 단계;
상기 비트라인 콘택이 형성된 반도체 기판에 대하여 ⅰ) 또는 ⅱ)의 에칭액을 이용하여 세정공정을 수행하는 단계;
상기 비트라인 콘택 및 층간절연막 상에 비트라인 베리어막과 비트라인용 금속막을 형성하는 단계; 및
상기 비트라인용 금속막과 비트라인 베리어막을 패터닝하여 비트라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제18항에 있어서,
상기 층간절연막은 SOD막, HDP막, 열산화막, BPSG막, PSG막, BSG막, FSG막, LPTEOS막, PETEOS막, HTO막, MTO막, USG막, SOG막, APL막, ALD막, PE-산화막, O3-TEOS막 및 그 조합으로 이루어진 군으로부터 선택되는 어느 하나의 막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제19항에 있어서,
상기 층간절연막이 BPSG막을 포함하여 형성되며, 자연산화막이 열산화막인 경우, 상기 세정공정에 이용되는 상기 ⅰ) 또는 ⅱ)의 에칭액의 열산화막에 대한 BPSG막의 식각 선택비는 1.50 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
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| KR1020100094187A KR20100119530A (ko) | 2010-09-29 | 2010-09-29 | 반도체 장치의 제조방법 |
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| KR1020080088612A Division KR20100029909A (ko) | 2008-09-09 | 2008-09-09 | 반도체 장치의 제조방법 |
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2010
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