CN102637628A

CN102637628A - 降低介质电容的方法

Info

Publication number: CN102637628A
Application number: CN2011100355965A
Authority: CN
Inventors: 刘宪周; 张怡; 克里丝
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-02-10
Filing date: 2011-02-10
Publication date: 2012-08-15

Abstract

一种降低介质电容的方法，属于半导体制造技术领域，在表面覆盖有硼磷硅玻璃BPSG的层间介质层上刻蚀形成通孔后，高温回流使硼磷硅玻璃BPSG层闭合，从而在BPSG下方形成位于层间介质层中的空气隙。本发明利用高B浓度BPSG的回流特性和膜流动性，采用常规半导体工艺在集成电路结构的层间介质层中引入亚微米尺寸的空气隙，得到低介电常数的层间介质，从而进一步降低金属层之间的层间介质电容以及层间介质层中相邻金属连线之间的层内介质电容，减小电容对半导体器件性能的影响。此外，本发明提供的降低介质电容的方法制备简单，不增加额外的工艺步骤，具有较低的工艺成本。

Description

降低介质电容的方法

技术领域

本发明涉及集成电路中半导体器件的制备方法，具体涉及降低器件中各金属特征之间介质层中电容的方法，属于半导体制造技术领域。

背景技术

集成电路领域所涉及的半导体器件典型的包括器件顶部表面上设置的若干金属层，这些金属层沿垂直方向被介质材料的绝缘层(层间介质层)彼此隔开。为了在各器件之间提供互连，通常需要多个金属布线层和绝缘层间介质层的结构。金属层和层间介质层的结构一般使用镶嵌工艺实现，其中，刻蚀在层间介质层中形成通孔，随后沉积金属覆盖其表面并进行抛光，再在金属层表面覆盖又一层间介质层，从而在刻蚀通孔中形成金属插塞，实现相邻金属层之间的互连。

随着半导体器件尺寸的不断缩小，器件性能越来越受到层间介质电容的限制。例如，层间介质的电容影响到器件的速度(由金属层和绝缘层间介质层中的RC延迟造成)、器件的AC功耗以及串扰。层间介质的电容根据材料的介电常数而变化，在传统的半导体加工技术中，采用二氧化硅(介电常数约为3.85)，为降低电容对半导体器件性能的影响，目前已开始采用介电常数相对较低的绝缘材料，如氟化二氧化硅、非晶碳、墨玉以及聚合物材料等。

与此同时，在美国专利US6413852B1、美国专利US2005/0062165A1以及中国专利CN1514478A中均提出了一些大马士革工艺中在层间介质层中形成空气隙(介电常数接近1)以实现超低介电常数互连结构的技术方案，但在上述公开的专利中，均采用先填充介质材料形成牺牲层、再释放形成悬空结构的方法，其工艺较为复杂，制备成本相对较高，且在填充、释放过程中易造成牺牲层不能完全去除、导线间电短路等问题，且上述技术实现的悬空结构在去牺牲层孔的封闭过程工艺难度较大，且在封闭过程中易在悬空结构(空气隙)中引入封闭介质材料。

此外，层间介质层的电容不仅包括层间电容，还包括层内各金属插塞或金属线条之间的电容。随着半导体器件尺寸的不断按比例缩小，各金属线条的长宽比不断增大，相邻线条之间的横向间隔同时减小，这都将导致层内电容增大。因此，层内各线条之间的电容变成了决定互连整体性能的主要因素，将低介电常数材料引入到各金属线条之间的空间来减小层内电容成为优选方式。不断减小的层内相邻线条之间的横向间隔对上述各专利公开的悬空结构(空气隙)制备技术提出了新的挑战。

发明内容

本发明要解决的技术问题是：提供一种在层间介质层中形成亚微米尺寸空气隙的制备方法，降低层间介质层的介电常数，从而降低金属层之间的层间介质电容以及层间介质层中相邻金属连线之间的层内介质电容，减小电容对半导体器件性能的影响。

为解决上述技术问题，本发明提供的降低介质电容的方法在表面覆盖有硼磷硅玻璃BPSG的层间介质层上刻蚀形成通孔后，高温回流使硼磷硅玻璃BPSG层闭合，从而在BPSG下方形成位于层间介质层中的空气隙。

进一步的，本发明提供的降低介质电容的方法包括以下步骤：

(1)提供一半导体基底；

(2)在半导体基底表面依次沉积层间介质层、硼磷硅玻璃层；

(3)光刻刻蚀在硼磷硅玻璃层及层间介质层上形成通孔；

(4)高温回流，使硼磷硅玻璃层闭合，在其下方形成位于层间介质层中的空气隙。

进一步的，半导体基底包括制备完成的半导体器件结构。

进一步的，层间介质层为单层或多层堆栈的叠层结构，其介质材料为Si、SiO₂、SiN、NSG、氮氧化硅、含碳硅氧化物中的一种或任意几种的组合。

进一步的，硼磷硅玻璃BPSG为高硼浓度的介质材料，其中硼的掺杂浓度为3％～11％。

进一步的，在回流过程中，所使用的回流温度≥900℃，回流时间≥25min。

进一步的，制备形成的空气隙的特征尺寸为0～0.5μm。

本发明的技术效果是，利用高硼浓度BPSG的回流特性和膜流动性，采用常规半导体工艺在集成电路结构的层间介质层中引入亚微米尺寸的空气隙，得到低介电常数的层间介质，从而进一步降低金属层之间的层间介质电容以及层间介质层中相邻金属连线之间的层内介质电容，减小电容对半导体器件性能的影响。此外，本发明提供的降低介质电容的方法制备简单，不增加额外的工艺步骤，具有较低的工艺成本。

附图说明

图1为本发明提供的降低介质电容方法步骤流程图；

图2～图4为本发明提供的降低介质电容方法各步骤剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图1为本发明提供的降低介质电容方法步骤流程图。

如图1所示，本具体实施方式提供的降低介质电容的方法包括以下步骤：

步骤S1：提供一半导体基底100。

该步骤中，半导体基底100包括制备完成的半导体器件结构，还可以包括已形成的一层或多层互连结构，其上还需进一步沉积一层或多层互连结构，具有一层或多层层间介质层结构。

步骤S2：依次沉积层间介质层110、硼磷硅玻璃层120。

该步骤中，如图2a所示，层间介质层110的介质材料为Si、SiO₂、SiN、NSG、氮氧化硅、含碳硅氧化物中的一种或任意几种的组合。随着半导体器件尺寸的不断减小，层间介质层110的材料优选为低介电常数的介质材料，以降低介质电容。层间介质层110的制备工艺可以为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或热氧化方法等。本具体实施方式中，层间介质层110可以为单层结构，也可以为多层堆栈的叠层结构。

该步骤中，如图2a所示，硼磷硅玻璃BPSG层120覆盖层间介质层110表面，其制备工艺通常选用化学气相沉积(CVD)方法。常压化学气相沉积的BPSG薄膜中B、P含量(质量百分比)对BPSG的性能有着显著影响，沉积率通常随B含量的增加而增加；当P含量由0至1％时沉积率突然降低，随后随P含量的增加无显著变化。蚀刻率则随B含量的增加而降低，随P含量的增加而增加。最为重要的是，BPSG薄膜具有回流特性和良好的膜流动性，B含量对回流效果的影响显著强于P含量的影响，每增加1％的B，玻璃软化温度降低约40℃，过高过低的B、P含量都会产生异常，在3％B、5％P含量下BPSG薄膜性能最优。本具体实施方式中，BPSG层120选用的BPSG为高B浓度的介质材料，其中B的掺杂浓度为3％～11％，BPSG层120的厚度

作为最佳实施方式，如图2b所示，层间介质层110为叠层结构，包括硅介质层110a和NSG介质层110b，其中，NSG介质层110b采用PETEOS沉积制备，BPSG层120中B的掺杂浓度为5％，BPSG层120的厚度为

步骤S3：光刻刻蚀形成通孔200。

该步骤中，如图3a所示，首先采用旋涂工艺在硼磷硅玻璃BPSG层120表面形成光刻胶层210，然后采用曝光、显影工艺处理该光刻胶层210，去除设定区域上的光刻胶，形成光刻胶开口。此处光刻胶开口的尺寸即为制备得到的空气隙特征尺寸，本具体实施方式中，光刻胶开口尺寸≤0.5μm，作为最佳实施方式，光刻胶开口尺寸(即：空气隙特征尺寸)为0.4μm。

该步骤中，如图3b所示，以光刻胶层210为掩膜，刻蚀BPSG层120和层间介质层110，将光刻胶层210上的开口图案转移到BPSG层120和层间介质层110上，得到通孔200(即制备得到的空气隙)。本具体实施方式中，图形化转移过程为本领域技术人员熟知的任何现有技术，可通过干法刻蚀或湿法腐蚀方法完成。

作为最佳实施方式，如图3b所示，图形化过程中，刻蚀/腐蚀层间介质层110至暴露出半导体基底100表面，即制备得到的通孔(空气隙)200贯穿全部层间介质层110。

作为可选实施方式，图形化过程中，刻蚀/腐蚀一部分层间介质层110，即制备得到的通孔(空气隙)200位于层间介质层110中。

步骤S4：高温回流，使BPSG层120闭合。

该步骤中，如图4a所示，首先去除作为掩膜的光刻胶层210，暴露出BPSG层120表面。本具体实施方式中，该步骤还包括常规的清洗、烘干等工艺，以确保结构表面，特别是通孔200处无杂质且保持干燥。

该步骤中，如图4b所示，高温回流使得BPSG层120闭合，从而使通孔200成为封闭的、位于层间介质层110内的空气隙200。本具体实施方式中，回流过程在熔炉内进行，为使得BPSG层120完全闭合形成封闭的空气隙200且不对半导体器件产生其他影响，回流温度通常≥900℃，回流时间≥25min。作为最佳实施方式，高温回流的温度为1000℃，回流时间为30min。

本具体实施方式中，空气隙200的位置及数量可根据器件制备需求及版图涉及灵活设置。此外，本具体实施方式还包括在层间介质层110中形成金属插塞的过程，以及在空气隙及金属插塞制备完成后，继续沉积金属互连结构、上层层间介质层等过程。

本具体实施方式提供的降低介质电容的方法利用高B浓度BPSG的回流特性实现刻蚀窗口封闭，BPSG层120还可起到集成电路制备过程中钝化层的作用，从而得到位于层间介质层110内的具有亚微米尺寸的空气隙200，使层间介质层110具有更低的介电常数，从而进一步降低金属层之间的层间介质电容以及层间介质层中相邻金属连线之间的层内介质电容，减小电容对半导体器件性能的影响。

本具体实施方式提供的降低介质电容的方法可用于制备先进的微电子器件，特别适用于具有多层互连结构、希望降低层间介质电容及层间介质层内相邻连接线条之间电容的结构，其在降低层间介质层介电常数的同时，可保持采用常规硅、二氧化硅等材料的结构优点，免除沉积其他低介电常数介质材料的复杂工艺及其对半导体器件结构的影响。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种降低介质电容的方法，其特征在于，在表面覆盖硼磷硅玻璃的层间介质层上刻蚀形成通孔后，高温回流使得所述硼磷硅玻璃层闭合，在其下方形成位于层间介质层中的空气隙。

2.根据权利要求1所述的降低介质电容的方法，其特征在于，包括以下步骤：

(1)提供一半导体基底；

(2)在所述半导体基底表面依次沉积层间介质层、硼磷硅玻璃层；

(3)光刻刻蚀在所述硼磷硅玻璃层及层间介质层上形成通孔；

(4)高温回流，使所述硼磷硅玻璃层闭合，在其下方形成位于层间介质层中的空气隙。

3.根据权利要求2所述的降低介质电容的方法，其特征在于，所述半导体基底包括制备完成的半导体器件结构。

4.根据权利要求2所述的降低介质电容的方法，其特征在于，所述层间介质层为单层或多层堆栈的叠层结构。

5.根据权利要求4所述的降低介质电容的方法，其特征在于，所述层间介质层的介质材料为Si、SiO₂、SiN、NSG、氮氧化硅、含碳硅氧化物中的一种或任意几种的组合。

6.根据权利要求2所述的降低介质电容的方法，其特征在于，所述硼磷硅玻璃层为高硼浓度的介质材料。

7.根据权利要求6所述的降低介质电容的方法，其特征在于，所述硼磷硅玻璃层中硼的掺杂浓度为3％～11％。

8.根据权利要求2所述的降低介质电容的方法，其特征在于，所述回流过程中温度≥900℃，回流时间≥25分钟。

9.根据权利要求2所述的降低介质电容的方法，其特征在于，所述硼磷硅玻璃层的厚度厚度

10.根据权利要求1～9所述的降低介质电容的方法，其特征在于，所述空气隙的特征尺寸为0～0.5μm。