KR20000043926A - 반도체 소자의 금속배선 및 그 형성 방법 - Google Patents

반도체 소자의 금속배선 및 그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 및 그 형성 방법에 관한 것으로, 베리어 금속층, 금속층 및 반사방지막으로 이루어지는 금속배선 형성시 상기 반사방지막을 실리콘 산화물로 형성하므로써 콘택홀 형성 공정이 용이해지고 콘택홀이 형성될 부분의 금속배선 폭이 종래보다 감소되어 소자의 집적도가 향상될 수 있는 반도체 소자의 금속배선 및 그 형성 방법이 개시된다.

Description

반도체 소자의 금속배선 및 그 형성 방법
본 발명은 반도체 소자의 금속배선 및 그 형성 방법에 관한 것으로, 특히 금속층간의 전기적 접속특성을 향상시키며, 소자의 크기를 감소시킬 수 있도록 한 반도체 소자의 금속배선 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 금속층은 다층 구조로 형성되며, 금속층간에는 전기적 절연을 위하여 층간 절연막이 형성된다. 그리고 금속층간의 접속은 층간 절연막에 형성되는 콘택홀(Contact Hole)을 통해 이루어진다. 그런데 반도체 소자의 고집적화에 따른 소자의 크기 감소로 인하여 금속배선 및 콘택홀의 크기도 미세하게 감소되기 때문에 소자의 설계 및 제조에 많은 어려움이 따르고 있다. 그러면 종래 반도체 소자의 금속배선 형성 방법을 첨부된 도면을 참조하여 설명하기로 한다.
종래에는 도 1a에 도시된 바와 같이 절연막(2)이 형성된 반도체 기판(1)상에 베리어 금속층(3a), 금속층(3b) 및 반사 방지막(3c)을 순차적으로 형성한 후 패터닝하여 제 1 금속배선(3)을 형성한다. 이때 상기 베리어 금속층(3a)은 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)로 형성하거나, 티타늄(Ti)과 티타늄 나이트라이드(TiN)가 적층된 구조로 형성하며, 상기 금속층(3b)은 실리콘(Si) 또는 구리(Cu)와 같은 불순물이 함유된 알루미늄(Al)으로 형성한다. 그리고 상기 반사 방지막(3c)은 티타늄 나이트라이드(TiN)로 형성하거나, 티타늄(Ti)과 티타늄 나이트라이드(TiN)가 적층된 구조로 형성한다.
이후, 전체 상부면에 층간 절연막(4)을 형성한 후 상기 제 1 금속배선(3)의 소정 부분이 노출되도록 상기 층간 절연막(4)을 식각하여 콘택홀(5)을 형성하고 상기 콘택홀(5)내에 텅스텐(W)과 같은 금속을 매립하여 플러그(6)를 형성한다.
상기와 같이 플러그(6)가 형성되면 상기 층간 절연막(4)상에 상기와 같은 방법으로 제 2 금속층을 형성한 후 패터닝하여 상기 플러그(6)와 접속되도록 제 2 금속배선(7)을 형성한다.
그런데 반도체 소자의 고집적화에 따른 소자의 크기 감소로 인하여 금속배선 및 콘택홀의 크기가 감소되므로써 상기와 같은 종래의 방법을 이용하는 경우 콘택홀을 형성하기 위한 사진 공정시 마스크의 오정렬(misalign)로 인한 불량이 도 1b와 같이 발생할 수 있는데, 이 경우 도 1b의 "B" 부분 즉, 도 1c에 도시된 금속층(3b)의 측벽에 생성된 산화물(8)에 의해 금속층간의 접촉저항(Contact Resistance)이 증가된다.
참고적으로, 여기서 상기 산화물(8)이 생성되는 과정을 설명하면 다음과 같다.
상기 콘택홀(5)을 형성하기 위한 사진 공정시 마스크의 오정렬이 발생하면 상기 콘택홀(5)이 상기 금속배선(3)의 중앙부에 형성되지 않고 측부에 형성되게 된다. 따라서 상기 콘택홀(5)을 형성하기 위한 식각 공정시 상기 반사 방지막(3c)으로 이용된 티타늄 나이트라이드(TiN)가 식각 방지막 역할을 하기 때문에 상기 금속층(3b)의 측벽이 상기 반사 방지막(3c)보다 많이 식각되고, 이에 의해 노출된 상기 금속층(3b)의 측벽에 산화물(8)이 생성된다. 이와 같은 오정렬로 인한 불량을 감소시키기 위해서는 도 2에 도시된 바와 같이 상기 제 1 금속배선(3)에서 상기 콘택홀(5)이 형성될 부분 즉, 콘택부(5a) 주위를 다른 부분보다 넓게 형성해야 하는데, 이는 소자의 크기 감소를 어렵게 만드는 원인으로 작용한다.
또한, 종래의 방법을 이용하는 경우 후속으로 실시되는 400 ℃ 이상의 열처리시 알루미늄(Al) 과 티타늄 나이트라이드(Ti/TiN)가 접촉되는 부위에서 질소(N)의 오염에 의해 낫치 보이드(Notch Void)가 생성되며, 알루미늄(Al)과 티타늄(Ti)의 계면에 TiAl3와 같은 화합물이 생성되어 금속배선의 면저항(Rs)이 증가된다. 이러한 현상의 발생을 방지하기 위해서는 알루미늄(Al)의 두께 즉, 상기 금속층(3b)의 두께를 증가시켜야 하는 문제점이 있다.
따라서 본 발명은 베리어 금속층, 금속층 및 반사방지막으로 이루어지는 금속배선 형성시 상기 반사방지막을 실리콘 산화물로 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속배선 및 그 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선은 베리어 금속층, 금속층 및 반사방지막으로 이루어지는 반도체 소자의 금속배선에 있어서, 상기 반사방지막이 실리콘 산화물로 형성된 것을 특징으로 하며, 본 발명에 따른 반도체 소자의 금속배선 형성 방법은 절연막이 형성된 반도체 기판상에 베리어 금속층, 금속층 및 반사 방지막을 순차적으로 형성한 후 패터닝하여 금속배선을 형성하는 반도체 소자의 금속배선 형성 방법에 있어서, 상기 반사 방지막을 실리콘 산화물로 형성하는 것을 특징으로 하고, 상기 실리콘 산화물은 비정질 실리콘, 실리콘 산화막 및 실리콘 산화질화막으로 이루어진 것을 특징으로 한다.
도 1a 내지 1c는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도.
도 2는 도 1a를 설명하기 위한 레이-아웃도.
도 3a 내지 3e는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도.
도 4는 도 3a를 설명하기 위한 레이-아웃도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 반도체 기판 2 및 12: 절연막
3 및 13: 제1 금속배선 3a 및 13a: 베리어 금속층
3b 및 13b: 금속층 3c 및 13c: 반사 방지막
4 및 14: 층간 절연막 5 및 15: 콘택홀
5a 및 15a: 콘택부 6 및 16: 플러그
7 및 17: 제 2 금속배선 8: 산화물
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 3e는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이고, 도 4는 도 3a를 설명하기 위한 레이-아웃도이다.
도 1a와 관련하여, 본 발명은 금속배선을 형성하기 위하여 먼저, 절연막(12)이 형성된 반도체 기판(11)상에 베리어 금속층(13a), 금속층(13b) 및 반사 방지막(13c)을 순차적으로 형성한 후 패터닝하여 제 1 금속배선(13)을 형성한다. 이때 상기 베리어 금속층(13a)은 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)로 형성하거나, 티타늄(Ti)과 티타늄 나이트라이드(TiN)가 적층된 구조로 형성하며, 상기 금속층(13b)은 실리콘(Si) 또는 구리(Cu)와 같은 불순물이 함유된 알루미늄(Al)으로 형성한다. 그리고 상기 반사 방지막(13c)은 실리콘 산화물로 형성되는데, 도 3b에 도시된 바와 같이 실리콘 산화막(SiO2)(23a) 및 실리콘 산화질화막(SiON)이 적층된 구조로 형성하거나, 도 3c에 도시된 바와 같이 비정질 실리콘막(23c), 실리콘 산화막(SiO2)(23a) 및 실리콘 산화질화막(SiON)(23b)이 적층된 구조로 형성할 수 있다. 이때 상기 실리콘 산화막(SiO2)(23a)및 상기 실리콘 산화질화막(SiON)(23b)은 200 내지 500 ℃의 온도에서 플라즈마 화학기상증착(CVD) 방법으로 형성되며, 각각 30 내지 1000 Å 및 200 내지 1500 Å의 두께로 형성된다. 그리고 상기 실리콘 산화질화막(23b)의 굴절율 및 흡수 계수(K)는 각각 1.8 내지 2.1 및 0.5 내지 2.0이 되도록 한다. 또한, 상기 비정질 실리콘막(23c)은 300 내지 500 ℃의 온도에서 플라즈마를 이용한 증착 방법에 의해 30 내지 500 Å의 두께로 형성되는데, 이때 소오스 가스로 SiH4, SiHCl3, SiH2Cl2, SiH3Cl 또는 Si2H6이 사용된다.
이후, 전체 상부면에 층간 절연막(14)을 형성한 후 상기 제 1 금속배선(13)의 소정 부분이 노출되도록 상기 층간 절연막(14)을 식각하여 콘택홀(15)을 형성하고 상기 콘택홀(15)내에 텅스텐(W)과 같은 금속을 매립하여 플러그(16)를 형성한다.
상기와 같이 플러그(16)가 형성되면 상기 층간 절연막(14)상에 상기와 같은 방법으로 제 2 금속층을 형성한 후 패터닝하여 상기 플러그(16)와 접속되도록 제 2 금속배선(17)을 형성한다.
한편, 콘택홀을 형성하기 위한 사진 공정시 마스크의 오정렬이 발생하여 도 3d에 도시된 바와 같이 상기 플러그(16)가 상기 제 1 금속배선(13)의 중앙부에 형성되지 않고 측부에 형성되는 경우에도 본 발명을 이용하면 상기 반사 방지막(13c)이 실리콘 산화막으로 이루어졌기 때문에 상기 콘택홀(15)을 형성하기 위한 식각 공정시 상기 콘택홀(15)에 의해 노출된 부분의 상기 반사 방지막(13c)이 식각되어(도 3d의 "C" 부분 즉, 도 3e 참조) 상기 플러그(16)와 상기 금속층(13b)의 직접적인 접속이 이루어진다. 따라서 본 발명은 도 4에 도시된 바와 같이 상기 제 1 금속배선(13)에서 상기 콘택홀(15)이 형성될 부분 즉, 콘택부(15a) 주위를 다른 부분보다 넓게 형성하지 않아도 오정렬로 인한 불량의 발생이 효과적으로 감소된다. 참고적으로, 상기 콘택부(15a) 주위의 면적을 종래보다 약 10% 감소시킬 경우, 면적 = 0.9 X 0.9 = 0.81이므로, 본 발명을 이용하면 약 20% 정도의 면적 감소가 이루어지며, 콘택홀을 형성하기 위한 마스크 공정시 정렬 마진(Align Margin)도 증가되어 공정의 진행이 용이해진다. 또한, 본 발명에서는 반사 방지막(13c)의 최상부층이 실리콘 산화질화막(SiON)으로 형성되기 때문에 아이-라인(i-Line)에서 딥유브(Deep UV)에 이르는 여러가지의 광원을 이용한 사진 공정시에도 폭넓은 공정 여유도를 가질 수 있으며, 300 내지 500 Å 두께의 티타늄 나이트라이드(TiN)를 사용하지 않기 때문에 상기 금속층(13b)의 두께를 그 만큼 증가시킬 수 있어 금속배선(13)의 면저항(Rs)도 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 베리어 금속층, 금속층 및 반사방지막으로 이루어지는 금속배선 형성시 상기 반사방지막을 실리콘 산화물로 형성하므로써 콘택홀 형성 공정이 용이해지며 콘택홀이 형성될 부분의 금속배선 폭이 종래보다 감소되어 소자의 집적도가 향상된다. 또한 본 발명을 이용하면 금속층간의 접촉저항이 감소되므로써 고속 고집적 소자의 제조가 가능해진다.

Claims (7)

  1. 절연막이 형성된 반도체 기판상에 베리어 금속층, 금속층 및 반사 방지막을 순차적으로 형성한 후 패터닝하여 금속배선을 형성하는 반도체 소자의 금속배선 형성 방법에 있어서,
    상기 반사 방지막을 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 산화물은 실리콘 산화막 및 실리콘 산화질화막이 순차적으로 증착된 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 산화막 및 실리콘 산화질화막은 200 내지 500 ℃의 온도에서 플라즈마 화학기상증착 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 실리콘 산화물은 비정질 실리콘, 실리콘 산화막 및 실리콘 산화질화막이 순차적으로 증착된 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제 4 항에 있어서,
    상기 비정질 실리콘은 30 내지 500 Å, 상기 실리콘 산화막은 30 내지 1000 Å, 그리고 상기 실리콘 산화질화막은 200 내지 1500 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  6. 제 4 항에 있어서,
    상기 실리콘 산화질화막의 굴절율 및 흡수 계수(K)는 각각 1.8 내지 2.1 및 0.5 내지 2.0인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  7. 제 4 항에 있어서,
    상기 비정질 실리콘 증착시 사용되는 소오스 가스는 SiH4, SiHCl3, SiH2Cl2, SiH3Cl 또는 Si2H6중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
KR1019980060364A 1998-12-29 1998-12-29 반도체소자의금속배선및그형성방법 KR100342976B1 (ko)

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