KR20000031041A - 반도체 장치의 적층플러그 형성 방법 - Google Patents

반도체 장치의 적층플러그 형성 방법 Download PDF

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Abstract

본발명은 반도체장치의 적층플러그 형성 방법에 관한것으로써 소정부분이 형성된 기판상에 절연층을 형성하고 상기 기판의 소정부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 절연층상에 상기 콘택홀을 통해 상기 기판과 접촉되는 확산장벽층을 형성하고 상기 확산장벽층상에 제 1플러그층을 형성하는 공정과, 상기 제 1플러그층 및 확산장벽층을 상기 콘택홀내에만 잔류하게 에치-백하여 제 1플러그를 형성하는 공정과, 상기 절연층상에 상기 제 1플러그를 통해 상기 기판과 접촉되는 제 2플러그층을 형성하는 공정과, 상기 제 2플러그 층을 상기 콘택홀내에만 잔류하게 에치-백하여 상부가 평탄한 제 2플러그를 형성하는 공정을 구비한다. 따라서, 고 애스펙트비를 갖는 작은 직경의 콘택홀에 보이드가 없는 적층플러그를 형성하고 , 이 적층플러그상에 배선층을 형성하므로 스텝커버리지 불량에 의한 두께 감소현상을 억제하여 전자이동(EM, electro-migration)에 의한 배선불량을 방지할수 있다.

Description

반도체 장치의 적층플러그 형성 방법
본 발명은 반도체소자의 플러그형성방법에 관한 것으로 특히 콘택홀내에 제 1플러그를 형성하고, 콘택홀의 제 1 플러그상에 제 2 플러그를 형성하는 반도체소자의 플러그형성방법에 관한 것이다.
일반적으로 반도체 장치는 집적도가 커짐에 따라 금속배선의 폭이 좁아질뿐만 아니라 금속배선과 도전영역을 연결하는 콘택홀은 0.5 미크론이하( deep sub-μ)의 디멘션으로 고 애스펙트비를 갖는 콘택홀상을 통과하는 알루미늄배선층의 양호한 스텝커버리지를 요구한다.
그러므로, 알루미늄 배선층이 형성될 콘택홀내의 플러그 매립특성(plug fill characteristics)은 알루미늄 배선층의 스텝커버리지에 영향을 미치며 알루미늄 배선의 신뢰성 특성을 크게 좌우한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 장치의 플러그 형성 방법을 도시하는 공정도이다.
도 1a 를 참조하면, 기판표면의 소정의 장소에 불순물확산영역(12)이 형성되어 있는 반도체 기판(11)상에 산화실리콘(SiO₂) 또는 질화실리콘(Si₃N₄)로 이루어진 절연층(13)을 형성하고, 이 절연층(13)의 불순물확산영역(12)에 대응하는 위치에 불순물확산영역(12)과의 콘택홀(14)을 개공한다.
도 1b를 참조하면, 이 콘택홀(14)의 밑부분 및 내벽부에 예컨대 천이금속화합물을 주성분으로 하는 티타늄(titanium ), 질화티타늄(titanium nitride)을 스퍼터링 방법으로 순차적으로 증착하여 확산장벽층(barrier layer, 15)을 형성한다. 이 확산장벽층(15)상에 SiH₄(silane), H₂ 및 WF6(tungsten hexafluoride)등의 가스를 흘리면서 화학기상증착 (Chemical Vapor Deposition : 이하,CVD라 칭함)방법으로 텅스텐(W) 등을 콘택홀(14)을 매립하게 증착하여 플러그층(16)을 형성한다. 상기에서, 3:1정도의 고 애스펙트비를 갖는 약 0.3 ㎛ 직경의 콘택홀(14)에 증착한 약 5,000 Å 정도의 텅스텐막은 증착막의 오버-행(overhang)현상으로 텅스텐 플러그층(16)내에 빈틈(key hole)이 형성된다.
도1c 를 참조하면, 플러그층(16) 및 확산장벽층(15)을 SiF6,N₂ 가스를 이용한 반응성이온식각 (Reactive Ion Etching: 이하, RIE 라 칭함)방법으로 절연층(13)이 노출되도록 에치백(etch back)한다. 이때, 플러그층(16)의 콘택홀(14)에 잔류하는 부분은 플러그(18)가된다.
도1d 를 참조하면,절연층(13)상에 플러그(18)을 덮도록 알루미늄합금(aluminium alloy)등을 스퍼터링방법으로 증착하여 배선층(19)을 형성한다. 상기에서 증착된 배선층(19)는 스텝커버리지가 불량한 상태로 평탄도불량을 개선하기 위한 방법으로 고온에서 알루미늄을 리플로우(reflow)하여 평탄화를 좋게하기도하나 소자특성에 영향을 주는 전체 열처리정도 (total thermal budget) 및 장치운용상 고온 공정관리에 따른 많은 문제점이 있다.
발명제안서의 기술된 종래기술의 문제점을 정리하면,
첫번째 콘택홀내에 텅스텐을 증착하면 콘택홀의 상층부에 오버행(overhang) 에 의한 보이드(void)가 발생하고, 플러그상측에 대응되는 배선층(Al.층)의 평탄도가 불량하게 되는 것은 물론 EM(electro-migration)불량으로 신뢰성저하, 수율감소등의 문제점이 있다.
두 번째 플러그상측에 형성된 배선층의 평탄도를 높이기 위한 배선층의 고온의 리플로우(reflow)가 필요하지만 고온공정으로 인해 반도체소자 신뢰성에 좋지 않은 영향을 미친다.
따라서, 본 발명의 목적은 플러그상부의 가운데 부분이 움푹 파이는 것(void)것을 억제하여 이후에 형성되는 금속배선의 스텝커버리지 및 신뢰성을 향상시킬수 있는 반도체 장치의 적층플러그 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 적층플러그 형성방법은 소정부분이 형성된 기판상에 절연층을 형성하고 상기 기판의 소정부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 절연층상에 상기 콘택홀을 통해 상기 기판과 접촉되는 확산장벽층을 형성하고 상기 확산장벽층상에 제 1플러그층을 형성하는 공정과, 상기 제 1플러그층 및 확산장벽층을 상기 콘택홀내에만 잔류하게 에치-백하여 제 1플러그를 형성하는 공정과, 상기 절연층상에 상기 제 1플러그를 통해 상기 기판과 접촉되는 제 2플러그층을 형성하는 공정과, 상기 제 2플러그 층을 상기 콘택홀내에만 잔류하게 에치-백하여 상부가 평탄한 제 2플러그를 형성하는 공정을 구비한다.
도1a 내지 도1d는 종래기술에 따른 반도체장치의 플러그 형성 방법을 도시하는 공정도
도2a 내지 도2f는 본 발명에 따른 반도체장치의 적층 플러그 형성 방법을 도시하는 공정도
* 도면 주요 부분에 대한 간단한 부호 설명 *
11:반도체 기판 12:불순물 확산영역
13:절연층 14:콘택홀
15:확산장벽층 16: 플러그층
17:빈틈(key hole) 18:플러그
19:배선층
21:반도체 기판 22:불순물 확산영역
23:절연층 24:콘택홀
25:확산장벽층 26: 제 1플러그층
27:제 1플러그 28:제 2플러그층
29:제 2플러그 30:배선층
31:빈틈(key hole) 32:보이드(void)
이하, 첨부한 도면을 참조하여 본발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 장치의 적층플러그 형성 방법을 도시하는 공정도이다.
도 2a 를 참조하면, 기판표면의 소정의 장소에 불순물확산영역(22)이 형성되어 있는 반도체 기판(21)상에 산화실리콘(SiO₂) 또는 질화실리콘(Si₃N₄)로 이루어진 절연층(23)을 형성하고, 이 절연층(23)의 불순물확산영역(22)에 대응하는 위치에 불순물확산영역(23)과의 콘택홀(24)을 개공한다.
도 2b를 참조하면, 이 콘택홀(24)의 밑부분 및 내벽부에 예컨대 천이금속화합물을 주성분으로 하는 티타늄(titanium ), 질화티타늄(titanium nitride)을 스퍼터링 방법으로 순차적으로 증착하여 확산장벽층(barrier layer, 25)을 형성한다. 반도체기판(21)을 소정의 온도(예컨대 약 450 ∼ 500 ℃의 온도범위)로 유지하면서 확산장벽층(25)상에 SiH₄(silane), H₂ 및 WF6(tungsten hexafluoride)등의 가스를 흘리면서 CVD방법으로 텅스텐(W) 등으로 콘택홀(24)을 매립하게 증착하여 제 1플러그층(26)을 형성한다. 상기에서, 고 애스펙트비를 갖는 콘택홀(24)에 증착한 제 1 플러그층(26)내에 빈틈(key hole,31)이 형성된다. 상기에서 확산장벽층(25)은 제 1플러그층(26)을 이루는 물질이 반도체기판(21) 및 절연층(23)의 Si와의 반응을 억제하여 졍션 파괴(junction breakdown)를 방지한다. 질화티타늄(TiN)층이 적외선을 흡수하면서, 반도체기판(21)의 가열을 효율적으로 할 수 있다.
도2c 를 참조하면, 제 1 플러그층(26) 및 확산장벽층(25)을 SiF6, N₂가스를 이용한 RIE방법으로 콘택홀(24)외부의 절연층(23)이 노출되도록 에치백(etch back)하여 콘택홀(24) 내부에만 제 1 플러그층(26)을 남겨 제 1플러그(27)를 형성한다. 상기에서 에치-백 공정은 콘택홀(24)외부의 절연층(23)상의 확산장벽층(25)을 완전하게 제거할 정도의 오버 에칭(over etching)이며, 이때 제 1플러그층(26)을 이루는 텅스텐(W)은 확산장벽층(25)을 이루는 티타늄(titanium) 및 질화티타늄(titanium nitride)보다 식각속도가 빠르므로 고애스펙트비를 갖는 콘택홀(24)내의 제 1 플러그(27)는 가운데 부분이 움푹하게 파인 보이드(void)를 갖게된다.
도2d를 참조하면, 반도체기판(21)을 소정의 온도(예컨대 약 450 ∼ 500 ℃의 온도범위 )로 유지하면서 Ar 등의 불활성 이온을 이용하여 제 1플러그(27) 및 절연층(23)의 표면에 있는 절연물질인 잔유물을 제거한 후 반도체기판(21)상에 SiH₄(silane), H₂ 및 WF6(tungsten hexafluoride)등의 가스를 흘리면서 CVD방법으로 텅스텐(W) 등이 콘택홀(24)을 매립하게 증착하여 제 2플러그층(28)을 형성한다. 상기에서 콘택홀(24)상을 통과하는 제 2플러그층(28)은 가운데 부분의 파인 정도는 완화되어 스텝커버리지가 매우 양호하다.
도 2e를 참조하면, 제 2플러그층(28)을 SiF6, N₂가스를 이용한 RIE방법으로 에치-백 하여 콘택홀(24) 내부에만 제 2 플러그층(28)을 남겨 제 2플러그(29)를 형성한다. 상기에서 에치-백 공정은 콘택홀(24)외부의 절연층(23)상의 제 2플러그층(28)을 완전하게 제거할 정도의 오버 에칭(over etching)이며, 에치-백 공정의 이방성 건식 식각 특성으로 콘택홀(24)내부의 제 2 플러그층(28)은 콘택홀(24)를 더욱 양호하게 매립하는 상부가 평탄한 제 2 플러그(29)를 형성한다.
도 2f를참조하면, 반도체기판(21)을 소정의 온도(예컨대 약 300 ∼ 400 ℃의 온도범위)로 유지하면서 Ar 등의 불활성 이온을 이용하여 제 2플러그(29) 및 절연층(23)의 표면에 있는 절연물질인 잔유물을 제거한 후, 진공중에서 배선용의 알루미늄합금 등을 스퍼터링 방법으로 증착하여 배선층(30)을 형성한다. 상기에서, 콘택홀(24)상을 통과하는 배선층(30)은 가운데 부분의 파인 정도는 더욱 완화되어 스텝커버리지는 매우 양호하다.
발명의 효과를 정리하면
첫 번째 콘택홀내에 2회에 걸쳐 보이드가 없고 평탄한 플러그를 형성하여 플러그 상측에 배선층(Al.층)의 평탄도를 양호하게 하고 배선층의 두께 감소(thinning)에 따른 EM(electro-migration)방지, 신뢰성 및 수율을 향상시킨다.
두 번째 플러그 상측에 형성된 배선층의 평탄도를 높이기 위한 배선층의 고온의 리플로우(reflow)공정을 생략할 수 있어 공정을 단순화시킬 수 있다.

Claims (5)

  1. 도전영역을 갖는 기판상에 콘택홀을 가진 절연층을 형성하는 공정과,
    상기 콘택홀내에 제 1플러그층을 형성하는 공정과,
    상기 콘택홀내 및 상기 제 1플러그층상에 제 2플러그층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  2. 청구항 1항에 있어서, 상기 제 1플러그의 상측 중앙부에 보이드가 형성되어 있는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  3. 반도체 기판과, 상기 반도체 기판상에 형성되며 콘택홀을 소정의 영역에 갖춘 절연층, 상기 콘택홀의 밑부분 및 내벽부에 형성된 확산장벽층, 상기 콘택 홀의 내부에 충전된 제 1 금속과 제 2금속 및, 상기콘택홀을 포함하는 상기 절연층상에 형성된 배선층을 갖춘 반도체 장치.
  4. 청구항 3에 있어서, 상기 제 1금속 과 제 2금속이 텅스텐인 것을 특징으로 하는 반도체 장치.
  5. 청구항 3에 있어서, 상기 확산장벽층으로서 천이금속화합물을 주성분으로 하는 막을 이용하는 것을 특징으로 하는 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100400037B1 (ko) * 2001-02-22 2003-09-29 삼성전자주식회사 콘택 플러그를 구비하는 반도체 소자 및 그의 제조 방법
KR100808794B1 (ko) * 2001-12-11 2008-03-03 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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