KR20010051500A - 반도체장치의 제조방법 - Google Patents

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Abstract

반도체장치의 제조방법은 (a) 반도체기판(101)상의 절연막(102)상에 형성된 장벽층(105) 위에 동배선층(107a, 107b, 107c, 107d)을 형성하는 단계; 및 (b) 산화동을 동으로 변환하기 위하여 상기 동배선층(107a, 107b, 107c, 107d)상에 형성된 산화동을 환원하도록 상기 동배선층(107a, 107b, 107c, 107d)을 탄소 및 수소의 적어도 하나를 포함하는 플라즈마(109)에 노출하는 단계를 포함한다.

Description

반도체장치의 제조방법{Method of fabricating a semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 동배선층상에 형성된 산화동을 저감하는 단계를 포함하는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 미세화 그리고 고집적화로 제조되어왔기 때문에, 전자이동에 대한 금속배선층의 내성을 높이기 위하여 알루미늄배선층 대신에 동배선층이 사용되어져 왔다.
동은 높은 증기압을 갖는 할로겐조성물을 만들지 않기 때문에, 드라이엣칭(dry etching)에 의해 동배선층을 형성하는 것은 매우 어렵고 거의 불가능하였다. 최근에는, 화학적기계연마(CMP)에 의해 동이 연마된 다마신(damassin)구조를 채용함에의해 동배선층을 형성하는 것이 가능하게 되었다.
그러나, 동은 비교적 저온에서 산화되기 쉽고, 또한 이산화실리콘막과 같은 절연막안에 확산되기 쉬운 결점이 있다.
이러한 결점을 극복하기 위하여, 미국특허 제5,744,376호는 동배선층이 두 개의 서로 다른 장벽층들에 둘러쌓인 반도체장치의 제조방법을 제안하였다.
제안된 방법에 있어서, 탄탈(tantalum) 또는 질화탄탈로 구성된 제1장벽층은 동배선층과 이 동배선층의 바로 아래에 형성된 제1절연막과의 사이에 형성된다. 다음, 여분의 동 및 제1장벽층이 CMP에 의해 제거된다. 그리고, 질화실리콘으로 구성된 제2장벽층이 동배선층 및 제1절연막 상에 형성된다. 그 후, 이산화실리콘으로 이루어진 제2절연막이 제2장벽층상에 형성된다. 이 방법에 있어서, 질화실리콘막 또는 제2장벽층은 동배선층이 산화되는 것을 방지하기 위한 캡(cap)막으로 사용된다.
이 제안된 방법은 하부층 즉, 제1장벽층이 전기적으로 도전성막인 반면, 상부층 즉, 제2장벽층은 절연막이다.
이 방법에 있어서, 제1장벽층은 동이 하부에 놓여있는 절연막안으로 확산되는 것을 방지하고, 제2장벽층은 비어홀(via-hole)이 형성될 때 동의 산화를 방지한다.
이 비어홀은 제2장벽층에 도달할 때까지 드라이엣칭에의해 형성된다. 다음, 산소애싱(ashing)에 의해 레지스트(resist)가 제거된다.
다음, 제2장벽층은 동배선층이 나타날 때까지 마스크로 사용되는 제2절연막과 함께 엣치된다. 제2장벽층은 동배선층이 산화되지 않도록 산소애싱 동안 동배선층이 산소플라즈마에 직접 노출되는 것을 방지한다.
미국특허 제5,447,887호는 동배선층과 이 동배선층 상에 형성된 질화실리콘막 사이의 점착을 강화하기 위하여 동실리사이드로 이루어진 중간층을 형성하는 단계를 포함하는 반도체장치의 제조방법을 제안했다.
플라즈마-강화CVD에 의해 형성된 질화실리콘막이 동과의 점착성이 좋지않기 때문에, 질화실리콘막상에 절연막이 형성될 때, 질화실리콘막은 종종 동배선층으로부터 박리된다.
이 문제를 해결하기 위하여, 약 10 내지 100Å의 두께를 갖는 동실리사이드(Cu3Si)막이 질화실리콘막을 형성하기 전에 동배선층상에 형성된다. 이 동실리사이드막은 동배선층과 질화실리콘막 사이의 점착성을 강화한다.
상술한 방법들은 다음과 같은 문제점들을 갖는다.
첫 번째 문제점은, 미국특허 제5,744,376호에 있어서, 산화동(CuxO)이 동배선층과 질화실리콘막 사이에 존재하기 때문에, 질화실리콘막이 동배선층으로부터 박리되기 쉽다는 것이다. 특히, 질화실리콘막은 대면적을 갖는 동배선층으로부터 박리되기 쉽다.
부가하여, 동원자가 나쁜 점착성 때문에 계면에서 용이하게 움직일 수 있고, 전자이동이 열화한다.
이것은 산화동(CuxO)이 CMP단계, 또는 세정단계, 또는 동배선층의 대기방치에 의해 동배선층의 표면에서 생성되기 때문이다. 동배선층이 오래동안 대기방치상태에 있을 때는 두꺼운 동산화막이 형성된다.
또한, 이것은 질화실리콘막이 성장전에 산화동을 제거할 수 없기 때문이다.
상기 첫 번째 문제점은 미국특허 제5,447,887호에서도 해결되지 않은 채 그대로 남는다.
왜냐하면 동배선층의 표면에 산화동이 존재한다면 실리사이드처리에 있어서 동실리사이드가 충분이 형성될 수 없기 때문이다.
동실리사이드가 형성된다 하더라도, 산화동의 형태로 존재하는 산소가 뒤이은 열처리가 수행될 때 동실리사이드를 이산화실리콘 및 동으로 분해한다. 결과적으로, 동실리사이드층은 원래두께와 비교하여 감소된 두께를 갖게되고, 밀착성이 열화된다.
두 번째 문제점은 충분히낮은 비어홀저항을 갖일 수 없다는 것이다.
이것은 산화동이 동배선층상에 존재하고, 산화동이 비어홀의 저부 즉, 비어홀이 형성될 때 동배선층의 표면상에서 생성되기 때문이다.
미국특허 제5,744,376호에 있어서, 질화실리콘막이 이산화실리콘으로 이루어진 제2절연막과 함께 식각되기 때문에, 산소가 식각부분들로부터 분리되고, 이처름 분리된 산소가 동을 산화한다.
부가하여, 동배선층이 대기중에 방치될 때, 산화동은 비어홀의 저부에서 형성된다. 계면에서의 산화동의 존재는 비어홀저항을 증가한다.
아르곤스퍼터링엣칭과 같은 물리적 스퍼터링이 상술한 산화동을 제거하기 위하여 수행되어져도 좋다. 그러나, 물리적 스퍼터링은 장치의 신뢰성에 해를 끼칠 수 있다. 이것이 세 번째의 문제점이다.
그 이유는 다음과 같다. 물리적 스퍼터링에 있어서 동원자들도 역시 스퍼터되어지기 때문에, 질화실리콘막이 형성되기 전단계에서 동원자들이 절연막에 비산되고, 비어홀의 저부에 형성된 산화동이 제거될 때 비어홀의 측벽에 비산된다. 결과적으로, 동이 이산화실리콘으로 이루어진 절연막안에 확산된다. 동의 이러한 확산은 장치의 신뢰성에 해를 끼친다.
부가하여, 만약 비어홀 및 콘택트홀이 높은 종횡(aspect)비를 갖는다면, 종래의 스퍼터링에칭에 의해 비어홀의 저부에 형성된 산화동을 제거하는 것은 매우 어렵고 거의 불가능하다.
선행기술의 상술한 문제점들에 비추어 볼 때, 본 발명의 목적은 동배선층의 노출표면으로부터 산화동을 제거할 수 있는 반도체장치의 제조방법을 제공하는데 있다.
도 1a 내지 1f는 본 발명의 제1실시예에 따른 반도체장치의 제조방법에 대한 각 공정들을 설명하는 반도체장치의 단면도들이다.
도 2는 본 발명에 따른 방법에 사용되는 플라즈마발생용 유도결합형장치의 단면도이다.
도 3a 내지 3c는 본 발명의 제2실시예에 따른 반도체장치의 제조방법에 대한 각 공정들을 설명하는 반도체장치의 단면도들이다.
*도면의 주요부분에 대한 기호의 설명
101 : 실리콘기판 102 : 제1절연막
103a-103d : 홈 105 : 제1장벽층
106 : 동막 107a-107d : 다마신배선층
108a-108d : 산화동층 109 : 플라즈마
110 : 제2장벽층 111 : 제2절연막
112a, 112b : 비어홀 113a, 113b : 산화동층
301 : 제1자동정합박스` 302 : 제2자동정합박스
303 : 유도코일 304 : 벨항아리
305 : 챔버 306 : 기판
307 : 축받이 308 : 제1고주파전력원
309 : 제2고주파전력원 312 : 가스주입구
313 : 가스출구
본 발명에 따른 반도체장치의 제조방법은 반도체기판상에 형성된 절연막 상에 형성된 장벽층 위에 동배선층을 형성하는 단계, 및 산화동을 동으로 변환하기 위하여 동배선층상에 형성된 산화동을 환원하도록 동배선층을 탄소 및 수소의 적어도 어느 하나를 포함하는 플라즈마에 노출하는 단계를 포함한다.
도 2는 본 발명에 따른 방법에 사용되는 유도결합형플라즈마발생장치를 도시하고 있다.
도시된 플라즈마발생장치는 알루미나(Al2O3)로 이루어진 벨항아리(bell jar)(304), 벨항아리(304)에 감겨져있는 유도코일(303), 고주파전력을 유도코일(303)에 인가하는 제1고주파전력원(308), 상부에 기판(306)을 흡착하기위한 축받이(307), 13.56MHz의 주파수를 갖는 전력을 축받이(307)에 인가하는 제2고주파전력원(309)으로 구성되어 있다.
제1고주파전력원(308)으로부터 고??전력을 받으면, 유도코일(303)은 챔버(305)내에서 플라즈마를 발생한다.
제1고주파전력원(308)은 약 2.0 MHz의 주파수에서 작동한다. 이 제1고주파전력원(308)은 접지(311)되어 있고, 플라즈마와 제1고주파전력원(308)으로부터 인가된 전력을 서로 정합하는 제1자동정합박스(301)에 전기적으로 연결되어 있다.
축받이(307)는 기판(306)의 온도를 조정하기 위한 가열기와 냉각기를 포함하고 있다.
제2고주파전력원(309)은 접지(311)되어 있고, 제2자동정합박스(302)에 전기적으로 연결되어 있다.
벨항아리(304)는 가스주입구(312) 및 가스출구(313)를 구비하고 있다. 기판(306)은 약 20cm(약 8인치)의 직경을 갖는다.
발명자는 동배선층으로부터 산화동의 제거를 검증하기 위하여 도 2에 도시된 플라즈마발생장치에의해 실험들을 수행하였다.
우선, 약 300 W의 전력이 제1고주파전력원(308)에 인가되어졌고, 약 10 W의 바이어스전력이 제2고주파전력원(309)에 인가되어졌다. 동시에, 헬륨(He)가스로 희석된 메탄가스(CH4)가 가스주입구(312)를 통해 챔버(305)내에 주입되어졌다. 결과로서, CH4/He 플라즈마가 챔버(305)내에서 발생되어졌다.
동배선층상에 형성된 약 40㎚두께의 산화동(CuxO)층을 약 90초 동안 약 10.67 Pa(약 80 mTorr)의 압력하에서 3%의 CH4/He플라즈마에 노출함에 의해, 산화동층은 환원되었고, 동배선층의 표면으로부터 제거되어졌다.
여기서, 산화동층은 전기도금에 의해 동층을 형성하는 단계, CMP법에 의해 동층을 연마하는 단계, 질화실리콘막을 플라즈마에칭화학작용에 노출하는 단계, 및 동배선층을 대기중에 방치하는 단계들에 의해 형성되어졌다.
산소의 유무는 SIMS법에 의해 깊이방향으로 산소의 농도분포를 측정함에 의해 평가되었다. 대기중에서 동의 산화를 방지하기 위하여, 산소의 유무는 약 30㎚의 두께를 갖는 동캡층이 플라즈마에의 노출처리 후 동캡층을 대기에 노출함이 없이 다른 챔버안에서 스퍼터링함에 의해 형성된 후 평가되어졌다.
유도결합플라즈마(ICP)원은 고주파 및 저이온에너지를 갖는 탄소 및 수소플라즈마를 생성한다. 산화동은 탄소/수소플라즈마와 빠른 화학반응을 일으키기 때문에, 산화동은 금속동으로 환원된다. 비록 수소가 환원제로서 역할을 하지만, 탄소는 수소 보다도 더 강력한 환원제로서 역할한다. 여기서, 화학반응은 에너지에 관하여 일어나는 것으로 보인다.
즉, 다음과 같은 반응식이 성립되고, 따라서 산화동은 동으로 환원된다.
CuxO + C = Cu + CO(기상)
CuxO + 2H = Cu + H2O(기상)
동배선층이 플라즈마에 노출되었을 때의 오염레벨이 벨항아리(304)내에 청정실리콘조각을 넣음에의해 평가되었다. 오염레벨은 다음의 조건하에서 약 2×1011우원자들/cm2이었다:
전력: 약 300 W;
바이어스전력: 약 10 W;
압력: 10.67 Pa(80 mTorr); 및
플라즈마에의 노출시간: 15분.
약 2×1011atoms/cm2의 오염레벨은 거의 기초레벨과 동일하다.
그러나, 압력이 낮았기 때문에 오염레벨이 증가되었다. 특히, 3.4 Pa (약 25 mTorr)에서의 오염레벨은 약 1×1015atoms/cm2이었다. 이것은 높은 압력이 낮은 오염레벨을 만든다는 것을 의미한다.
이하에서는 본 발명에 있어서 플라즈마에의 노출이 아르곤플라즈마스퍼터링 보다 덜한 물리적 스퍼터링을 만든다는 것을 설명한다.
약 300 W의 전력이 제1고주파전력원(308)에 인가되었고, 약 300 W의 바이어스전력이 제2고주파전력원(309)에 인가되었다. 만약 바이어스전력이 낮으면, 산화동은 아르곤스퍼터링에 의해서 환원될 수 없었다. 여기서, 바이어스전력은 약 300 W로 설정되었다.
다양한 막들의 스퍼터링수율이 3%의 CH4/He플라즈마 및 100%의 Ar플라즈마를 이용하여 약 3.4 Pa (약 25 mTorr)의 압력하에서 측정되어졌다.
3%의 CH4/He플라즈마가 선택되었을 때, 동 및 이산화실리콘막들에 있어서의 물리적 스퍼터링의 정도는 100%의 Ar플라즈마가 선택되었을 때 얻어진 것보다 두 배수치 더 낮았다.
즉, 동 및 이산화실리콘막들의 약 50㎚가 1분간의 100% Ar 플라즈마스퍼터링에의해 환원되는 반면, 동 및 이산화실리콘막들의 약 0.5㎚이하가 1분간의 3% CH4/He플라즈마스퍼터링에 의해 환원되었다. 즉, 3%의 CH4/He플라즈마스퍼터링은 100%의 Ar플라즈마스퍼터링에서의 것보다 두 배 이상 수치 더 작은 물리적 스퍼터링의 정도를 나타낸다.
이것은 수소, 헬륨 및 탄소의 질량이 아르곤의 질량 보다 더 작기 때문에 CH4/He플라즈마스퍼터링에 있어서의 물리적 스퍼터링이 100%의 Ar 플라즈마스퍼터링에 있어서의 것 보다 더 작기 때문이다.
지금까지 언급한 바와 같이, 약 10 W의 낮은 바이어스전력과 약 10.67 Pa (약 80 mTorr)의 높은 압력이 산화동의 신속한 환원을 촉진하고, 작은 물리적 스퍼터링을 달성한다.
제1실시예
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체장치의 제조방법에 대한 각 공정들을 설명하는 반도체장치의 단면도들이다.
비록 설명되지 않더라도, 반도체장치 및 저부배선과 같은 집적회로들은 이미 실리콘기판(101)상에 제조되어 있다.
우선, 도 1a에 도시된 바와 같이, 제1절연막(102)이 화학증기증착(CVD) 또는 스핀코팅에 의해 약 0.6 내지 약 3㎛의 두께로 실리콘기판(101)상에 형성된다. 예를 들면, 제1절연막(102)은 이산화실리콘 또는 플루오린을 포함하는 비결정탄소와 같은 저유전율을 갖는 물질로 구성된다.
다음, 홈들(103a 내지 103d)이 사진석판 및 드라이에칭에 의해 제1절연막(102)의 표면에 형성된다. 각 홈들(103a 내지 103d)은 약 0.3 내지 약 1.5㎛의 깊이를 갖는다. 각 홈들(103a 내지 103d)의 저부에서 제1절연막(102)의 두께는 약 0.3 내지 약 1.5㎛의 범위 안에 있다.
다음, 도 1b에 도시된 바와 같이, 제1장벽층(105)은 홈들(103a 내지 103d)이 이 제1장벽층(105)에 의해 완전히 덮여지도록 약 10 내지 약 50㎚의 두께로 제1절연막(102) 위에 형성된다. 이 제1장벽층(105)은 질화티타늄, 질화탄탈륨 또는 탄탈륨으로 구성된다. 대안으로서, 이 제1장벽층(105)은 질화티타늄, 질화탄탈륨 또는 탄탈륨으로 구성된 층들을 포함하는 다층구조를 갖도록 설계되어져도 무방하다.
다음, 도 1b에 도시된 바와 같이, 동막(106)은 홈들(103a 내지 103d)이 이 동막으로 완전히 채워지도록 제1장벽층(105)위에 형성된다. 이 동막(106)은 PVD(physical vapor deposition) 또는 CVD에 의해 기초층으로서 얇은 동막을 형성하고, 이것을 두껍게 하도록 얇은 동막에 전기도금을 시행함에 의해 형성된다.
그 후, 동막(106)은 조밀성을 위해 열적으로 단조되어져도 좋다. 특히, 동막(106)의 매립성을 향상하기 위하여 수소분위기와 같은 환원성분위기에서 동막(106)을 열적으로 단조하는 것이 바람직하다.
다음, 도 1c에 보여진 바와 같이, 동막(106) 및 제1장벽층(105)은 제1절연막(102)이 나타날 때까지 화학적기계연마법(CMP)에 의해 연마되고, 홈들(103a 내지 103d) 안에 각각 다마신배선층들(107a 내지 107d)을 형성한다.
다음, 이러한 생성물은 표면의 먼지를 제거하기 위하여 세정된다.
다음, 이 생성물은 대기중에 방치되고, 따라서 다마신배선층들(107a 내지 107d)의 표면에 각각 산화동층들(108a 내지 108d)이 형성된다. 이렇게 형성된 산화동층들(108a 내지 108d)은 약 3 내지 약 10㎚의 두께를 갖는다.
다음, 도 1d에 도시된 바와 같이, 도 2에 도시된 플라스마발생장치의 사용을 통해 CH4및 He 가스들에 의해 발생된 플라즈마(109)는 다마신배선층들(107a 내지 107d)에 인가된다. 결과로서, 산화동층들(108a 내지 108d)은 환원되고, 금속동층들로 변환된다.
CH4/He플라즈마는 다음의 조건들에서 발생되어졌다:
가스: 3% CH4및 He
압력: 약 10.67 Pa (dir 80 mTorr)
소스전력: 약 300 W; 및
바이어스전력: 약 10 W.
이 플라즈마는 약 60초 동안 다마신배선층들(107a 내지 107d)에 인가된다.
다음, 도 1e에 도시된 바와 같이, 표면에 산화동층이 없는 다마신배선층들(107a 내지 107d)이 획득된다.
산화동층들(108a 내지 108d)의 환원 후, 도 1e에 도시된 생성물은 진공상태로 다른 챔버에 옮겨진다. 다음, 제2장벽층(110)이 플라즈마강화CVD법에 의해 약 20 내지 200㎚의 두께로 다마신배선층들(107a 내지 107d) 및 제1절연막(102)상에 형성된다.
이 제2장벽층(110)은 동이 산화되지 않고 확산되지 않는 물질로 구성된다. 예를들면, 제2장벽층(110)은 질화실리콘 또는 탄화실리콘으로 이루어진다.
다음, 도 1f에 도시된 바와 같이, 제2절연막(111)은 CVD 또는 스핀코팅법에 의해 약 0.6 내지 3㎛의 두께로 제2장벽층(110) 상에 형성된다. 이 제2절연막(111)은 이산화실리콘 또는 플루오린을 포함하는 비결정탄소와 같은 낮은 유전율을 갖는 물질로 이루어진다.
산화동층들(108a 내지 108d)이 약 300 내지 650℃로 유지되는 실리콘기판(101)과 함께 플라즈마(109)에 노출된다면, 산화동층들(108a 내지 108d)은 더욱 효과적으로 환원될 수 있다. 실리콘기판(101)을 가열하기 위한 최대온도는 제1절연막(102)이 손상을 입는 온도 보다 더 낮아야한다.
비록 제1실시예에서는 CH4가스가 He 가스와 희석되어 있지만, 탄소 및 수소를 포함하지 않는 어떤 다른 가스들이 플라즈마발생을 위해 사용되어져도 좋다. 단지 CH4가스만이 사용되어져도 좋다.
제2 실시예
도 3a 내지 3c는 제2실시예에 따른 반도체장치의 제조방법에 대한 각 공정들을 도시하는 반도체장치의 단면도들이다.
제2실시예에 따른 방법은 제1실시예에 따른 방법에 뒤따라서 수행된다.
도 3a에 도시된 바와 같이, 만약 비어홀들(112a 및 112b)이 각각 다마신배선층들(107b 및 107d)에 도달하도록 제2절연막(111) 및 제2장벽층(110)을 관통하여 형성된다면, 다마신배선층들(107b 및 107d)이 대기에 노출되기 때문에, 산화동층들(113a 및 113b)이 다마신배선층들(107b 및 107d)의 표면에 형성된다.
여기서, 만일 제2장벽층이 질화실리콘으로 구성되고 제2절연막(111)이 이산화실리콘으로 이루어진다면, 비어홀들(112a 및 112b)은 다음과 같이 형성된다.
우선, 비어홀들은 사진석판술 및 드라이에칭에 의해 제2절연막(111)을 관통하여 형성된다.
다음, 포토레지스트막(미도시)이 산소플라즈마애싱에 의해 제거된다. 이 단계에서, 다마신배선층들(107b 및 107d)은 제2장벽층(110)에 의해 표면이 보호되기 때문에, 동은 다마신배선층들(107b 및 107d)의 표면에서 산화되지 않는다.
다음, 비어홀들은 마스크로 사용되는 제2절연막(111)과 함께 드라이플라즈마에칭에 의해 제2장벽층(110)을 관통하여 형성된다. 이처럼, 도 3a에 도시된 바와 같은 구조가 얻어진다.
이 단계에서, 만약 제2절연막(111)이 산소를 포함하고 있다면, 동들은 제2절연막(111)이 에칭되어지는 동안 다마신배선층들(107b 및 107d)의 표면에서 산화된다. 한편, 만약 도 3a에 도시된 생성물이 대기중에 노출된다면, 산화동층들(113a 및 113b)은 다마신배선층들(107b 및 107d)의 표면에서 형성된다.
다음, 도 3b에 도시된 바와 같이, 도 2에 도시된 플라즈마발생장치의 사용을 통해 CH4/He 가스들에 의해 발생된 플라즈마(114)는 다마신배선층들(107b 및 107d)에 인가된다. 결과로서, 산화동층들(113a 및 113b)은 환원되고, 금속동층들로 변환된다.
산화동층들(113a 및 113b)의 환원 후, 도 3c에 도시된 생성물은 진공상태로 다른 챔버에 옮겨진다. 다음, 제3장벽층(미도시)이 제2절연막(111)의 위 그리고 비어홀들(112a 및 112b)의 내표면상에 형성된다. 이 제3장벽층은 질화티타늄, 질화탄탈륨 또는 탄탈륨으로 이루어진다. 한편, 이 제3장벽층은 질화티타늄, 질화탄탈륨 또는 탄탈륨으로 이루어진 층들을 포함하는 다층구조를 갖도록 설계되어져도 좋다.
그 후, 이 비어홀들(112a 및 112b)은 텅스텐 및 동과 같은 금속으로 채워지고 따라서 비어홀들(112a 및 112b) 안에 플러그들을 형성한다. 다음, 상부배선층이 형성된다.
다마신배선층들(107b 및 107d) 및 제3장벽층 사이의 계면에서의 산화동의 환원 때문에, 비어홀저항은 비어홀이 약 0.3㎛의 직경을 갖고 약 2.0의 종횡비를 갖는 경우에 종래의 아르곤플라즈마스퍼터링에 비하여 약 50% 감소될 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 이점들을 갖는다.
제1이점은 동배선층상에 형성된 산화동층을 제거하고 동배선층을 장벽층으로 덮음에 의해, 표면벗김 또는 산화에 기인하는 동배선층의 열화를 방지할 수 있는 것이다. 특히, 대면적에 있어서 하부층의 박리로부터 동배선층을 방지할 수가 있다.
이것은 수소가 환원제로서 역할을 하고 탄소가 수소보다 더 강력한 환원제로서 역할을 하기 때문이다.
적어도 하나는 두 원자들로 이루어지는 분자들 사이의 결합에너지는 다음과 같다.
C-O: 약 1074.6 KJ/mol = 256.7 Kcal/mol
Si-O: 약 803.7 KJ/mol = 192 Kcal/mol
Cu-O: 약 477 KJ/mol = 114 Kcal/mol
H-O: 약 427 KJ/mol = 102.4 Kcal/mol
높은 결합에너지를 갖는 분자들은 에칭되어지는 층의 표면에서 안정적으로 존재하는 한편, 낮은 결합에너지를 갖는 분자들은 동일 표면상에서 불안정적으로 존재한다. 따라서, 산화동층의 표면에 흡수된 탄소는 단지 산화동으로부터 산소를 제거하고, 휘발성 CO 분자로 변한다. 여기서, CO 형태의 탄소는 동배선층의 표면으로부터 제거되어질 수 있다.
부가하여, 수소가 또한 환원제로서 역할을 하기 때문에, 수소에 기인된 환원이 탄소에 기인된 환원에 부가되어 진다.
제2이점은 비어홀의 저부에 형성된 산화동층을 환원함에 의하여 비어홀의 저항을 감소할 수가 있다. 특히, 높은 종횡비를 갖는 비어홀에 있어서 조차 충분히 낮은 비어홀저항을 가질 수가 있다.
이것은 산화동층의 표면에서 플라즈마스캐터에 존재하는 수소 및 탄소가 산화동과 급속한 화학반응을 일으키고 산화동을 금속동으로 환원하기 때문이다.
부가하여, 본 발명에서는 거의 물리적 스퍼터링이 수행되지 않는다. 이것은 동이 비어홀의 측벽으로 비산되지 않게하고 절연막으로의 확산을 방지하게된다.

Claims (10)

  1. 반도체장치의 제조방법에 있어서,
    (a) 반도체기판(101)상의 절연막(102)상에 형성된 장벽층(105) 위에 동배선층(107a, 107b, 107c, 107d)을 형성하는 단계; 및
    (b) 산화동을 동으로 변환하기 위하여 상기 동배선층(107a, 107b, 107c, 107d)상에 형성된 산화동을 환원하도록 상기 동배선층(107a, 107b, 107c, 107d)을 탄소 및 수소의 적어도 하나를 포함하는 플라즈마(109)에 노출하는 단계를 포함하는 반도체장치의 제조방법.
  2. 반도체장치의 제조방법에 있어서,
    (a) 반도체기판(101)상에 제1절연막(102)을 형성하는 단계;
    (b) 상기 제1절연막(102)의 표면에 적어도 하나의 홈(103a, 103b, 103c, 103d)을 형성하는 단계;
    (c) 상기 제1절연막(102)의 표면 및 상기 홈들(103a, 103b, 103c, 103d)의 내부표면들을 덮는 제1장벽층(105)을 형성하는 단계;
    (d) 상기 홈들(103a, 103b, 103c, 103d)이 완전히 채워지도록 상기 제1장벽층(105) 위에 동층(106)을 형성하는 단계;
    (e) 상기 제1절연막(102)이 나타날 때까지 상기 동층(106) 및 상기 제1장벽층(105)을 연마하는 단계;
    (f) 상기 동층(107a, 107b, 107c, 107d)을 탄소 및 수소의 적어도 하나를 포함하는 플라즈마(109)에 노출하는 단계;
    (g) 상기 동층(107a, 107b, 107c, 107d) 및 상기 제1절연막(102) 상에 제2장벽층(110)을 형성하는 단계; 및
    (h) 상기 제2장벽층(110) 상에 제2절연막(111)을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  3. 반도체장치의 제조방법에 있어서,
    (a) 반도체기판(101)상에 제1절연막(102)을 형성하는 단계;
    (b) 상기 제1절연막(102)의 표면에 적어도 하나의 홈(103a, 103b, 103c, 103d)을 형성하는 단계;
    (c) 상기 제1절연막(102)의 표면 및 상기 홈들(103a, 103b, 103c, 103d)의 내부표면들을 덮는 제1장벽층(105)을 형성하는 단계;
    (d) 상기 홈들(103a, 103b, 103c, 103d)의 안에 동층(107a, 107b, 107c, 107d)을 형성하는 단계;
    (e) 상기 동층(107a, 107b, 107c, 107d) 및 상기 제1절연막(102) 상에 제2장벽층(110)을 형성하는 단계;
    (f) 상기 제2장벽층(110) 상에 제2절연막(111)을 형성하는 단계;
    (g) 상기 제2장벽층(110) 및 상기 제2절연막(111)을 관통하여 상기 동층(107b, 107d)에 도달하도록 비어홀(112a, 112b)을 형성하는 단계;
    (h) 상기 동층(107b, 107d)의 표면을 상기 비어홀(112a, 112b)을 통해 탄소 및 수소의 적어도 하나를 포함하는 플라즈마(114)에 노출하는 단계; 및
    (g) 상기 비어홀(112a, 112b) 내에 전기도전층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 플라즈마(109)는 헬륨가스와 희석된 메탄가스로부터 생겨난 CH4/He 플라즈마인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 플라즈마(109)는 메탄가스로부터 생겨난 CH4플라즈마인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항 또는 제2항에 있어서, 상기 동배선층(107a, 107b, 107c, 107d)이 상기 플라즈마(109)에 노출되는 동안, 상기 반도체기판(101)은 300℃ 내지 650℃의 범위의 온도로 가열되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 플라즈마(109, 114)는 상기 반도체기판(101)에 바이어스고주파를 인가함에 의해 발생되는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제2항 또는 제3항에 있어서, 상기 플라즈마(114)는 헬륨을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제2항에 있어서, (j) 상기 단계 (d) 및 단계 (e) 사이에서 수행되는 상기 동층(106)을 가열하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제2항에 있어서, 상기 단계 (f)로부터의 결과물은 진공상태로 다른 챔버안으로 옮겨지고, 상기 제2장벽층(110)이 상기 단계 (g)에서 상기 다른 챔버안에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
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