JP2001284354A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 研磨速度の差異により、一部の領域で余剰に
研磨がなされて層間絶縁膜の膜厚が小さくなるため、ス
ルーホールプラグ形成後の層間絶縁膜の平坦性が損なわ
れる不具合を生じていた。 【解決手段】 第２の層間絶縁膜４上に、接続用ホール
形成用開口部６よりも開口面積が小さいダミーホール形
成用開口部７と接続用ホール形成用開口部６とが形成さ
れ、且つ、開口部６、７とが形成されていない最大領域
の面積が半径１００μｍの領域より小さくなるようにレ
ジストパターン５を形成する。次に、このレジストパタ
ーン５をエッチングマスクとして用い、第２の層間絶縁
膜４をエッチングし、接続用ホール６ａと共に、ダミー
ホール７ａを同時に形成する。次に、接続用ホール及び
ダミーホール内に埋設されるようにプラグ材料を堆積さ
せた後、化学的機械的研磨法により、接続用プラグ及び
ダミープラグを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はダミープラグを所定
の領域の層間絶縁膜中に設け化学的機械的研磨法を用い
て、層間絶縁膜表面を平坦化する工程を有する半導体装
置の製造方法に関するものである。

【０００２】

【従来の技術】集積回路素子の高集積化、大容量化に伴
い、半導体デバイス上の配線も微細化してきており、よ
り高い平坦化性を有する配線及び配線間プラグの形成方
法が求められている。このため、ビアホール形成後に、
例えば、タングステンなどの金属をビアホール内に積層
充填し、層間絶縁膜上の上記金属を化学的機械的研磨
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ：以下、「ＣＭＰ」とする。）法を用いて除
去することにより、ビアホールプラグを形成する方法が
広く用いられている。

【０００３】図４は、特開平５−２７５３６６号公報に
示されている、ＣＭＰ法によるスルーホールプラグの形
成方法の一例を示す断面図である。半導体基板１０１上
に層間絶縁膜１０２を形成し、フォトリソグラフィ技術
及びエッチング技術を用いて、プラグ部を開口後、ＣＶ
Ｄ法により、全面に例えばタングステン膜などの導電膜
１０３を積層する。場合によっては、接着性向上のた
め、導電膜１０３を堆積させる前に、チタンナイトライ
ド膜等を積層し、複数の導電膜構造することもある。続
いて、ＣＭＰ法により、層間絶縁膜１０２上の導電膜１
０３を除去することにより、スルーホールプラグ１０３
を高い平坦性をもって形成することが可能となってい
る。

【０００４】上記は緯線間のスルーホールプラグを形成
する際のＣＭＰ法においては、スルーホールプラグの配
置の疎密の影響を受けて積層金属の研磨速度に差が生じ
るという問題がある。特にスルーホールプラグの配置さ
れていない、半径１００μｍ以上の広い領域では、スル
ーホールプラグが配置されている領域に比して、積層金
属の研磨速度が極端に小さい。そのため、このような領
域が存在するようなスルーホールプラグの配置の場合
は、ダミースルーホールを配置することが効果的であ
る。

【０００５】特開平１１−１５４６７９号公報では、ス
ルーホールプラグの信頼性改善のために、スルーホール
プラグ近傍に、ダミースルーホールを配置している。ま
た、特開平５−２０６２９８号公報では、上層配線の断
線防止のため、上層配線下に、ダミースルーホールを配
置している。しかしながら、これらのダミースルーホー
ルは配置場所が上層配線、下層配線及び有効なスルーホ
ールプラグの配置場所に大きく依存しているため、ＣＭ
Ｐ工程における金属膜の研磨速度の領域による差を十分
小さくできるようにダミースルーホールを配置すること
は考慮されていなかった。

【０００６】

【発明が解決しようとする課題】上述したように、従来
技術では、スルーホールプラグの配置の疎密により、配
線間スルーホールプラグを形成する際のＣＭＰ法におい
て、同一基板上において金属の研磨速度に差が生じる。
このような研磨速度の差は例えば、積層金属が層間絶縁
膜上から完全に除去される瞬間、即ち研磨終点が領域に
より異なる原因となり、研磨終点を検知するための信号
の精度が低下する不具合を生じる。また、上記研磨速度
の差異により、一部の領域で余剰に研磨がなされて層間
絶縁膜の膜厚が小さくなる、いわゆるエコージョン現象
のために、スルーホールプラグ形成後の層間絶縁膜の平
坦性が損なわれる不具合を生じていた。

【０００７】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に形成された半導体素子と配線と
を電気的に接続する又は下層配線と上層配線とを電気的
に接続する接続用プラグを、層間絶縁膜に形成された接
続用ホールに埋設する工程を有する、前記層間絶縁膜表
面の半径１００μｍの領域よりも大きい領域に前記接続
用プラグが形成されない半導体装置の製造方法におい
て、前記接続用ホール形成用開口部よりも開口面積が小
さいダミーホール形成用開口部と前記接続用ホール形成
用開口部とが形成され、且つ、前記接続用ホール形成用
開口部とダミーホール形成用開口部とが形成されていな
い最大領域の面積が上記半径１００μｍの領域より小さ
くなるようにレジストパターンを前記層間絶縁膜を形成
する工程と、前記レジストパターンをエッチングマスク
として用い、前記層間絶縁膜をエッチングし、接続用ホ
ールを形成すると共に、該接続用ホールよりも深さの浅
いダミーホールを同時に形成する工程と、前記接続用ホ
ール及びダミーホール内に埋設されるようにプラグ材料
を堆積させた後、化学的機械的研磨法により、前記層間
絶縁膜表面が露出するまで、前記プラグ材料を研磨する
ことにより、前記接続用プラグ並びに半導体素子又は下
層配線と絶縁状態となるダミープラグを形成する工程と
を有することを特徴とするものである。

【０００８】本発明の半導体装置の製造方法は、前記ダ
ミープラグが2以上形成されている場合、該ダミープラ
グ間の距離が２５μｍ以上、且つ、１００μｍ以下であ
ることが望ましい。

【０００９】本発明の半導体装置の製造方法は、接続用
プラグ形成用の前記レジストパターンの開口部の開口径
が０．２５μｍ以上であり、且つ、ダミーホール形成用
の前記レジストパターンの開口部の径が０．２５μｍよ
り小さいことが望ましい。

【００１０】

【発明の実施の形態】以下、実施例に基づいて本発明を
詳細に説明する。

【００１１】尚、以下の実施例では、絶縁膜を介した下
層配線と上層配線とを接合するためのスルーホールプラ
グの形成方法を説明するが、半導体基板上のデバイス素
子と最下層配線とを接続する、いわゆるコンタクトホー
ルの形成においても、同様に本発明を用いることができ
る。

【００１２】図１は本発明の一実施例の半導体装置の製
造工程図である。

【００１３】まず、図１（ａ）に示すように、所定の半
導体素子を形成した半導体基板１上に第１の層間絶縁膜
２を形成し、第１の層間絶縁膜２上に下層配線3を形成
する。更に、下層配線３上に第２の層間絶縁膜４を形成
し、必要な平坦性が得られるべく、第２の層間絶縁膜４
を平坦化する。

【００１４】続いて、図１（ｂ）に示すように、フォト
リソグラフィ技術により作成したレジストパターン５を
エッチングマスクに用いて、接続用スルーホール６及び
ダミースルーホール７をエッチングで同時に形成する。
ここで、下層配線３と上層配線１０とを電気的に接続す
る接続用プラグが埋設される接続用スルーホール６の形
成領域の、スルーホール個数の疎密差がなるべく小さく
なるように、有効なスルーホール６の配置密度が疎な領
域に、ダミースルーホール７を配置し、疎密差を小さく
し、ＣＭＰ法による平面の平坦性向上を図ることが本発
明の目的の１つである。

【００１５】そして、スルーホールエッチングを行う
と、下層配線３へ到達する接続用スルーホール６ａと第
２の層間絶縁膜４の厚さよりも浅く下層配線３には達し
ないダミースルーホール７ａとを同時に開口する。

【００１６】図3にはスルーホール６ａ、７ａのエッチ
ング工程において、フォトリソグラフィ工程でレジスト
パターン５に形成されるスルーホール形成用開口部６や
ダミースルーホール形成用開口部７等の開口部の開口径
に対して、形成されるスルーホール深さを示している。
一般的に用いられる、フロロカーボン系のガスなどを利
用した、リアクティブイオンエッチング（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：以下、「ＲＩＥ」とい
う。）法においては、開口径が小さくなるにつれて、い
わゆるマイクロローディング現象により、エッチングさ
れる深さが減少する傾向にあり、図3に示すように、開
口径が０．２５μｍ以下になると、レジストパターンの
開口径が０．５μｍ程度の場合に比して、エッチング量
は減少し、エッチング深さが浅くなる傾向が現れる。従
って、スルーホールを配置したフォトリソグラフィ工程
において、接続用スルーホール形成用開口部６の開口径
は０．２５μｍより大きいが、ダミースルーホール形成
用開口部７の開口径を０．２５μｍ以下に設定すること
により、下層配線３へ到達する接続用スルーホール６ａ
の形成と同時に、第２の層間絶縁膜４の厚さより浅く、
下層配線３には到達しないダミースルーホール７ａを開
口することが容易に可能となる。

【００１７】次に、図１（ｃ）に示すように、ＣＶＤ法
により全面にスルーホールプラグ８ａ及びダミースルー
ホールプラグ８ｂとなる、例えばタングステン膜などの
第１の導電膜１２を積層する。尚、接着性向上のため
に、第１の導電膜８を堆積する前にチタンナイトライド
膜等のいわゆるバリアメタル層である第２の導電膜９を
単層または複数層積層し、合わせて、複数の導電膜構造
とすることも可能である。

【００１８】次に、ＣＭＰ法により、第２の層間絶縁膜
４上の第１の導電膜８及び第２の導電膜９を研磨、除去
することによって、図１（ｄ）に示すように、導電性の
スルーホールプラグ８ａ及びダミースルーホールプラグ
８ｂが形成される。ＣＭＰ工程において、ダミースルー
ホールプラグ８ｂが配置されていることにより、第１の
導電膜８及び第２の導電膜９の研磨速度の領域による差
が抑制されており、研磨終了後の第２の層間絶縁膜４の
より高い平坦性を得ることが可能となる。図3により、
ダミースルーホール７ａ内に形成されるダミースルーホ
ールプラグ８ｂの高さは０．１７〜０．５０μｍであ
る。

【００１９】ここで、ＣＭＰ工程におけるスルーホール
プラグ８ａの配置密度による、研磨速度の違いの一例と
して、酸化珪素系の研磨粒子を含む研磨剤に、２．０重
量％の過酸化水素水を添加した研磨用液（スラリー）を
用いて、研磨布圧力を１〜１．５ｐｓｉ、研磨布回転数
を３０〜３５ｒｐｍ、ウエハ圧力を１〜１．５ｐｓｉ、
ウエハ回転数を３０〜３５ｒｐｍとして、ＣＶＤ法によ
り積層されたタングステン膜を研磨した場合を述べる。

【００２０】スルーホールプラグ８ａ及びダミースルー
ホールプラグ８ｂが無い最大の領域の大きさが半径１０
０μｍ以下で、比較的密で一様なスルーホールプラグ８
ａ及びダミースルーホールプラグ８ｂが存在する領域を
研磨した場合、タングステン膜の研磨速度は、およそ毎
分５３０〜５８０ｎｍであった。スルーホールプラグ８
ａ及びダミースルーホールプラグ８ｂの配置密度が更に
小さくなるほど、研磨レートが遅くなる傾向があるもの
の、その差は小さく、研磨への影響はそれほど大きくな
い。

【００２１】しかし、スルーホールプラグ８ａ及びダミ
ースルーホールプラグ８ｂが半径数１００μｍを超える
ような広い領域で存在しない場合は研磨速度が急激に小
さくなり、スルーホールプラグ８ａ及びダミースルーホ
ールプラグ８ｂが無い、最大領域の大きさが半径が５０
０μｍ程度のパターンでは、研磨速度は約毎分４３０ｎ
ｍとなった。更に、スルーホールプラグ８ａ及びダミー
スルーホールプラグ８ｂが無い最大領域の大きさが半径
２ｍｍ程度のパターンでは研磨速度は約毎分３８０ｎｍ
となる。即ち、スルーホールプラグ８ａ及びダミースル
ーホールプラグ８ｂが半径数百μｍを超えるような広い
領域で存在しない場合、研磨速度は、スルーホールプラ
グ８ａ及びダミースルーホールプラグ８ｂが全く無いパ
ターンの研磨速度の毎分３７０ｎｍに急激に接近するよ
うになり、研磨速度は低下する。

【００２２】図2には上記条件を用いて、第２の層間絶
縁膜４上に、第１の導電膜８及び第２の導電膜９として
形成されたタングステン／チタンナイトライド／チタン
の積層を上から順次連続研磨した場合の、研磨終点を検
知するための研磨信号波形であり、信号強度の研磨時間
による推移を示している。

【００２３】図２（ａ）はスルーホールが無い最大の領
域の大きさが半径５００μｍ程度の場合であり、研磨速
度が領域により大きく異なるために、信号波形のピーク
がはっきりしない、平坦なものとなり、研磨終点２２を
検知する精度は悪い。しかも、この場合においては、研
磨速度の比較的速い領域においては、余剰の研磨が進行
するため、研磨後の層間絶縁膜４の平坦性はよくないこ
とが確認できた。

【００２４】次に、図２（ｂ）は、スルーホールプラグ
８ａ及びダミースルーホールプラグ８ｂが無い最大の領
域の大きさが半径１００μｍ以下の、比較的密で一様な
スルーホールプラグ８ａ及びダミースルーホールプラグ
８ｂが存在する領域を研磨した場合であり、研磨時間３
００００〜６００００ミリ秒の間の信号強度にピークが
見られ、信号波形２３が良好に観察されているため、研
磨終点２４を精度良く検知できる。

【００２５】次に、図１（ｅ）に示すように、接続用ス
ルーホール６と同時に形成されるダミースルーホール７
は、下層配線には達していないため、形成される上層配
線及び下層配線のいずれの配置にも影響を受けること無
く、上層配線と下層配線とがダミースルーホール７が形
成されている領域で電気的に接続されることはない。し
たがって、ダミースルーホール７は上層配線１０及び下
層配線３のいずれの配置の考慮すること無く、配置され
ることが可能であり、ダミースルーホールプラグ８ｂを
スルーホールプラグ８ａが無い領域に設けることによ
り、スルーホールプラグ８ａの領域による疎密の差の緩
和が容易に達成できる。

【００２６】ダミースルーホールプラグ８ｂをスルーホ
ールプラグ８ａが無い領域に設ける場合、半径１００μ
ｍ以下の領域に、ダミースルーホールプラグ８ｂを比較
的密に配置するか、又は、半径１００μｍ程度のスルー
ホールプラグ８ａが無い領域に、１または複数個ダミー
スルーホールプラグ８ｂを配置し、ダミースルーホール
プラグ８ｂ間の間隔が２５〜１００μｍ程度離して配置
することにより、平坦性の優れたＣＭＰ工程が可能とな
る。

【００２７】以上の実施例では、下層配線３と上層配線
１０とを接合するためのスルーホールプラグの形成を例
に説明したが、半導体基板上のデバイス素子と最下層配
線とを接続するいわゆるコンタクトホールにおいても本
発明は適用可能である。

【００２８】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、上層配線及び半導体基板上のデバイス素子又は
下層配線のいずれの配置も考慮すること無く、化学的機
械的研磨工程において、精度の高い研磨が実現でき、表
面が高い平坦性を有する半導体装置が得られる。

【図面の簡単な説明】

【図１】本発明の一の実施例の半導体装置の製造工程図
である。

【図２】（ａ）はスルーホールが無い最大の領域の大き
さが半径５００μｍのパターンに対して、ＣＭＰ工程を
施した場合の研磨終点検知の波形図であり、（ｂ）はス
ルーホールが無い最大の領域の大きさが半径１００μｍ
のパターンに対して、ＣＭＰ工程を施した場合の研磨終
点検知の波形図でる。

【図３】ビアホールプラグ形成過程のホールエッチング
過程におけるリソグラフィ後のホール径とエッチング深
さとの関係を示す図である。

【図４】従来技術の説明に供する図である。

【符号の説明】

１ 半導体基板 ２ 第１の層間絶縁層 ３ 下層配線 ４ 第２の層間絶縁膜 ５ レジストパターン ６ スルーホール形成用開口部 ７ ダミースルーホール形成用開口部 ６ａ スルーホール ７ａ ダミースルーホール ８ 第１の導電膜 ９ 第２の導電膜 ８ａ スルーホールプラグ ８ｂ ダミースルーホールプラグ １０ 上層配線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成された半導体素子と配
   線とを電気的に接続する又は下層配線と上層配線とを電
   気的に接続する接続用プラグを、層間絶縁膜に形成され
   た接続用ホールに埋設する工程を有する、前記層間絶縁
   膜表面の半径１００μｍの領域よりも大きい領域に前記
   接続用プラグが形成されない半導体装置の製造方法にお
   いて、 前記接続用ホール形成用開口部よりも開口面積が小さい
   ダミーホール形成用開口部と前記接続用ホール形成用開
   口部とが形成され、且つ、前記接続用ホール形成用開口
   部とダミーホール形成用開口部とが形成されていない最
   大領域の面積が上記半径１００μｍの領域よりも小さく
   なるようにレジストパターンを前記層間絶縁膜を形成す
   る工程と、 前記レジストパターンをエッチングマスクとして用い、
   前記層間絶縁膜をエッチングし、接続用ホールを形成す
   ると共に、該接続用ホールよりも深さの浅いダミーホー
   ルを同時に形成する工程と、 前記接続用ホール及びダミーホール内に埋設されるよう
   にプラグ材料を堆積させた後、化学的機械的研磨法によ
   り、前記層間絶縁膜表面が露出するまで、前記プラグ材
   料を研磨することにより、前記接続用プラグ並びに半導
   体素子又は下層配線と絶縁状態となるダミープラグを形
   成する工程とを有することを特徴とする、半導体装置の
   製造方法。
2. 【請求項２】 前記ダミープラグが２以上形成されてい
   る場合、該ダミープラグ間の距離が２５μｍ以上、且
   つ、１００μｍ以下であることを特徴とする、請求項1
   に記載の半導体装置の製造方法。
3. 【請求項３】 接続用プラグ形成用の前記レジストパタ
   ーンの開口部の開口径が０．２５μｍ以上であり、且
   つ、ダミーホール形成用の前記レジストパターンの開口
   部の径が０．２５μｍより小さいことを特徴とする、請
   求項１又は請求項２に記載の半導体装置の製造方法。