CN217361583U - 半导体结构 - Google Patents

Abstract

本实用新型公开了一种半导体结构，包括第一底电极和第二底电极设置在衬底上。第一底电极包括第一侧壁和第二侧壁，第二底电极包括第三侧壁和第四侧壁，且第二侧壁面向第三侧壁。上部支撑层位于第一底电极和第二底电极之间并且接触第二侧壁和第三侧壁。上部支撑层与衬底之间包括空腔。电容介质层，位于所述第一底电极和所述第二底电极上。导电材料，位于所述电容介质层上并填满空腔。第一侧壁的上部包括一斜坡轮廓，且斜坡轮廓的一下端不低于上部支撑层的下表面。斜坡轮廓可改善电容介质层的均匀性并帮助导电材料填满空腔。

Description

半导体结构

技术领域

本实用新型涉及一种半导体结构，特别涉及一种包括堆叠式电容(stackedcapacitor)的半导体结构。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。

为了缩小存储单元的尺寸而制作出具备更高集密度的芯片，存储单元的结构已朝向三维(three-dimensional)发展，例如采用埋入式字线连接(buried wordline)以及堆叠式电容(stacked capacitor)。堆叠式电容垂直设置在衬底上方，藉此可节省电容所占据的衬底面积，还可方便地通过增加电容的电极板的高度来获得更大的电容量。随着存储单元密度增加，堆叠式电容的排列也越来越紧密，提高了制造的困难度，也影响到电容的可靠度品质。

实用新型内容

本实用新型目的之一在于提供一种包括堆叠式电容(stacked capacitor)的半导体结构及其制造方法。

本实用新型一实施例所提供的半导体结构，包括一衬底，一第一底电极和一第二底电极设置在所述衬底上，其中所述第一底电极包括一第一侧壁和一第二侧壁，所述第二底电极包括一第三侧壁和一第四侧壁，所述第二侧壁面向所述第三侧壁，所述第一侧壁的上部包括一斜坡轮廓(slop)。一上部支撑层，位于所述第一底电极和所述第二底电极之间并且接触所述第二侧壁和所述第三侧壁，其中所述上部支撑层包括一上表面和一下表面，所述斜坡轮廓的一下端不低于所述上部支撑层的所述下表面。一空腔，位于所述衬底和所述上部支撑层之间。一电容介质层，位于所述第一底电极和所述第二底电极上。一导电材料，位于所述电容介质层上并填满空腔。

本实用新型特征在于开口周围的底电极的顶部具有斜坡轮廓，可帮助电容介质层及顶电极的导电材料填入空腔并改善电容介质层的均匀度，提高电容的可靠度。另外，本实用新型将斜坡轮廓的下端控制在不低于上部支撑层的下表面，可减少开口周围的底电极(具有斜坡轮廓)与非开口周围的底电极(不具有斜坡轮廓)之间的电性差异，使形成的电容可具有较一致的电性表现。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图6为本实用新型一实施例之半导体结构的制造方法的步骤示意图，其中图1和图3为平面图，图2、图4、图5和图6为沿着图1或图3所示AA’切线的剖面图。

图7为本实用新型另一实施例之半导体结构的剖面示意图。

图8为本实用新型又另一实施例之半导体结构的平面示意图。图9为图8之半导体结构的一种实施态样沿着AA’切线的剖面示意图。图10为图8之半导体结构的另一种实施态样沿着AA’切线的剖面示意图。

其中，附图标记说明如下：

AA' 切线

10 衬底

12 层间介质层

14 存储节点接触垫

16 蚀刻停止层

18 下部牺牲层

20 下部支撑层

22 上部牺牲层

24 上部支撑层

26 硬掩膜层

29 空腔

30 底电极

32 斜坡轮廓

34 斜坡轮廓

42 电容介质层

44 导电材料

24a 上表面

24b 下表面

30A 第一底电极

30B 第二底电极

30C 第三底电极

30D 第四底电极

OP 开口

P1 下端

P2 下端

P3 上端

P4 上端

S1 第一侧壁

S2 第二侧壁

S3 第三侧壁

S4 第四侧壁

S5 第五侧壁

S6 第六侧壁

具体实施方式

为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之优选实施例，并配合所附图示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1至图6说明本实用新型一实施例之半导体结构的制造方法的步骤示意图。请参考图1和图2，首先提供一衬底10，接着在衬底10上形成层间介质层12以及位于层间介质层12中的存储节点接触垫14，然后于层间介质层12上形成一叠层结构，由下而上依序可包括蚀刻停止层16、下部牺牲层18、下部支撑层20、上部牺牲层22、上部支撑层24，以及硬掩膜层26。接着，于衬底10上形成多个底电极30，贯穿叠层结构并且分别与一存储节点接触垫14直接接触。

衬底10可包括硅衬底、磊晶硅衬底、硅锗衬底、碳化硅衬底或硅覆绝缘(silicon-on-insulator,SOI)衬底，但不限于此。衬底10中可设有半导体器件及电路结构，例如晶体管、埋入式字线、位线、导电插塞，为了简化图示并未绘示于图中。层间介质层12是由电介质材料构成，适用的电介质材料可包括氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、高介电(high-k)常数电介质材料，或者上述材料之组合，但不限于此。根据本实用新型一实施例，层间介质层12主要包括氮化硅(SiN)。存储节点接触垫14是由导电材料构成，适用的导电材料可包括金属，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)，或前述金属材料之化合物、合金，及/或复合层，但不限于此。根据本实用新型一实施例，存储节点接触垫14主要包括钨(W)。叠层结构的蚀刻停止层16、下部牺牲层18、下部支撑层20、上部牺牲层22、上部支撑层24和硬掩膜层26分别包括电介质材料，且下部牺牲层18和上部牺牲层22需使用在后续可轻易地自叠层结构被选择性蚀刻移除的电介质材料，以便于形成暴露出底电极30侧壁的空腔(例如图5的空腔29)。根据本实用新型一实施例，下部牺牲层18、上部牺牲层22和硬掩膜层26分别可包括氧化物(oxide)电介质，例如氧化硅(SiO₂)或硼磷掺杂硅玻璃(BPSG)，但不限于此。蚀刻停止层16、下部支撑层20和上部支撑层24分别可包括氮化物(nitride)电介质，例如氮碳化硅(SiCN)或氮化硅(SiN)，但不限于此。在一些实施例中，硬掩膜层26可包括与下部牺牲层18和上部牺牲层22相同的电介质材料(例如氧化硅)，以便于在选择性蚀刻工艺期间和下部牺牲层18及上部牺牲层22一起被移除。叠层结构的总厚度决定了底电极30的高度。根据本实用新型一实施例，底电极30的高度(即叠层结构的总厚度)可介于1600埃(angstroms)至5000埃之间，但不限于此。根据本实用新型一实施例，下部牺牲层18和上部牺牲层22的厚度优选是下部支撑层20和上部支撑层24的厚度的5倍以上，例如可介于5倍至10倍之间，或者10倍以上，以使空腔可暴露出较多的底电极30的侧壁，用于与后续填入空腔的导电材料(例如图6的导电材料44)电容耦合。硬掩膜层26的厚度决定了底电极30凸出于上部支撑层24的高度。根据本实用新型一实施例，硬掩膜层26的厚度优选是上部牺牲层22的厚度的1/3至1/10之间，但不限于此。底电极30对应各个存储节点接触垫14设置而呈阵列状排列，通过存储节点接触垫14而电连接至衬底10中的存储单元的晶体管的源/汲区。底电极30是由导电材料构成，适用的导电材料可包括金属，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)，或前述金属材料之化合物、合金，及/或复合层，但不限于此。根据本实用新型一实施例，底电极30主要包括钛(Ti)。本实施例中，底电极30具有圆柱状(pillar)结构。为了便于说明本实用新型之特征，本文也将图1所示AA’切线通过的底电极30依序(沿着AA’切线)称作第三底电极30C、第一底电极30A、第二底电极30B和第四底电极30D。如图2所示，第一底电极30A介于第二底电极30B和第三底电极30C之间。第四底电极30D与第一底电极30A位于第二底电极30B的相对两侧。

请参考图3和图4。接着在硬掩膜层26上形成遮罩层28(例如光刻胶层)，再以遮罩层28为蚀刻遮罩对叠层结构进行蚀刻，形成多个贯穿硬掩膜层26和上部支撑层24并且显露出上部牺牲层22的开口OP。开口OP大致上为圆形，分别位于三个相邻的底电极30之间，且与底电极30部分重叠，显露出底电极30的部分侧壁。

请参考图5。接着移除遮罩层28，然后进行选择性蚀刻工艺(例如是湿蚀刻工艺)，自开口OP移除叠层结构上部牺牲层22和下部牺牲层18，从而在上部支撑层24和衬底10之间形成横向延伸并且暴露出各底电极30的侧壁的空腔29。下部支撑层20在选择性蚀刻工艺期间会被蚀刻出开口，使湿蚀刻工艺的蚀刻剂可接触并移除下部牺牲层18。根据本实用新型一实施例，硬掩膜层26可在选择性蚀刻工艺中一起被移除，显露出上部支撑层24的上表面24a。

请参考图6。接着进行沉积工艺，以于底电极30的顶面和侧壁以及上部支撑层24、下部支撑层20和蚀刻停止层16的表面上形成电容介质层42，然后于电容介质层42上形成一导电材料44全面性地覆盖底电极30并填满空腔29，获得本实施例之半导体结构。电容介质层42是由电介质材料构成，适用的电介质材料可包括氧化硅(SiO₂)、氮化硅(SiN)，或高介电常数(high-k)电介质材料，但不限于此。导电材料44可包括金属，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)，或前述金属材料之化合物、合金，及/或复合层，但不限于此。根据本实用新型一实施例，导电材料44主要包括钛(Ti)。导电材料44用作电容的顶电极，与底电极30之间由电容介质层42区隔开而不直接接触。

本实用新型特征之一在于，开口OP周围的底电极30(底电极30自开口OP显露出来的部分)在制作开口OP的蚀刻工艺期间会被削角而具有斜坡轮廓(slop profile)，例如标示在图3、图4和图5中的第一底电极30A的斜坡轮廓32和第三底电极30A的斜坡轮廓34。由于斜坡轮廓的存在，电容介质层42和导电材料44较不会累积在底电极30顶部而阻碍沉积气体进入空腔29的路径，因此本实用新型可获得改善的电容介质层42和导电材料44的均匀度和品质，进而提升产品的可靠度。

此外，本实用新型可通过开口OP的蚀刻工艺参数来调整斜坡轮廓的斜率和高度。优选者，斜坡轮廓的下端(例如标示在图4和图5中的斜坡轮廓32的下端P1和斜坡轮廓34的下端P2)被控制在不低于上部支撑层24的下表面24b。如此一来，开口OP周围被削角的底电极30(例如第一底电极30A、第三底电极30C和第四底电极30D)和未被削角的底电极30(例如第二底电极30B)在下表面24b以下的部分都具有一致的笔直侧壁轮廓，使形成的电容可具有较一致的电性表现。

根据本实用新型一实施例所提供的半导体结构，如图5所示，包括衬底10，其上设置有相邻的第一底电极30A和第二底电极30B。第一底电极30A包括第一侧壁S1和第二侧壁S2。第二底电极30B包括面向第二侧壁S2的第三侧壁S3以及远离第二侧壁S2的第四侧壁S4。上部支撑层24横向连接在第一底电极30A和第二底电极30B之间，并且直接接触第二侧壁S2和第三侧壁S3。第一侧壁S1的上部包括一斜坡轮廓32，且斜坡轮廓32下端P1高于上部支撑层24的上表面24a。第二侧壁S2和第三侧壁S3的上部分别可包括笔直轮廓，垂直于上部支撑层24的上表面24a。衬底10上还可设有第三底电极30C，邻近第一底电极30A设置，包括第五侧壁S5面向第一底电极30A的第一侧壁S1。第五侧壁S5和第一侧壁S1之间不包括上部支撑层24。第五侧壁S5的上部包括另一斜坡轮廓34，其中斜坡轮廓34的下端P2高于上部支撑层24的上表面24a，可与斜坡轮廓32的下端P1大致上齐平。衬底10上可还设有第四底电极30D，邻近第二底电极30B设置，包括第六侧壁S6面向第二底电极30B的第四侧壁S4。上部支撑层24还横向连接在第四底电极30D和第二底电极30B之间，并且直接接触第六侧壁S6和第四侧壁S4。第六侧壁S6的上部包括笔直轮廓，垂直于上部支撑层24的上表面24a。第一底电极30A、第二底电极30B、第三底电极30C和第四底电极30D均具有圆柱状(pillar)结构。上部支撑层24和衬底10之间可包括横向延伸的空腔29，暴露出各底电极30的侧壁。在一些实施例中，半导体结构还可包括下部支撑层20平行地设置在上部支撑层24和衬底10之间，与第二侧壁S2、第三侧壁S3、第四侧壁S4和第六侧壁S6直接接触。第五侧壁S5和第一侧壁S1之间不包括下部支撑层20。在一些实施例中，如图6所示，半导体结构还包括电容介质层42，位于底电极30的顶面和侧壁以及上部支撑层24、下部支撑层20和蚀刻停止层16的表面上。导电材料44位于电容介质层42上，全面性地覆盖底电极30并填满空腔29。

图7为本实用新型另一实施例之半导体结构的剖面示意图。为了简化说明以及方便不同实施例之间的比对，图7使用与图5相同的标号来标示相同的组件。如前文所述，可通过开口OP的蚀刻工艺参数来调整斜坡轮廓的斜率和高度，使斜坡轮廓32的下端P1和斜坡轮廓34的下端P2介于上部支撑层24的上表面24a和下表面24b之间。

图8为本实用新型又另一实施例之半导体结构的平面示意图。图9为图8之半导体结构的一种实施态样沿着AA’切线的剖面示意图。图10为图8之半导体结构的另一种实施态样沿着AA’切线的剖面示意图。为了简化说明以及方便不同实施例之间的比对，图8、图9和图10使用与图3和图5相同的标号来标示相同的组件。本实用新型的底电极30可被制作成底端开口或封闭的中空圆柱状(hollow cylindrical shape)，使顶电极(即后续填入空腔29的导电材料44)可填入底电极30的内腔中，增加与底电极30之间的电容耦合面积，以满足更大电容量的需求。如图8所示，底电极30在平面图中可呈现圆环状。在图9所示实施态样中，底电极30的底端可为开口状，显露出存储节点接触垫14的顶面。在图10所示实施态样中，底电极30的底端可为封闭状，具有U型的剖面形状。开口OP位于三个相邻的圆环形底电极30之间，与底电极30部分重叠。在一些实施例中，当开口OP区域与底电极30的内腔区域部分重叠时，该底电极30的斜坡轮廓的上端会低于笔直侧壁的上端。举例来说，请参考第一底电极30A的部分，其内腔可与开口OP区域部分重叠，斜坡轮廓32的上端P3(也是第一侧壁S1的上端)会低于第二侧壁S2的上端。在一些实施例中当开口OP位置偏移而不位于所述三个底电极30的正中间时，所述三个底电极30的斜坡轮廓的上端可不齐平。举例来说，如图8和图9(或图10)所示，第一底电极30A和第三底电极30C之间的开口OP较偏向第一电极30A，第一底电极30A的斜坡轮廓32的上端P3(也是第一侧壁S1的上端)会低于第三底电极30C的斜坡轮廓34的上端P4(也是第五侧壁S5的上端)。

综合以上，本实用新型在开口周围的底电极顶部形成斜坡轮廓，可帮助电容介质层及顶电极的导电材料填入空腔并改善电容介质层的均匀度，提高电容的可靠度。另外，本实用新型将斜坡轮廓的下端控制在不低于上部支撑层的下表面，可减少开口周围的底电极(具有斜坡轮廓)与非开口周围的底电极(不具有斜坡轮廓)之间的电性差异，使形成的电容可具有较一致的电性表现。需特别说明的是，本文包括两个支撑层的半导体结构仅为举例，在其他实施例中叠层结构所包括的叠层数量可根据设计需求调整，例如可使用三个支撑层(例如上部、中间、下部的支撑层)来提供更稳固的结构支撑，或者可使用一个支撑层(例如上部支撑层或中间支撑层)来提供结构支撑以简化制程，均为本实用新型涵盖的范围。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：

一衬底；

一第一底电极和一第二底电极设置在所述衬底上，其中所述第一底电极包括一第一侧壁和一第二侧壁，所述第二底电极包括一第三侧壁和一第四侧壁，所述第二侧壁面向所述第三侧壁，所述第一侧壁的上部包括一斜坡轮廓；

一上部支撑层，位于所述第一底电极和所述第二底电极之间并且接触所述第二侧壁和所述第三侧壁，其中所述上部支撑层包括一上表面和一下表面，所述斜坡轮廓的一下端不低于所述上部支撑层的所述下表面；

一空腔，位于所述衬底和所述上部支撑层之间；

一电容介质层，位于所述第一底电极和所述第二底电极上；以及

一导电材料，位于所述电容介质层上并填满空腔。

2.如权利要求1所述的半导体结构，其特征在于，所述斜坡轮廓的所述下端介于所述上部支撑层的所述上表面和所述下表面之间。

3.如权利要求1所述的半导体结构，其特征在于，所述斜坡轮廓的所述下端高于所述上部支撑层的所述上表面。

4.如权利要求1所述的半导体结构，其特征在于，所述第二侧壁和所述第三侧壁的上部分别包括一笔直轮廓，垂直于所述上部支撑层的所述上表面。

5.如权利要求1所述的半导体结构，其特征在于，还包括：

一第三底电极设置在所述衬底上，包括一第五侧壁面向所述第一底电极的所述第一侧壁，其中第五侧壁面和所述第一侧壁之间不包括所述上部支撑层，所述第五侧壁的上部包括另一斜坡轮廓，所述另一斜坡轮廓的下端与所述斜坡轮廓的下端齐平。

6.如权利要求5所述的半导体结构，其特征在于，所述另一斜坡轮廓的上端与所述斜坡轮廓的上端不齐平。

7.如权利要求1所述的半导体结构，其特征在于，还包括：

一第四底电极设置在所述衬底上，包括一第六侧壁面向所述第二底电极的所述第四侧壁，其中所述上部支撑层还位于所述第二底电极和所述第四底电极之间并且接触所述第四侧壁和所述第六侧壁，所述第六侧壁的上部包括另一笔直轮廓，垂直于所述上部支撑层的所述上表面。

8.如权利要求1所述的半导体结构，其特征在于，所述第一底电极和所述第二底电极包括圆柱状结构。

9.如权利要求1所述的半导体结构，其特征在于，所述第一底电极和所述第二底电极包括中空圆柱状结构。

10.如权利要求1所述的半导体结构，其特征在于，还包括一下部支撑层，位于所述上部支撑层与所述衬底之间，并且接触所述第二侧壁和所述第三侧壁。

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