CN219459675U - 一种半导体结构 - Google Patents

Abstract

一种半导体结构，包括衬底，设置在所述衬底上的多条位线，多条位线沿着第一方向延伸通过衬底的周边区和存储区并且沿着第二方向平行排列。多个绝缘插塞以及多个第一间隔物交替设置在周边区的位线之间。还包括：交替设置在存储区的位线之间的多个导电插塞以及多个第二间隔物。第一间隔物和第二间隔物包括相同材料，且第二间隔物的宽度小于第一间隔物的宽度，如此可获得尺寸较大的导电插塞以降低电阻，同时确保导电插塞之间的电性隔离。

Description

一种半导体结构

技术领域

本实用新型涉及半导体器件技术领域，特别涉及一种半导体结构。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)属一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。

为了缩小存储单元的尺寸而制作出具备更高集密度的芯片，存储单元的结构已朝向三维(three-dimensional)发展，例如采用埋入式字线连接(buried word line)以及堆叠式电容(stacked capacitor)。堆叠式电容是将存储单元的电容垂直位在衬底上方，可节省电容所占据的衬底面积，还可方便地通过增加电容的电极板的高度来获得更大的电容量。目前，堆叠式电容是通过设置在位线之间的存储节点接触插塞(storage node contactplug)来与衬底中的晶体管电连接。如何确保存储节点接触插塞之间的电性隔离并且提高堆叠式电容的电连接品质，为本领域技术人员需要解决的问题。

实用新型内容

本实用新型目的在于提供一种用于制造动态随机存取存储器的半导体结构。

本实用新型一实施例提供一种半导体结构，包括：

一衬底，包括一周边区以及一存储区；

多条位线，设置在所述衬底上，多条所述位线沿着一第一方向延伸通过所述周边区和所述存储区并且沿着一第二方向平行排列，所述第一方向与所述第二方向垂直；

多个绝缘插塞以及多个第一间隔物，沿着所述第一方向交替设置在所述周边区的所述位线之间；以及

多个导电插塞以及多个第二间隔物，沿着所述第一方向交替设置在所述存储区的所述位线之间，其中所述第一间隔物和所述第二间隔物包括相同材料，且沿着所述第一方向，所述第二间隔物的一宽度小于所述第一间隔物的一宽度。

可选地，所述第一间隔物与所述绝缘插塞接触的一边缘具有外凸弧形轮廓，所述第二间隔物与所述导电插塞接触的一边缘具有内凹弧形轮廓。

可选地，还包括多个第三间隔物，设置在所述周边区和所述存储区的一交界区上，并且，位于所述绝缘插塞和所述导电插塞之间，其中，

沿着所述第一方向，所述第三间隔物的宽度小于所述第一间隔物的所述宽度，并且大于所述第二间隔物的所述宽度。

可选地，所述第三间隔物的一边缘与所述绝缘插塞接触并且具有凸弧形轮廓，另一边缘与所述导电插塞接触并且具有凹弧形轮廓。

可选地，所述第二间隔物的顶面低于所述第一间隔物的顶面。

可选地，还包括：多个间隙壁，沿着所述位线的侧壁设置，其中，所述间隙壁介于所述导电插塞和所述位线之间的部分的厚度小于所述间隙壁介于所述绝缘插塞和所述位线之间的部分的厚度。

可选地，所述第一间隔物和所述第二间隔物分别穿过所述间隙壁，并与所述位线的所述侧壁直接接触。

可选地，所述第一间隔物与所述绝缘插塞接触的一边缘和与所述间隙壁接触的另一边缘在一凹角处相连接。

可选地，所述第一间隔物和所述第二间隔物分别包括气隙。

可选地，所述第一间隔物和所述第二间隔物的材料包括氮化硅，所述绝缘插塞的材料包括氧化硅，所述导电插塞的材料包括钨。

可选地，还包括：

多个有源区，设置在所述衬底的所述存储区中，多个所述有源区沿着一第三方向延伸并且交错排列成阵列，其中，所述第三方向与所述第一方向和所述第二方向交错；以及

多条字线，设置在所述衬底中，多条所述字线沿着所述第二方向延伸并沿着所述第一方向平行排列，以将各所述有源区划分成一个中间部和两个端部，其中，所述第二间隔物沿着所述第二方向对齐排列在所述字线的正上方，所述有源区的所述中间部分别与所述位线电性接触，所述端部分别与所述导电插塞电性接触。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图15所绘示为本实用新型一实施例中的半导体结构的结构示意图，其中：

图1、图2、图4、图6、图9、图12为半导体结构的平面图；

图3为图2的半导体结构沿着AA’切线的剖面图；

图5左侧为图4的半导体结构沿着BB’切线的剖面图，图5右侧为图4的半导体结构沿着CC’切线的剖面图；

图7为图6的半导体结构沿着AA’切线的剖面图；

图8左侧为图6的半导体结构沿着BB’切线的剖面图，图8右侧为图6的半导体结构沿着CC’切线的剖面图；

图10为图9的半导体结构沿着AA’切线的剖面图；

图11左侧为图9的半导体结构沿着BB’切线的剖面图，图11右侧为图9的半导体结构沿着CC’切线的剖面图；

图13为图12的半导体结构沿着AA’切线的剖面图；

图14左侧为图12的半导体结构沿着BB’切线的剖面图，图14右侧为图12的半导体结构沿着CC’切线的剖面图；以及

图15为图12的半导体结构的区域AR的放大平面图。

其中，附图标记说明如下：

10 衬底

12 有源区

14 隔离结构

24 导电层

26 绝缘盖层

30 叠层材料

42 间隙壁

50 第一电介质材料

52 第二电介质材料

62 半导体层

64 衬层

66 金属层

10a 绝缘垫层

12a 中间部

12b 端部

42a 第一绝缘层

42b 第二绝缘层

4250a 绝缘插塞

52a 第一间隔物

52b 第二间隔物

52c 第三间隔物

60 气隙

AA' 切线

BB' 切线

BL 位线

BLS 侧壁

BN 交界区

CC' 切线

IL 栅极绝缘层

OP1 开口

OP2 开口

P1 凹角处

R1 周边区

R2 存储区

RE1 凹陷

RE2 凹陷

SNC 导电插塞

SNP 接触垫

T1 厚度

T2 厚度

H1 高度

H2 高度

Ha 阶梯差

WL 字线

X 方向

Y 方向

AR 区域

Z 方向

具体实施方式

为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之较佳实施例，并配合所附图示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

为了使读者能容易了解及图示的简洁，本揭露中的多张图示只绘出显示装置的一部分，且图示中的特定元件并非依照实际比例绘图。此外，图中各元件的数量及尺寸仅作为示意，并非用来限制本揭露的范围。图示中，相同或相似的元件可以用相同的标号表示。文中所描述对于图形中相对元件之上下关系，在本领域之人皆应能理解其系指物件之相对位置而言，因此皆可以翻转而呈现相同之构件，此皆应同属本说明书所揭露之范围。

为了便于说明及帮助理解本实用新型之半导体结构，图中示出了X、Y和Z等空间参考方向，其中X方向和Y方向互相垂直，并且都不同于Z方向。X方向也可称为第一方向，Y方向也可称为第二方向，Z方向也可称为第三方向。

图1至图15所绘示为本实用新型一实施例中的半导体结构的结构示意图。首先，请参考图1，提供一衬底10，例如是硅衬底、磊晶硅衬底、硅锗衬底、碳化硅衬底或硅覆绝缘(silicon-on-insulator，SOI)衬底，但不限于此。衬底10可包括一周边区R1和一存储区R2，两者在交界区BN互相邻接。衬底10上可包括一绝缘垫层10a(参考图3)，例如是一氧化硅(SiO₂)层或一氮化硅(SiN)层。接着，在衬底10中形成隔离沟槽22并定义出多个有源区12，然后形成电介质材料全面性的覆盖衬底10并填充隔离沟槽22，再移除多余的电介质材料，从而获得填充在隔离沟槽22内的隔离结构14。隔离结构14的电介质材料可包括氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮掺杂碳化硅(NDC)、低介电常数(low-k)电介质材料例如氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数电介质材料(porous low-kdielectric material)、有机高分子电介质材料，或者上述材料之组合，但不限于此。有源区12彼此之间被隔离结构14区隔开，分别为长条状且长轴沿着Z方向延伸。有源区12互相交错排列，形成一有源区阵列。

请参考图2和图3。接着，在衬底10的存储区R2中形成多条埋入式的字线WL，分别沿着Y方向延伸并且沿着X方向平行排列。根据本实用新型一些实施例，X方向与Z方向之间的夹角可介于30度至75度之间。各个有源区12区被两个相邻的字线WL切过而被区分成一个中间部12a和两个端部12b。根据本实用新型一实施例，形成字线WL的方法可包括在衬底10中形成切过隔离结构14和有源区12的字线沟槽22，然后沿着字线沟槽22的底面和侧壁形成一栅极绝缘层IL，接着形成导电层24填充在字线沟槽22的下部，再形成绝缘盖层26填充字线沟槽22的上部。导电层24可包括金属材料，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、功函数金属等金属，或前述金属之化合物、合金，及/或复合层，但不限于此。绝缘盖层26和栅极绝缘层IL分别可包括电介质材料，例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、高介电(high-k)常数电介质材料，或者上述材料之组合，但不限于此。

请参考图4和图5。接着在衬底10上形成多条位线BL，然后沿着各条位线BL的侧壁BLS形成间隙壁42。位线BL分别沿着X方向延伸通过周边区R1和存储区R2，并且沿着Y方向平行排列。有源区12的中间部12a分别与其中一条位线BL重叠，两端部12b则自位线BL之间显露出来。根据本实用新型一实施例，形成位线BL的方法可包括在各个有源区12的中间部12a和周围的隔离结构14蚀刻出凹陷RE1，然后形成一叠层材料30全面性的覆盖衬底10，接着进行蚀刻工艺移除多余的叠层材料30以形成多条位线BL。叠层材料30由下而上例如可包括一半导体层32、一金属层34以及一硬掩模层36。半导体层32的材料可包括多晶硅、非晶硅或其他合适的半导体材料。金属层34的材料可包括铝(Al)、钨(W)、铜(Cu)、钛铝(TiAl)合金或其他适合之低电阻金属材料。硬掩模层36可包括电介质材料，例如可包括氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)，或者上述材料之组合，但不限于此。在一些实施例中，半导体层32与金属层34之间可包括一介面层(图未示)，例如是由钛(Ti)、钨硅化物(WSi)、氮化钨(WN)，及/或其他金属硅化物或金属氮化物所构成的单层或多层结构层，但不限于此。

请继续参考图4和图5。形成位线BL之后，接着形成一介质层(图未示)共型地沿着位线BL的侧壁BLS和顶面覆盖并且填满从位线BL两侧显露出来的凹陷RE1，然后利用各向异性蚀刻工艺移除多余的介质层，从而获得自对准于侧壁BLS的间隙壁42。根据本实用新型一实施例，间隙壁42可包括多层结构，例如可包括直接接触位线BL的侧壁BLS和凹陷RE1的表面的第一绝缘层42a和位于第一绝缘层42a上的第二绝缘层42b。第一绝缘层42a和第二绝缘层42b分别可包括电介质材料，例如可包括氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)，或者上述材料之组合，但不限于此。根据本实用新型一实施例，第一绝缘层42a的材料包括氮化硅(SiN)，第二绝缘层42b的材料包括氧化硅(SiO₂)。在此制造阶段，间隙壁42沿着X方向大致上具有均匀的厚度T1(第一绝缘层42a和第二绝缘层42b的厚度之总和)。

请参考图6、图7和图8。接着形成第一电介质材料50填充位线BL之间的间隙，然后移除部分第一电介质材料50，以在第一电介质材料50内形成多个第一开口OP1，并且将第一电介质材料50区分成彼此分离的多个绝缘插塞50a。接着，形成第二电介质材料52全面性的覆盖位线BL和第一电介质材料50并填入各个第一开口OP1，然后进行蚀刻工艺或化学机械抛光工艺，移除第一开口OP1外多余的第一电介质材料50，从而获得与绝缘插塞50a交替设置在位线BL之间的多个第一间隔物52a。绝缘插塞50a和第一间隔物52a包括不同的电介质材料，以在后续可被选择性移除。根据本实用新型一实施例，绝缘插塞50a(即第一电介质材料50)包括氧化硅(SiO₂)，第一间隔物52a(即第二电介质材料52)包括氮化硅(SiN)。在一些实施例中，如图7和图8所示，绝缘插塞50a、第一间隔物52a和位线BL具有大致上相同的高度H1，且顶面互相齐平。

请继续参考图6和图7，并同时参考图15左侧示出的第一间隔物52a的放大图。第一间隔物52a沿着X方向和Y方向对齐排列，形成分布在周边区R1和存储区R2的间隔物阵列。第一间隔物52a固定间距(pitch)地沿着X方排列，且第一间隔物52a的间距大致上等于字线WL之间的间距，存储区R2的第一间隔物52a沿着Y方向对齐排列在字线WL的正上方。

如图6所示，第一间隔物52a在平面图中略呈椭圆形，且长轴的两端部延伸至间隙壁42中。在一些实施例中，第一间隔物52a的长轴的两端部穿过间隙壁42整个厚度而与位线BL的侧壁BLS直接接触。在一些实施例中，蚀刻第一开口OP1时，由于第一电介质材料50和间隙壁42的材料及/或致密度的差异对蚀刻行为产生的影响，使得第一开口OP1及第一间隔物52a接触第一电介质材料50的边缘和接触间隙壁42的边缘具有不同弧形轮廓，例如图15左侧所示出的第一间隔物52a，其与绝缘插塞50a接触的边缘S1具有外凸弧形轮廓，而且和与间隙壁42接触的边缘S2是在一凹角处P1相连接，并非顺形连接。第一间隔物52a的中间部分的边缘S1之间的距离定义为第一间隔物52a的宽度W1。在一些实施例中，如图7所示，第一间隔物52a内部可包括被第一电介质材料50包围的气隙60。

接着进行一置换工艺，以将存储区R2的绝缘插塞50a置换为导电插塞SNC。置换工艺的详细步骤请参考以下说明。

请参考图9、图10和图11。形成一遮罩层(图未示)遮蔽住周边区R1之后，进行一蚀刻工艺选择性地移除存储区R2的绝缘插塞50a，形成多个分别位于第一间隔物52a之间的第二开口OP2。然后，进行另一次蚀刻工艺，蚀刻自第二开口OP蚀刻显露出来的有源区12的端部12b和隔离结构14，形成凹陷RE2。接着，移除周边区R1上的剩余遮罩层。

请继续参考图9、图10和图11，并同时参考图15的右侧和中间所示出的第二间隔物52b和第三间隔物52c的放大图。本实用新型在制作第二开口OP2和凹陷RE2的蚀刻工艺期间，也对从第二开口OP2对显露出来的第一间隔物52a的侧壁部分进行蚀刻，以进一步扩大第二开口OP2的尺寸，达到增加端部12b的暴露面积的目的。因此，存储区R2的第一间隔物52a在上述蚀刻工艺后会成为具有缩减的宽度的第二间隔物52b。举例来说，若以第二间隔物52b中间部分的边缘S1之间的距离定义为第二间隔物52b的宽度W2，宽度W2会小于第一间隔物52a的宽度W1。在一些实施例中，如图15右侧所示，第二间隔物52b的边缘S1可具有内凹弧形轮廓。在一些实施例中，第一间隔物52a和位线BL的顶面(硬掩模层36的部分)也会在制作第二开口OP2和凹陷RE2的蚀刻工艺期间被蚀刻，因此第二间隔物52b的高度H2会小于第一间隔物52a的高度H1。

在一些实施例中，交界区BN上的第一间隔物52a仅有靠近存储区R2的一侧会在制作第二开口OP2和凹陷RE2的蚀刻工艺期间显露出来而被蚀刻，靠近周边区R1的另一侧则会被遮罩层(图未示)覆盖，未被蚀刻。因此蚀刻工艺后，交界区BN上的第一间隔物52a被蚀刻成两侧边缘轮廓不对称的第三间隔物52c。在一些实施例中，第三间隔物52c靠周边区R1侧的边缘S1具有外凸弧形轮廓，靠存储区R2侧的边缘S1具有内凹弧形轮廓。若以第三间隔物52c中间部分的边缘S1之间的距离定义为第三间隔物52c的宽度W3，宽度W3会大于第二间隔物52b的宽度W2并且小于第一间隔物52a的宽度W1。在一些实施例中，第三间隔物52c靠周边区R1侧的部分可具有高度H1，靠存储区R2侧的部分可具有高度H2，从而在顶面形成一阶梯差Ha。

请参考图12、图13、图14和图15。接着形成一导电材料全面性的覆盖位线BL、第一间隔物52a、第二间隔物52b和第三间隔物52c并填满第二开口OP2，然后对导电材料进行凹陷蚀刻工艺，以完全移除覆盖在周边区R1上的导电材料并且将存储区R2的导电材料分离成多个分别填充在第二开口OP2内的导电插塞SNC以及位于导电插塞SNC上的接触垫SNP。在一些实施例中，形成导电材料的方法包括先形成半导体层62填充在第二开口OP2的底部并且与有源区12的端部12b直接接触，然后形成衬层64共形的覆盖半导体层62表面、第二开口OP2的侧壁，以及位线BL、第一间隔物52a、第二间隔物52b和第三间隔物52c的顶面，接着再于衬层64上形成金属层66并填充第二开口OP2剩余的空间并全面性的覆盖周边区R1和存储区R2。半导体层62的材料可包括单晶硅(crystalline silicon)、多晶硅(poly silicon)、非晶硅(amorphous silicon)、含掺杂硅(doped silicon)、硅锗(SiGe)，或其他合适的半导体材料。衬层64和金属层66的材料可包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、前述材料之氮化物、硅化物、合金，及/或复合层，但不限于此。根据本实用新型一实施例，半导体层62的材料包括磷(P)掺杂硅，衬层64的材料包括氮化钛(TiN)，金属层66的材料包括钨(W)。

如图13和图14所示，周边区R1的绝缘插塞50a、第一间隔物52a和位线BL具有大致上相同的高度H3，且顶面互相齐平。存储区R2的第二间隔物52b和位线BL未被接触垫SNP覆盖的部分具有大致上相同的高度H4，且第二间隔物52b的顶面、导电插塞SNC的顶面，以及位线BL未被接触垫SNP覆盖的部分的顶面互相齐平。

在一些实施例中，凹陷蚀刻工艺会过蚀刻未被接触垫SNP覆盖的绝缘插塞50a、第一间隔物52a、第二间隔物52b、第三间隔物52c和位线BL，以确保周边区R1上的导电材料可被完全移除以及接触垫SNP之间的完全分离。也就是说高度H3小于高度H1，高度H4小于高度H2。由于高度H2小于高度H1，因此凹陷蚀刻工艺后高度H4会小于高度H1，也就是说第二间隔物52b的顶面会低于绝缘插塞50a和第一间隔物52a的顶面。

导电插塞SNC可分成下半部和上半部，其中下半部是由半导体层62构成，并且与有源区12的端部12b接触并电连接。导电插塞SNC的上半部与接触垫SNP同为金属层66构成，具有一体成型的结构。接触垫SNP位于导电插塞SNC上方并且往位线BL正上方方向偏移，部分重叠位线BL、第二间隔物52b和第三间隔物52c的顶面，以形成等距排列的接触垫SNP阵列，便于与后续制作的存储节点(例如堆叠式电容)电连接。在一些实施例中，如图15所示，在制作第二开口OP2和凹陷RE2的蚀刻工艺期间，间隙壁42自第二开口OP2显露出来的部分(例如第二绝缘层42b的部分)也会被部分移除，因此位于导电插塞SNC和位线BL的侧壁BLS之间的间隙壁42的厚度T2会小于位于绝缘插塞50a和位线BL的侧壁BLS之间的间隙壁42的厚度T1。

制程至此，即完成本实用新型之半导体结构。后续，可于接触垫SNP上形成存储节点(例如堆叠式电容)，形成动态随机存取存储器(DRAM)。本实用新型先在周边区R1和存储区R2的位线BL之间形成交替排列的绝缘插塞50a和第一间隔物52a，再进行置换工艺，选择性地蚀刻移除存储区R2的绝缘插塞50a以将其置换成导电插塞SNC，并且在移除绝缘插塞50a时同步地蚀刻掉部分显露出来的第一间隔物52a和间隙壁42，以扩大用于制造绝缘插塞50a的开口，如此获得的导电插塞SNC的尺寸(例如平面图中的长度和宽度)可大于原本由绝缘插塞50a所定义的尺寸，从而降低了电容(图未示)与有源区12端部12b之间的电阻，获得改善的电连接品质。本实用新型仅需进行一次较关键的图案化工艺(例如微影暨蚀刻工艺)来定义第一开口OP1的位置，即可获得不同尺寸的绝缘插塞50a和导电插塞SNC，不仅具有简化制程的技术功效，还由于是将相同尺寸的第一开口OP1均匀设置在周边区R1和存储区R2，从而可减少图案密度差异及尺寸变化对图案化工艺造成的负担，确保第一开口OP1及由第一开口OP1定义的第一间隔物52a具有较一致的尺寸和形状并且形成在期望的位置，因此后续制作的第二间隔物52b、第三间隔物52c也随之具有符合期望的尺寸、形状和位置，确保导电插塞SNC之间的电性隔离。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (11)

1.一种半导体结构，其特征在于，包括：

一衬底，包括一周边区以及一存储区；

多条位线，设置在所述衬底上，多条所述位线沿着一第一方向延伸通过所述周边区和所述存储区并且沿着一第二方向平行排列，所述第一方向与所述第二方向垂直；

多个绝缘插塞以及多个第一间隔物，沿着所述第一方向交替设置在所述周边区的所述位线之间；以及

多个导电插塞以及多个第二间隔物，沿着所述第一方向交替设置在所述存储区的所述位线之间，其中所述第一间隔物和所述第二间隔物包括相同材料，且沿着所述第一方向，所述第二间隔物的一宽度小于所述第一间隔物的一宽度。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一间隔物与所述绝缘插塞接触的一边缘具有外凸弧形轮廓，所述第二间隔物与所述导电插塞接触的一边缘具有内凹弧形轮廓。

3.根据权利要求1所述的半导体结构，其特征在于，还包括多个第三间隔物，设置在所述周边区和所述存储区的一交界区上，并且，位于所述绝缘插塞和所述导电插塞之间，其中，沿着所述第一方向，所述第三间隔物的宽度小于所述第一间隔物的所述宽度，并且大于所述第二间隔物的所述宽度。

4.根据权利要求3所述的半导体结构，其特征在于，所述第三间隔物的一边缘与所述绝缘插塞接触并且具有凸弧形轮廓，另一边缘与所述导电插塞接触并且具有凹弧形轮廓。

5.根据权利要求1所述的半导体结构，其特征在于，所述第二间隔物的顶面低于所述第一间隔物的顶面。

6.根据权利要求1所述的半导体结构，其特征在于，还包括：多个间隙壁，沿着所述位线的侧壁设置，其中，所述间隙壁介于所述导电插塞和所述位线之间的部分的厚度小于所述间隙壁介于所述绝缘插塞和所述位线之间的部分的厚度。

7.根据权利要求6所述的半导体结构，其特征在于，所述第一间隔物和所述第二间隔物分别穿过所述间隙壁，并与所述位线的所述侧壁直接接触。

8.根据权利要求6所述的半导体结构，其特征在于，所述第一间隔物与所述绝缘插塞接触的一边缘和与所述间隙壁接触的另一边缘在一凹角处相连接。

9.根据权利要求1所述的半导体结构，其特征在于，所述第一间隔物和所述第二间隔物分别包括气隙。

10.根据权利要求1所述的半导体结构，其特征在于，所述第一间隔物和所述第二间隔物的材料包括氮化硅，所述绝缘插塞的材料包括氧化硅，所述导电插塞的材料包括钨。

11.根据权利要求1所述的半导体结构，其特征在于，还包括：

多个有源区，设置在所述衬底的所述存储区中，多个所述有源区沿着一第三方向延伸并且交错排列成阵列，其中，所述第三方向与所述第一方向和所述第二方向交错；以及

多条字线，设置在所述衬底中，多条所述字线沿着所述第二方向延伸并沿着所述第一方向平行排列，以将各所述有源区划分成一个中间部和两个端部，其中，所述第二间隔物沿着所述第二方向对齐排列在所述字线的正上方，所述有源区的所述中间部分别与所述位线电性接触，所述端部分别与所述导电插塞电性接触。