CN216958033U - 半导体存储装置 - Google Patents

Abstract

半导体存储装置，包括阵列区以及围绕着阵列区的周围区。阵列区包括多个有源区以及位于有源区之间的第一绝缘层。周围区包括周围结构、围绕着周围结构的第二绝缘层，以及围绕着第二绝缘层的第三绝缘层。至少一埋入式字线，延伸穿过阵列区及周围区，其中埋入式字线切过第二绝缘层的部分包括颈部轮廓，为埋入式字线沿线的最高电阻值处。当半导体存储装置包括多条埋入式字线，本实用新型可使埋入式字线之间具有较一致的电阻值及信号延迟时间。

Description

半导体存储装置

技术领域

本实用新型涉及一种半导体存储装置，特别涉及一种包括埋入式字线的半导体存储装置。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line，WL)与位线(bit line，BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。

先进技术中，存储单元的结构已朝向三维(three-dimensional)发展，例如埋入式字线(buried word line)架构已被广泛应用，以缩小存储单元的尺寸而制作出具备更高集密度的芯片。如何减少埋入式字线之间的电阻值差异以获得较一致的信号延迟时间，仍为本领域研究的课题。

实用新型内容

本实用新型提供了一种半导体存储装置，其埋入式字线在靠近周围区外缘的部分包括一颈部轮廓，为所述埋入式字线之最窄线宽的部分。本实用新型将埋入式字线的最窄线宽的部分控制在靠近周围区外缘，可使埋入式字线之间具有较一致的电阻值及信号延迟时间，获得较优化的效能。

根据本实用新型一实施例的半导体存储装置，包括一阵列区，以及围绕着所述阵列区的一周围区。所述阵列区包括多个有源区，以及位于所述多个有源区之间的一第一绝缘层。所述周围区包括一周围结构、围绕所述周围结构的一第二绝缘层，以及围绕所述第二绝缘层的一第三绝缘层。至少一埋入式字线，延伸穿过所述阵列区及所述周围区，其中所述埋入式字线切过所述第二绝缘层的部分包括一颈部轮廓。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1所绘示为本实用新型一实施例之半导体存储装置的俯视示意图。

图2所绘示为图1之半导体存储装置的部分放大俯视示意图。

图3所绘示为沿着图2之切线I-I’切过其中一埋入式字线的剖面示意图。

图4所绘示为本实用新型另一实施例之半导体存储装置的部分放大俯视示意图。

其中，附图标记说明如下：

10 衬底

12 有源区

14 第一绝缘层

14a 第一部分

14b 第二部分

16 周围结构

16a 内侧边缘

16b 外侧边缘

18 第二绝缘层

20 第三绝缘层

20a 顶面

25 字线沟槽

25a 下部

25b 上部

30 埋入式字线

32 颈部轮廓

34 绝缘盖层

34a 顶面

40 层间电介质层

CT 字线接触插塞

D1 方向

D2 方向

D3 方向

R1 阵列区

R2 周围区

T1 第一厚度

T2 第二厚度

T3 第三厚度

T4 第四厚度

T5 第五厚度

W1 第一线宽

W2 第二线宽

W3 第三线宽

W4 第四线宽

W5 第五线宽

I-I’ 切线

具体实施方式

为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之较佳实施例，并配合所附图示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参考图1、图2和图3。图1为本实用新型一实施例之半导体存储装置的俯视示意图，图2为图1之半导体存储装置的虚线标示部分的放大俯视示意图。图3为沿着图2之切线I-I’(沿着方向D1延伸的切线)切过其中一埋入式字线的剖面示意图。为了简化图示，图3示出的层间电介质层40和绝缘盖层34并未绘示于图2中。此外，半导体存储装置的其他部件例如位线(bit line)、存储节点接触(storage node contact)、存储节点接触垫(storagenode contact pad)和电容(capacitor)等结构应为本领域所习知，本文并未对这些结构进行描述，以简化说明。

如图1所示，半导体存储装置包括衬底10，其包括一阵列区R1以及周围区R2。细部放大来看，如图2和图3所示，阵列区R1包括多个互相平行的有源区12，以及位于有源区12之间的第一绝缘层14(第一部分14a)。有源区12分别沿着方向D3延伸，并且沿着方向D2和方向D1排列成阵列。方向D1和方向D2互相垂直，方向D3不同于方向D1或方向D2。根据本实用新型一实施例，方向D3与方向D2之间可包括介于30度至75度之间的夹角。

周围区R2围绕着阵列区R1，由内侧(靠近阵列区R1)往外侧(远离阵列区R1)依序可包括周围结构16、第一绝缘层14(第二部分14b)、第二绝缘层18以及第三绝缘层20。根据本实用新型一实施例，部分有源区12可连接在周围结构16的内侧边缘16a上。第一绝缘层14(第二部分14b)和第二绝缘层18沿着周围结构16的外侧边缘16b围绕，且周围结构16与第二绝缘层18之间由第一绝缘层14区隔开，不直接接触。在一些实施例中，如图2所示，周围结构16的外侧边缘16b可包括波浪状轮廓，因此第一绝缘层14(第二部分14b)和第二绝缘层18也随之具有波浪状轮廓。第三绝缘层20围绕着第二绝缘层18，且第三绝缘层20与第一绝缘层14(第二部分14b)之间由第二绝缘层18区隔开，不直接接触。

多条埋入式字线30，分别沿着方向D1延伸穿过阵列区R1及周围区R2，并且沿着方向D2平行排列。绝缘盖层34设置在埋入式字线30的正上方，且与埋入式字线30沿着相同方向延伸，一起切过有源区12、第一绝缘层14、周围结构16、第二绝缘层18和第三绝缘层20。层间电介质层40设置在绝缘盖层34上，字线接触插塞CT形成在层间电介质层40中并且穿过绝缘盖层34，与埋入式字线30切过第三绝缘层20的端部直接接触。

根据本实用新型一实施例，半导体存储装置的有源区12、周围结构16、第一绝缘层14、第二绝缘层18和第三绝缘层20的制作方法可包括以下步骤。首先，提供衬底10，例如是硅(Si)衬底、外延硅(epitaxial silicon)衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底，或者绝缘上覆硅衬底(silicon-on-insulator，SOI)，但不限于此。接着，进行图案化工艺(例如微影暨蚀刻工艺、双重图案化工艺、多重图案化工艺、间隙壁图案转移工艺)以在衬底10中形成隔离沟槽(图未示)，由隔离沟槽在衬底10中定义出有源区12和周围结构16的图案，同时区分出阵列区R1和周围区R2。接着，可进行氧化制作工艺(例如热氧化或临场蒸气氧化工艺)以氧化部分衬底10，沿着隔离沟槽的底面和侧壁形成第一绝缘层14。第一绝缘层14例如是一氧化硅(SiO_x)层。可通过控制氧化时间来控制第一绝缘层14的厚度，使形成在阵列区R1的第一绝缘层14(第一部分14a)可以完全填满阵列区R1的隔离沟槽，形成在周围区R2的第一绝缘层14(第二部分14b)则是保形(conformal)地覆盖在周围结构16外侧的隔离沟槽的侧壁(即周围结构16的外侧边缘16b)和底面上，不会填满周围结构16外侧的隔离沟槽。在一些实施例中，也可选择利用具有优良缝隙填充能力的沉积工艺(例如原子层沉积工艺)来形成第一绝缘层14填满阵列区R1的隔离沟槽。接着，可进行沉积工艺(例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺)以全面性地于第一绝缘层14上形成第二绝缘层18和第三绝缘层20，并使第三绝缘层20填满周围结构16外侧的隔离沟槽。第二绝缘层18和第三绝缘层20分别可包括绝缘材料。在一些实施例中，第二绝缘层18优选包括氮化硅(SiN)，可减少夹设在第二绝缘层18和周围结构16之间的第一绝缘层14(第二部分14b)在后续发生边缘凹坑(divot)的现象。第三绝缘层20为周围结构16外侧的隔离沟槽的主要填充材料，可包括氧化硅(SiO_x)或低介电常数(low-k)电介质材料。接着，对第三绝缘层20、第二绝缘层18和第一绝缘层14进行平坦化工艺(例如化学机械抛光工艺)以移除多余的第三绝缘层20、第二绝缘层18和第一绝缘层14，直到显露出有源区12和周围结构16的顶面。平坦化工艺后，第三绝缘层20、第二绝缘层18、第一绝缘层14、有源区12和周围结构16的顶面可大致上齐平。

根据本实用新型一实施例，半导体存储装置的埋入式字线30、绝缘盖层34、层间电介质层40和字线接触插塞CT的制作方法可包括以下步骤。完成第三绝缘层20、第二绝缘层18、第一绝缘层14的平坦化工艺之后，接着对衬底10进行另一图案化工艺，以于衬底10中形成沿着方向D1切过有源区12、第一绝缘层14、周围结构16、第二绝缘层18和第三绝缘层20的字线沟槽25。接着，可进行氧化制作工艺或沉积工艺于字线沟槽25内形成栅极电介质层(图未示)和导电材料(图未示)，并使导电材料填满字线沟槽25。栅极电介质层可包括绝缘材料，例如氧化硅、氮化硅或高介电(high-k)常数电介质材料。导电材料可包括金属，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)等金属，或前述金属之化合物或合金，但不限于此。接着，可进行平坦化工艺以移除字线沟槽25外多余的栅极电介质层和导电材料，然后对导电材料进行回蚀刻，直到导电材料仅填充在字线沟槽25的下部25a，从而获得埋入式字线30。接着，可进行沉积工艺，于衬底10上形成一绝缘材料覆盖住埋入式字线30并填满字线沟槽25，然后进行平坦化工艺以移除字线沟槽25外多余的绝缘材料，从而获得填充在字线沟槽25的上部25b的绝缘盖层34。绝缘盖层34可包括绝缘材料，例如氧化硅(SiOx)或氮化硅(SiN)，但不限于此。绝缘盖层34的顶面34a与第三绝缘层20的顶面20a可互相齐平。完成绝缘盖层34后，接着可衬底10上形成多条位线(图未示)，其分别可沿着方向D2延伸并且沿着方向D1平行排列。接着，可进行沉积工艺，于衬底10上形成层间电介质层40并使层间电介质层40填满位线之间的间隙，然后利用图案化工艺、蚀刻工艺、沉积工艺、平坦化工艺等习知的半导体制造方法，形成穿过层间电介质层40、绝缘盖层34而与埋入式字线30端部接触的字线接触插塞CT以及穿过层间电介质层40而与有源区12端部接触的存储节点接触(图未示)。层间电介质层40可包括绝缘材料，例如氧化硅或氮化硅，但不限于此。字线接触插塞CT可包括金属，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)等金属，或前述金属之化合物或合金，但不限于此。

在上述制造过程中，由于制作字线沟槽25的蚀刻步骤对于不同材料(例如硅、氧化硅和氮化硅)会具有不同的蚀刻行为，因此字线沟槽25切过不同材料的部分可具有不同的宽度和深度，导致字线沟槽25中的埋入式字线30可具有不同线宽和厚度。如图2和图3所示，埋入式字线30切过有源区12的部分可包括第一线宽W1和第一厚度T1，切过周围结构16的部分可包括第二线宽W2和第二厚度T2，切过第二绝缘层18的部分可包括第三线宽W3和第三厚度T3，切过阵列区R1的第一绝缘层14(第一部分14a)的部分可包括第四线宽W4和第四厚度T4，切过第三绝缘层20的部分可包括第五线宽W5和第五厚度T5。根据本实用新型一实施例，藉由选择有源区12、周围结构16、第一绝缘层14、第二绝缘层18和第三绝缘层20的材料，例如选择有源区12和周围结构16包括与衬底10相同的材料(例如硅)，第一绝缘层14包括氧化硅(SiO_x)，第二绝缘层18包括氮化硅(SiN)，第三绝缘层20包括氧化硅(SiO_x)，可使埋入式字线30的第一线宽W1和第二线宽W2可大致上相等，且第二厚度T2大于第一厚度T1。第四线宽W4和第五线宽W5可大致上相等，且第四线宽W4和第五线宽W5可大于或等于第一线宽W1和第二线宽W2，第四厚度T4大于第一厚度T1和第二厚度T2。在一些实施例中，可进一步调控字线沟槽25的蚀刻步骤的参数，使字线沟槽25切过第一绝缘层14和有源区12的部分具有大致上相等的宽度，即第一线宽W1和第四线宽W4可大致上相等。藉此，如图2所示，埋入式字线30切过阵列区R1的部分可具有大致上为直线状的边缘。值得注意的是，埋入式字线30切过第二绝缘层18的部分会具有颈部轮廓32并且具有最小的线宽。也就是说，第三线宽W3会小于第一线宽W1、第二线宽W2、第四线宽W4和第五线宽W5的任一者。此外，颈部轮廓32的部分可具有第三厚度T3，第三厚度T3和第五厚度T5可大致上相等，并且大于第一厚度T1和第二厚度T2且小于第四厚度T4。颈部轮廓32的部分为埋入式字线30沿线的最小线宽处，因此也是埋入式字线30沿线的最高电阻值处。换句话说，本实用新型可控制各条埋入式字线30的最高电阻值形成在其切过第二绝缘层18的部分(即颈部轮廓32的部分)，而不会随机地形成在埋入式字线30的其他部分。此外，本实用新型的阵列区R1内的隔离沟槽完全由第一绝缘层14(第一部分14a)填满，因此第二绝缘层18不会形成在阵列区R1内，避免阵列区R1的埋入式字线30发生线宽紧缩。

请参考图4，所绘示为本实用新型另一实施例之半导体存储装置的部分放大俯视示意图。为了满足埋入式字线30的规格要求，可调控字线沟槽25的蚀刻步骤的参数，使字线沟槽25切过第一绝缘层14和有源区12的部分具有不同的宽度，例如使第四线宽W4大于第一线宽W1，从而使得埋入式字线30切过阵列区R1的部分可具有波浪状的边缘。

综合以上，本实用新型提供的半导体存储装置，其沿着周围结构的外侧设置第二绝缘层，藉此可控制各条埋入式字线的最高阻值处为切过第二绝缘层的部分(即颈部轮廓的部分)而不会随机地形成在埋入式字线的其他部分。如此一来，可使埋入式字线之间具有较一致的阻值及信号延迟时间，获得较优化的效能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (14)

1.一种半导体存储装置，其特征在于，包括：

一阵列区，包括多个有源区，以及一第一绝缘层位于所述多个有源区之间；

围绕所述阵列区的一周围区，包括：

一周围结构；

一第二绝缘层，围绕所述周围结构；以及

一第三绝缘层，围绕所述第二绝缘层；以及

至少一埋入式字线，延伸穿过所述阵列区及所述周围区，其中所述埋入式字线切过所述第二绝缘层的部分包括一颈部轮廓。

2.根据权利要求1所述的半导体存储装置，其特征在于，所述埋入式字线切过所述多个有源区的部分包括一第一线宽，所述埋入式字线切过所述周围结构的部分包括一第二线宽，所述埋入式字线切过所述第二绝缘层的部分包括一第三线宽，其中，所述第三线宽小于所述第一线宽和所述第二线宽。

3.根据权利要求2所述的半导体存储装置，其特征在于，所述第一线宽等于所述第二线宽。

4.根据权利要求2所述的半导体存储装置，其特征在于，所述埋入式字线切过所述第一绝缘层的部分包括一第四线宽，所述埋入式字线切过所述第三绝缘层的部分包括一第五线宽，其中，所述第四线宽和所述第五线宽大于或等于所述第一线宽和所述第二线宽。

5.根据权利要求4所述的半导体存储装置，其特征在于，所述第四线宽等于所述第五线宽。

6.根据权利要求1所述的半导体存储装置，其特征在于，所述第一绝缘层还位于所述周围结构及所述第二绝缘层之间并围绕所述周围结构，其中，所述周围结构和所述第二绝缘层由所述第一绝缘层区隔开，不直接接触。

7.根据权利要求6所述的半导体存储装置，其特征在于，所述第一绝缘层与所述第三绝缘层由所述第二绝缘层区隔开，不直接接触。

8.根据权利要求1所述的半导体存储装置，其特征在于，所述第一绝缘层和所述第三绝缘层包括氧化硅，所述第二绝缘层包括氮化硅。

9.根据权利要求1所述的半导体存储装置，其特征在于，所述埋入式字线切过所述多个有源区的部分包括一第一厚度，所述埋入式字线切过所述周围结构的部分包括一第二厚度，所述埋入式字线切过所述第二绝缘层的部分包括一第三厚度，其中，所述第三厚度大于所述第一厚度和所述第二厚度。

10.根据权利要求9所述的半导体存储装置，其特征在于，所述第二厚度大于所述第一厚度。

11.根据权利要求9所述的半导体存储装置，其特征在于，所述埋入式字线切过所述第一绝缘层的部分包括一第四厚度，所述第四厚度大于所述第一厚度、所述第二厚度和所述第三厚度。

12.根据权利要求9所述的半导体存储装置，其特征在于，所述埋入式字线切过所述第三绝缘层的部分包括一第五厚度，所述第五厚度等于所述第三厚度。

13.根据权利要求1所述的半导体存储装置，其特征在于，还包括一绝缘盖层位于所述埋入式字线上，其中，所述绝缘盖层的顶面与所述第三绝缘层的顶面齐平。

14.根据权利要求1所述的半导体存储装置，其特征在于，围绕所述周围结构的所述第二绝缘层包括波浪状轮廓。

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