CN114582796A - 一种半导体器件制造工艺中位线空气间隔的形成方法 - Google Patents

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Abstract

本发明公开了一种半导体器件制造工艺中位线空气间隔的形成方法，属于半导体制造领域，包括步骤：在半导体器件制造工艺中形成位线后，在位线上依次顺序沉积SiN/C/SiN形成三层薄膜，在位线与位线之间形成连接凹槽，对连接凹槽进行填充形成接触；之后将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除，使SiN/C/SiN层中的C层露出；然后进行等离子体灰化处理去除C层从而形成空气间隔；接着在形成的空气开口处的上部连续沉积第一金属层和第二金属层后，再进行图案化处理，形成位线空气间隔。本发明在不造成图案损坏的情况下使寄生电容减少，且实现不另外沉积封盖膜质以及空气间隔蚀刻工艺，从而使图案损伤最小化。

Description

一种半导体器件制造工艺中位线空气间隔的形成方法
技术领域
本发明涉及半导体制造领域，更为具体的，涉及一种半导体器件制造工艺中位线空气间隔的形成方法。
背景技术
现有技术中，为提高DRAM器件的性能，使其达到更高等级的微缩及更快速的存储单元运作，缩小寄生电容，已发展了一种在位线附近设置空气间隔的方案。但是这种方案由于膜质的刻蚀选择比和电偶腐蚀作用，会出现位线损坏的情况。所以需要一种新的方案来形成空气间隔，防止这个现象的发生。
发明内容
本发明的目的在于克服现有技术的不足，提供一种半导体器件制造工艺中位线空气间隔的形成方法，在不造成图案损坏的情况下使寄生电容减少，且实现不另外沉积封盖膜质以及空气间隔蚀刻工艺，从而可以使图案损伤最小化等。
本发明的目的是通过以下方案实现的：
一种半导体器件制造工艺中位线空气间隔的形成方法，包括如下步骤：
在半导体器件制造工艺中形成位线后，在位线上依次顺序沉积SiN/C/SiN形成三层薄膜，在位线与位线之间形成连接凹槽，对连接凹槽进行填充形成接触；
之后将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除，使SiN/C/SiN层中的C层露出；
然后进行等离子体灰化处理去除C层从而形成空气间隔；
接着在形成的空气开口处的上部连续沉积第一金属层和第二金属层后，再进行图案化处理，形成最终位线空气间隔，C层即碳层，SiN即氮化硅。
进一步地，在所述SiN/C/SiN薄膜中，采用ALD工艺方式沉积C层时进行1~1000次，ALD工艺即原子层沉积工艺。
进一步地，在所述SiN/C/SiN薄膜中，第一层SiN厚度在10~1000Å之间。
进一步地，在所述SiN/C/SiN薄膜中，第三层SiN厚度在10~1000Å之间。
进一步地，将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除时采用湿法蚀刻或干法蚀刻工艺。
进一步地，在去除C层时利用O2等离子体源或H2/N2等离子体源的等离子体灰化方法。
进一步地，利用PVD工艺沉积第一金属层，利用CVD工艺沉积第二金属层。
进一步地，所述第一金属层为低共形性特性，所述第二金属层为高共形性特性。
进一步地，沉积第一金属层之后，包括子步骤：进行空气间隔封盖处理。
本发明的有益效果包括：
本发明不造成图案损坏的情况下使寄生电容减少。
本发明形成空气间隔后，由于不另外沉积封盖膜质以及空气间隔蚀刻工艺，从而可以使图案损伤最小化。
本发明由于利用工艺选择比优秀的干法等离子体灰化处理方法，所以不会给其他膜质或图案造成影响。
本发明可将不同共形性特性的金属膜质进行沉积及图案化处理。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明方法步骤示意图；
图中，（a）为在位线上沉积SiN/C/SiN的示意图，（b）为在位线之间形成连接凹槽的示意图，（c）为填充连接凹槽的示意图，（d）为去除外层SiN的示意图，（e）为去除C层的示意图，（f）为沉积第一金属层的示意图，（g）为沉积第二金属层的示意图，（h）为进行蚀刻处理的示意图；1-外层SiN，2-内层SiN，3-C层，4-位线，5-连接凹槽，6-填充，7-掺杂多晶硅，8-第一金属层，9-第二金属层。
具体实施方式
本说明书中所有实施例公开的所有特征，或隐含公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合和/或扩展、替换。
实施例1
传统技术是在位线上沉积SIN/ Oxide/ SiN 3层膜，Oxide为氧化物，再进行焊盘图案化，再利用氧化物湿法刻蚀将露出的氧化层区域去除，形成空气间隔的制造方法。
在使用传统技术形成空气间隔的过程中，如要达到与本发明基本相当的技术效果，需确保膜质刻蚀选择比的工艺条件足够优秀，以及需要可控制寄生电容的DRAM操作技术，还要确保可控制寄生电容的低介电率的膜质条件等技术，以上技术均非常困难。因此，本发明提出一种新的方案来形成空气间隔，解决背景技术中提出的问题。在具体实施过程中，本发明实施例提供一种半导体器件制造工艺中位线空气间隔的形成方法，包括如下步骤：
在半导体器件制造工艺中形成位线后，在位线上依次顺序沉积SiN/C/SiN形成三层薄膜，如图1中（a）所示，包括外层SiN 1、内层SiN 2、C层3、位线4和掺杂多晶硅7；在位线与位线之间形成连接凹槽5，如图1中（b）所示；对连接凹槽5进行填充6形成接触，如图1中（c）所示；
之后将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除，使SiN/C/SiN层中的C层露出，如图1中（d）所示；
然后进行等离子体灰化处理去除C层从而形成空气间隔，如图1中（e）所示；
接着在形成的空气开口处的上部连续沉积第一金属层8，如图1中（f）所示；然后再沉积第二金属层9，如图1中（g）所示；然后再进行蚀刻处理，形成最终位线空气间隔，如图1中（h）所示。位线下方为掺杂多晶硅。
实施例2
在实施例1的基础上，在所述SiN/C/SiN薄膜中，采用ALD工艺方式沉积C层时进行1~1000次。
实施例3
在实施例1的基础上，在所述SiN/C/SiN薄膜中，第一层SiN厚度在10~1000Å之间。
实施例4
在实施例1的基础上，在所述SiN/C/SiN薄膜中，第三层SiN厚度在10~1000Å之间。
实施例5
在实施例1的基础上，将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除时采用湿法蚀刻或干法蚀刻工艺。
实施例6
在实施例1的基础上，在去除C层时利用O2等离子体源或H2/N2等离子体源的等离子体灰化方法。
实施例7
在实施例1的基础上，利用PVD工艺沉积第一金属层，利用CVD工艺沉积第二金属层。
实施例8
在实施例1或7的基础上，所述第一金属层为低共形性特性，所述第二金属层为高共形性特性。
实施例9
在实施例1的基础上，沉积第一金属层之后，包括子步骤：进行空气间隔封盖处理。
除以上实例以外，本领域技术人员根据上述公开内容获得启示或利用相关领域的知识或技术进行改动获得其他实施例，各个实施例的特征可以互换或替换，本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (9)

1.一种半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，包括如下步骤：
在半导体器件制造工艺中形成位线后，在位线上依次顺序沉积SiN/C/SiN形成三层薄膜，在位线与位线之间形成连接凹槽，对连接凹槽进行填充形成接触；
之后将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除，使SiN/C/SiN层中的C层露出；
然后进行等离子体灰化处理去除C层从而形成空气间隔；
接着在形成的空气开口处的上部连续沉积第一金属层和第二金属层后，再进行图案化处理，形成最终位线空气间隔，C层即碳层，SiN即氮化硅。
2.根据权利要求1所述的半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，在所述SiN/C/SiN薄膜中，采用ALD工艺方式沉积C层时进行1~1000次，ALD工艺即原子层沉积工艺。
3.根据权利要求1所述的半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，在所述SiN/C/SiN薄膜中，第一层SiN厚度在10~1000Å之间。
4.根据权利要求1所述的半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，在所述SiN/C/SiN薄膜中，第三层SiN厚度在10~1000Å之间。
5.根据权利要求1所述的半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，将位线侧壁上沉积的SiN/C/SiN层中最外层SiN层去除时采用湿法蚀刻或干法蚀刻工艺。
6.根据权利要求1所述的半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，在去除C层时利用O2等离子体源或H2/N2等离子体源的等离子体灰化方法。
7.根据权利要求1所述的半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，利用PVD工艺沉积第一金属层，利用CVD工艺沉积第二金属层。
8.根据权利要求1或7任一项所述的半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，所述第一金属层具有低共形性特性，所述第二金属层具有高共形性特性。
9.根据权利要求1所述的半导体器件制造工艺中位线空气间隔的形成方法，其特征在于，在沉积第一金属层之后，包括子步骤：进行空气间隔封盖处理。
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