CN113690220A - 一种半导体器件及其制造方法和电子设备 - Google Patents

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杨涛
李俊峰
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Abstract

本发明公开一种半导体器件及其制造方法和电子设备，涉及半导体技术领域，以解决在位线结构外侧沉积三层或更多层侧墙材料来形成侧墙，工艺复杂的问题。所述半导体器件包括：衬底；形成在衬底上的位线结构；以及，形成在位线结构外侧的侧墙；侧墙由第一侧墙和第二侧墙构成，第二侧墙形成在第一侧墙的外侧。所述半导体器件的制作方法用于制作半导体器件。本发明提供的半导体器件用于电子设备。

Description

一种半导体器件及其制造方法和电子设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法和电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)通过利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。DRAM的结构简单，每一个比特的数据都只需一个电容跟一个晶体管处理。同时DRAM密度高，单位体积的容量较高因此成本较低。
随着半导体存储元件变得高度集成，在制作DRAM过程中，需要在位线结构外侧形成侧墙，传统的工艺步骤是沉积三层或更多层侧墙材料，经过处理形成最终的侧墙，在此过程中工艺复杂、浪费材料。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法和电子设备，用于避免在位线结构外侧沉积三层或更多层侧墙材料来形成侧墙，工艺复杂的问题。
为了实现上述目的，本发明提供一种半导体器件。该半导体器件包括：
衬底；
形成在衬底上的位线结构；
以及，形成在位线结构外侧的侧墙；
侧墙由第一侧墙和第二侧墙构成，第一侧墙形成在位线结构的外侧，第二侧墙形成在第一侧墙的外侧。
与现有技术相比，本发明提供的半导体器件中，通过在位线结构的外侧形成侧墙。上述侧墙由第一侧墙和第二侧墙构成，第一侧墙形成在位线结构的外侧，并在第一侧墙的外侧上形成第二侧墙，此时可以确保在位线结构外侧形成侧墙的同时，简化工艺步骤，节省材料和制作时间，提高工作效率。
本发明还提供一种半导体器件的制作方法。该半导体器件的制作方法包括：
提供一衬底；
在衬底上形成位线结构；
在位线结构的外侧形成两层子侧墙结构的侧墙。
与现有技术相比，本发明提供的半导体器件的制作方法的有益效果与上述技术方案所述的半导体器件的有益效果相同，此处不做赘述。
本发明还提供一种电子设备，包括上述技术方案的半导体器件。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案所述的半导体器件的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了一种现有技术中半导体存储器件结构示意图；
图2示出了本发明实施例提供的半导体存储器件的结构示意图；
图3至图7示出了本发明实施例中制造半导体存储器件中的各个阶段中实施例示意图；
图8示出了本发明实施例提供的半导体存储器件剖面图。
附图标记：
第一间隔结构100、第二间隔结构102、第一侧墙104、第二侧墙106、第三侧墙108、第四侧墙110、第五侧墙112、衬底114、第一有源区116、第二有源区118、栅极区域120、位线结构122、绝缘层124、位线126、位线接触部128、间隔材料层130、存储接触部132。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的存储器区(memory cell region)以及由控制电路构成的周边元件区(peripheral area)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路利用横跨存储器区并与各存储单元电连接的字线(word line，缩写为WL)与位线(bit line，缩写为BL)，可定位至每一存储单元以控制其数据的存取。
通过对上述半导体器件进行分析发现，在制作DRAM时，在现有技术中，如图1所示，位线126外围形成的第一间隔结构100通常采用SiN-SiO2-SiN三重侧墙构成(为了方便说明上述第一间隔结构100的三重侧墙分别为第一侧墙104、第三侧墙108和第四侧墙110)。位线接触部128外围形成的第二间隔结构102通常采用SiN-SiN-SiN三重侧墙构成(为了方便说明上述第二间隔结构102的三重侧墙分别为第一侧墙104、第五侧墙112和第一侧墙104)。所以在传统的工艺步骤中，形成位线结构的侧墙需要沉积三层或更多层侧墙材料，工艺复杂，浪费材料，制作周期长。
此外由于第一间隔结构100和第二间隔结构102采用的材料为导电率高的材料，容易使位线126、位线接触部128形成的位线结构122和存储接触部132之间产生寄生电容，并且由于寄生电容的数值较大，会影响存储器件的正常工作，使存储器件的性能降低。
为了解决在位线结构外侧形成侧墙，传统的工艺步骤需要沉积三层或更多层侧墙材料，经过处理形成最终的侧墙，在此过程中工艺复杂、浪费材料的问题。本发明实施例提供了一种半导体器件及其制造方法和电子设备，利用第二侧墙替代形成在SiN侧墙外围的其他侧墙，降低了寄生电容，简化了工艺步骤，节省材料和制作时间，提高了工作效率。
为了方便描述，下文仅描述本发明实施例提供的半导体器件与现有技术中的半导体器件的不同之处，其它未描述的结构，可以参考现有技术的描述。当然，本领域技术人员也可以在下文基础上结合本发明实施例的描述，对现有其它半导体器件进行改进。
针对上述问题，如图2所示，本发明实施例提供一种半导体器件。该半导体器件包括：衬底114、位线结构122、第一侧墙104、第二侧墙106和存储接触部132。
如图2所示，上述衬底114可以是例如体硅衬底、绝缘体上硅(silicon oninsulator，缩写为SOI)衬底、锗衬底、绝缘体上锗(germanium on insulator，缩写为GOI)衬底、硅锗衬底或以外延生长方式形成的外延薄膜衬底。下面以硅衬底为例进行描述。
如图2所示，上述衬底114可以设有晶体管，该晶体管的类型可以根据实际应用场景决定。例如：可以为常见的埋沟晶体管等。该晶体管具有第一有源区116、第二有源区118以及第一有源区116和第二有源区118之间的栅极区域120。此时，当上述位线结构122和存储接触部132形成在衬底114时，位线结构122设在第一有源区116上，存储接触部132设在第二有源区118上，存储接触部132位于位线结构122的一侧。应理解，上述衬底114还可能形成有另一位线结构122，但该位线结构122并未设在第一有源区116上。但无论如何，该位线结构122均包括：绝缘层124、位线126和位线接触部128。位线接触部128形成在衬底114上，位线126形成在位线接触部128与绝缘层124之间。在上述位线结构122外侧形成侧墙。侧墙由第一侧墙104和第二侧墙106构成。
如图2所示，示例的，在衬底114上具有碗型空间，间隔材料层130填充上述碗型空间。第二侧墙106覆盖碗型空间，并且第二侧墙106的表面与衬底114的表面齐平。此时，可以避免后期在形成存储接触部132的过程中刻蚀或进行其他去除工艺时产生图案缺陷。
如图2和图8所示，上述第一侧墙104形成在位线结构122的外侧。此时，可以选用Si3N4侧墙等具有隔离作用的材料层作为第一侧墙104。应理解，第一侧墙104的材料还可以根据实际情况选择，例如氧化物等材料，但不仅限于此。当第一侧墙104的厚度为0nm～50nm时，第一侧墙104可以起到更好的隔离作用。例如：第一侧墙104的厚度可以为0nm、15nm、23nm或50nm，但不仅限于此，第一侧墙104的厚度也可以根据实际情况选择。
如图2和图8所示，上述第二侧墙106形成在第一侧墙104的外侧。此时可以确保在位线结构122外侧形成侧墙的同时，简化工艺步骤，节省材料和制作时间，提高工作效率。
此外，采用SiBN侧墙或SiCN侧墙等低介电常数(low k)材料层作为第二侧墙106，以减少寄生电容，降低信号串扰的同时，还可以拉近存储接触部132与位线结构122的距离，从而提高器件的集成度。另外，当寄生电容减小时，不仅可以降低信号串扰，还可以减少器件内信号延时的问题，提高器件的运行速度。
如图2所示，上述第二侧墙106由同一材料一次成形。示例的，第二侧墙106由低介电常数的SiBN或SiCN一次沉积成形的，简化工艺步骤，节省材料和制作时间，提高工作效率。第二侧墙106覆盖在第一侧墙104的表面。
当第二侧墙106的厚度为5nm～500nm时，第二侧墙106可以与第一侧墙104相配合，以进一步降低寄生电容，提高器件集成度和运行速度。例如：第二侧墙106的厚度可以为5nm、85nm、210nm或500nm，但不仅限于此，在实际应用中，还可以根据实际情况调整第二侧墙106的厚度。
例如：当第一侧墙104的厚度为23nm，第二侧墙106的厚度为356nm时，第二侧墙106可以与第一侧墙104相配合，不仅可以起到更好的隔离作用，还可以进一步降低寄生电容，提高器件集成度和运行速度。
如图2所示，示例的，在衬底114的第一有源区116上设有两个位线结构122，在这两个位线结构122之间具有一个设在第二有源区118上的存储接触部132。由于位线结构122上覆盖有第一侧墙104，在第一侧墙104的外侧上形成有第二侧墙106，并且第二侧墙106含有低介电常数材料，此时可以避免位线结构122与存储接触部132之间形成寄生电容，提高存储器件的性能。同时由于采用第二侧墙106替代了原有的SiO2侧墙、SiN侧墙等多层侧墙的制作方式，使位线结构122外围形成的第一侧墙104变少，简化了制作工艺，节省材料和制作时间，提高了工作效率。
本发明实施例还提供了一种半导体器件的制作方法。该半导体器件的制作方法包括：
如图3所示，提供一衬底114。至于衬底114的选择可以参考前文，在此不再赘述。上述衬底114设有晶体管，该晶体管具有第一有源区116、第二有源区118以及第一有源区116和第二有源区118之间的栅极区域120。位线结构122设在第一有源区116上，位线结构122的具体构成可以参考前文，在此不再赘述。
如图4所示，在位线结构122的外侧形成两层子侧墙结构的侧墙。
如图4所示，在每个位线结构122的绝缘层124、位线126和位线接触部128的外侧形成第一侧墙104。示例的，采用原子层沉积的方式沉积Si3N4形成第一侧墙104，即上述第一侧墙104采用Si3N4侧墙，应理解，第一侧墙104的材料还可以根据实际情况选择，例如氧化物等材料，但不仅限于此。第一侧墙104的厚度为0nm～50nm。第一侧墙104的厚度还可以根据实际情况选择，第一侧墙104还可以采用其他适于实用的方式形成。
如图5所示，在衬底114和第一侧墙104上沉积间隔材料层130。示例的，采用原子层沉积的方式沉积低介电常数的SiBN或SiCN形成间隔材料层130。即上述第二侧墙106由同一材料一次成形。应理解，间隔材料层130还可以采用其他适于实用的方式形成。
如图5所示，上述间隔材料层130填充位于位线结构122的接触部外侧的低于衬底114表面的部位。示例的，在衬底114上具有碗型空间，间隔材料层130填充上述碗型空间。
如图6所示，刻蚀间隔材料层130，去除衬底114表面的材料，形成覆盖在相应第一侧墙104外侧的第二侧墙106。第二侧墙106的表面与衬底114的表面平齐。
上述去除方式为湿法刻蚀或干法刻蚀。例如：采用等离子刻蚀去除。当采用湿法刻蚀时，湿法刻蚀的腐蚀溶液采用浓度为75％～85％，温度为140°～165°的磷酸水溶液或HF、H2O2和H2SO4三者形成的混合水溶液，其中，HF、H2O2和H2SO4的配比可以根据实际情况选择，在此不再赘述。
示例的，湿法刻蚀的腐蚀溶液可以采用浓度为80％，温度为160°的磷酸水溶液，或者具有一定配比的HF、H2O2和H2SO4，当然也可以根据实际情况进行设置。采用上述腐蚀溶液去除部分间隔材料层130的同时不会去除其它膜质，例如第一侧墙104，不会影响后续工艺，影响器件的性能。
如图6所示，在第一侧墙104的外侧形成第二侧墙106，第二侧墙106含有低介电常数材料。上述第二侧墙106为低介电常数的SiBN侧墙或SiCN侧墙，但不限于此。第二侧墙106的厚度为5nm～500nm。应理解，第二侧墙106的厚度还可以根据实际情况选择，不限于此。
如图7所示，在位线结构122的外侧形成两层子侧墙结构的侧墙之后还包括：在衬底114上形成存储接触部132。存储接触部132设在第二有源区118上，并且存储接触部132位于位线结构122的一侧。
与现有技术相比，本发明实施例提供的半导体器件的制作方法，其有益效果与上述实施例提供的半导体器件的有益效果相同，在此不做赘述。
本发明实施例还提供一种电子设备。该电子设备包括图2所示的半导体器件。
作为一种可能的实现方式，本发明实施例提供的电子设备可以包括例如基站等通讯设备以及例如手机、平板电脑、可穿戴设备等终端设备，但不仅限于此。进一步，电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。计算机、手机、基站、服务器等，但不仅限于此。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (15)

1.一种半导体器件，其特征在于，包括：
衬底；
形成在所述衬底上的位线结构；
以及，形成在所述位线结构外侧的侧墙；
所述侧墙由第一侧墙和第二侧墙构成，所述第一侧墙形成在所述位线结构的外侧，所述第二侧墙形成在所述第一侧墙的外侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二侧墙含有低介电常数材料。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二侧墙由同一材料一次成形。
4.根据权利要求1所述的半导体器件，其特征在于，所述第二侧墙为低介电常数的SiBN侧墙或SiCN侧墙；所述第二侧墙的厚度为5nm～500nm。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一侧墙为Si3N4侧墙；所述第一侧墙的厚度为0nm～50nm。
6.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：形成在所述衬底上的存储接触部。
7.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成位线结构；
在所述位线结构的外侧形成两层子侧墙结构的侧墙。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述位线结构包括绝缘层、位线和位线接触部。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，在所述位线结构的外侧形成两层子侧墙结构的侧墙包括：
在所述位线结构的绝缘层、位线和位线接触部的外侧形成第一侧墙；
在所述第一侧墙的外侧形成第二侧墙。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，在所述第一侧墙的外侧形成第二侧墙包括：
在所述衬底和第一侧墙上沉积间隔材料层，所述间隔材料层填充位于所述位线结构的接触部外侧的低于衬底表面的部位；
刻蚀所述间隔材料层，去除所述衬底表面的材料，形成在第一侧墙外侧的第二侧墙。
11.根据权利要求10所述的半导体器件的制作方法，其特征在于，所述去除的方式为湿法刻蚀或干法刻蚀。
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，所述湿法刻蚀的腐蚀溶液包括磷酸水溶液；或，
HF、H2O2和H2SO4三者形成的混合水溶液。
13.根据权利要求7所述的半导体器件的制作方法，其特征在于，在所述位线结构的外侧形成两层子侧墙结构的侧墙之后还包括：
在所述衬底上形成存储接触部。
14.一种电子设备，其特征在于，包括如权利要求1～6中任一项所述的半导体器件。
15.根据权利要求14所述的电子设备，其特征在于，所述电子设备包括通讯设备或终端设备。
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JP2016082182A (ja) * 2014-10-22 2016-05-16 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
CN108172620A (zh) * 2017-12-29 2018-06-15 睿力集成电路有限公司 半导体器件结构及其制造方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法

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