CN109659429B - 具有存储器结构的半导体元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 230000004888 barrier function Effects 0.000 claims abstract description 116
- 238000006243 chemical reaction Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims description 283
- 239000011229 interlayer Substances 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 description 59
- 239000002184 metal Substances 0.000 description 59
- 239000010408 film Substances 0.000 description 47
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 28
- 239000000463 material Substances 0.000 description 27
- 239000010936 titanium Substances 0.000 description 24
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 22
- 229910052719 titanium Inorganic materials 0.000 description 22
- 238000000034 method Methods 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000000059 patterning Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910000314 transition metal oxide Inorganic materials 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- IQXBLKYBDCBMNE-UHFFFAOYSA-N [Si]=O.[W] Chemical compound [Si]=O.[W] IQXBLKYBDCBMNE-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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Abstract
本发明公开了一种半导体元件，包括一基板和一存储器结构，该存储器结构设置于基板上。该存储器结构包括：一底电极，设置于基板上方；一势垒层，设置于底电极上；一电阻转换层，设置于底电极上且位于势垒层上方；以及一顶电极，设置于电阻转换层上，并覆盖电阻转换层。其中电阻转换层的一底表面与势垒层的一最上表面相隔开一距离。
Description
技术领域
本发明属于半导体器件技术领域，涉及一种具有存储器结构的半导体元件，且特别是有关于一种半导体元件，其存储器结构的电阻转换层没有势垒层(barrier-freeresistance switching layer)。
背景技术
电阻式随机存取存储器(Resistive random-access memory)(RRAM或ReRAM)是一种非易失性存储器结构。电阻式存储器由于它简单的金属层-绝缘层-金属层(MIM，Metal-Insulator-Metal)结构和规模的可扩展性而深受相关技术人员的注目。目前根据使用的介电材料不同和存储器层材料的不同，从钙钛矿(perovskites)到过渡金属氧化物(transition metal oxides)到硫族(元素)化物(chalcogenides)，已有许多不同形态的ReRAM元件被提出。
电阻转换存储器结构是过渡金属氧化物存储器的示例之一，其为一群双稳态两端存储器元件(two-terminalbistable memory devices)，由于具有不同的电阻态从而实现存储数据。例如一典型的ReRAM元件包括了钨底电极、一氧化硅钨(WSixOy)记忆层、一钛/氮化钛的势垒层和一氮化钛(TiN)顶电极。存储器结构的电阻转换特性很容易受到底电极的轮廓形状与均匀度的影响，连带对具有此存储器结构的存储器元件的稳定度和电子特性造成不可忽视的影响。因此，相关技术人员无不希望可以发展和实现一个具有优异的结构轮廓与均匀度的存储器结构以增进元件的稳定度和电子特性(例如数据存储具有良好稳定度)。
发明内容
本发明有关于一种具有存储器结构的半导体元件，提出一种存储器结构，其电阻转换层没有势垒层与之接触，进而使得应用实施例的存储器结构的半导体元件的稳定度和电子特性可以有效地改善。
根据一实施例，提出一种半导体元件，包括一基板和一存储器结构，该存储器结构设置于基板上。该存储器结构包括：一底电极(bottom electrode)，设置于基板上方；一势垒层(barrier layer)，设置于底电极上；一电阻转换层(resistance switching layer)，设置于底电极上且位于势垒层上方；以及一顶电极(top electrode)，设置于电阻转换层上，并覆盖电阻转换层。其中电阻转换层的一底表面与势垒层的一最上表面(an uppermostsurface)相隔开一距离。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1A-1K绘示本发明第一实施例的一半导体元件的制造方法的示意图。
图2A-2L绘示本发明第二实施例的一半导体元件的制造方法的示意图。
图3A-3L绘示本发明第二实施例的半导体元件的另一种制造方法的示意图。
图4A-4G绘示本发明第三实施例的一半导体元件的制造方法的示意图。
【符号说明】
10：基板；
11A：源极区域；
11B：漏极区域；
13：层间介电层；
130：图案化层间介电层；
121：栅极绝缘层；
123：栅极电极；
15A、15B、15A’、15B’：导电接触；
14：接触势垒膜；
14’：图案化接触势垒膜；
14”：下凹的图案化接触势垒膜；
14h、145h：凹槽；
16：空间；
20、24：介电层；
17h、20h：孔洞；
17、23：金属层；
17S：金属间隙壁；
175：图案化金属间隙壁；
22：势垒膜；
22’：图案化势垒膜；
22h：凹槽；
23’：图案化金属层；
230：底电极；
220、221、221’：势垒层；
240、240’、241、132：绝缘层；
132’：图案化绝缘层；
25、25B：电阻转换层；
220a、221a、23a、14a、15a、15A-a、15B-a、132a’、240a：上表面；
23b、25b、15B-b、25B-b：底表面；
23c、25c、230c、221c、14c、15B-c、25B-c：侧壁；
281：金属钛层；
282：氮化钛层；
281’：图案化金属钛层；
282’：图案化氮化钛层；
d1、d2、d3：距离；
L：深度。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
在此发明内容的实施例中，提出一种具有存储器结构的半导体元件。实施例的一存储器结构包括：一底电极(bottom electrode)、一不具有势垒层的电阻转换层(abarrier-free resistance switching layer)和一顶电极(top electrode)，其中底电极的侧壁或底表面处设置一势垒层(a barrier layer)。根据实施例，在水平面上，势垒层的一最上表面(uppermost surface)低于底电极的一上表面。因此，根据实施例的结构，电阻转换层的一底表面与势垒层的最上表面可相隔开一距离。如实施例所公开的内容，应用实施例的一存储器结构的半导体元件，可以有效增进半导体元件的稳定度和电子特性；例如，在进行存储器结构的设置/复位操作(SET/RESET operation)时，实施例的一存储器结构可提供一可辨识的感测窗口(detectable sensing window)。
以下提出三个相关实施例，配合附图以详细说明本发明所提出的结构与可应用的制作流程。再者，具有一无势垒层的电阻转换层的一实施例的存储器结构，可设置于对应一导电接触(conductive contact)(例如连接一基板上的一晶体管的源极/漏极)，或是可设置于对应金属层间介电层(IMD)其中之一的一导孔(via)。实施例中，以存储器结构设置于对应一导电接触为例作为说明，但本发明并不以此为限。
以下提出的结构与流程细节，例如元件之间的空间安排与层/元件的形成步骤，均说明于如下实施例中。然而本发明并不仅限于此。需注意的是，本发明并非显示出所有可能的实施例，本领域技术人员可在不脱离本发明的精神和范围内对实施例的结构和工艺加以变化与修饰，以符合实际应用所需。而实施例中相同和/或相似的元件沿用相同和/或相似的标号，以便于清楚说明。再者，图标中的元件尺寸并不必然依实际比例进行绘示。因此，说明书和附图内容仅用于叙述实施例，而非用于限缩本发明的保护范围。
再者，说明书与权利要求项中所使用的序数例如“第一”、“第二”、“第三”等的用词，是为了修饰权利要求项的元件，其本身并不意含及代表该元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
＜第一实施例>
图1A-1K绘示本发明第一实施例的一半导体元件的制造方法的示意图。在形成实施例的一存储器结构之前，先提供具有一晶体管(transistor)的结构。如图1A所示，提供一基板10，一应用例的一晶体管设置于基板10上，以及一层间介电(interlayer dielectric，ILD)层13，设置在基板10上方并覆盖晶体管。晶体管可包括一栅极电极(例如多晶硅栅极)123，设置于一栅极绝缘层121上、两个掺杂区域(doping regions)(如N型重掺杂浓度(N+heavy doping concentration))例如一源极区域11A和一漏极区域11B，以及导电接触(conductive contact)15A和15B，设置在基板10上方且位于层间介电层13中，其中导电接触15A和15B分别连接(例如直接接触)源极区域11A和漏极区域11B。
另一介电层20，例如一氧化层，沉积于层间介电层13上，如图1B所示。在一实施例中，沉积的介电层20具有(但不限制于)在约
至约/>
范围之间的一厚度；例如，约
。之后，一孔洞20h形成于介电层20中，如图1C所示，以定义出后续形成一底电极的一区域。介电层20可包括与层间介电层13相同的材料，或是其他的绝缘材料。
在一实施例中，一势垒膜(barrier film)22(例如氮化钛(TiN))沉积于介电层20上且形成一内衬(liner)于孔洞20h中，之后沉积一材料层(例如一金属层23，以于后续工艺中形成一底电极)，如图1D所示。在一实施例中，沉积的势垒膜22具有(但不限制于)在约
至约/>
范围之间的一厚度；例如，约/>
。另外，金属层23(或底电极)的材料包括，但不限制于，钨(tungsten，W)、铪(Hf)、钽(Ta)、铜、铁、钛、镍、氮化钛(TiN)、氮化钽(TaN)和其他可应用的材料。
之后，金属层23和一部分的势垒膜22(位于介电层20上方)以一平坦化步骤例如化学机械研磨(chemical-mechanical polishing，CMP)而移除，如图1E所示。因此，一图案化势垒膜(patterned barrier film)22’和一图案化金属层(patterned metal layer)23’(后续也称底电极23’)留在孔洞20h中。
接着，移除部分的图案化势垒膜22’，例如通过一回蚀步骤(an etching backstep)，以形成一势垒层(barrier layer)220和一凹槽(recess)22h于势垒层220上，如图1F所示。值得注意的是，附图是绘示结构的剖面示意图，而实施例中形成的凹槽从一上视角度观看是围绕图案化金属层23’的。
另一介电层24还形成于介电层20和图案化金属层23’的上方，以填满孔洞20h，如第图G所示。之后，对介电层24和20进行回蚀或是研磨例如CMP，因而在例如CMP步骤之后形成一绝缘层(insulation)240，如图1H所示。在一实施例中，介电层24可能和介电层20包括相同材料或不同材料。再者，介电层24、20可能和层间介电层13包括相同材料或不同材料。在图1H中，其显示势垒层220围绕(或包围)图案化金属层23’的一底表面和部分侧壁。再者，势垒层220的最上表面(an uppermost surface)220a低于绝缘层240的一上表面240a。
之后，例如经由一电浆氧化步骤(plasma oxidation step)，形成一电阻转换层(resistance switching layer)25，如图1I所示，且一顶电极设置于电阻转换层25上以覆盖电阻转换层25。图1I中，电阻转换层25形成的位置高于势垒层220的最上表面220a。在一实施例中，形成的电阻转换层具有(但不限制于)约
的一厚度。另外，电阻转换层的材料(单层材料)包括，但不限制于，二氧化硅、二氧化铪、氧化钛(TiOx)、氮氧化钛(TiON)、氧化钨(WOx)、氧化钽(Ta2O5)、氧化铝(Al2O3)和其他可应用的材料。
之后，一金属钛层(Ti layer)281和一氮化钛层(TiN layer)282设置于电阻转换层25上方，如图1J所示；并以一图案化工艺(例如：刻蚀)而形成一顶电极(top electrode)(包括一图案化金属钛层281’和一图案化氮化钛层282’)以及一绝缘层(an insulatinglayer)240’，如图1K所示。而已知的其他可应用的膜层也可选用而形成顶电极，本发明对于顶电极的相关层和/或材料的内容并不多做限制。顶电极的材料例如是，但不限制是，包括氮化钛(TiN)、钛、钽(Ta)、氮化钽(TaN)、铜、钨、铂(Pt)、铱(Ir)、钌(Ru)、镍、铝和其他可应用的材料。
图1K绘示本发明第一实施例的一半导体元件的示意图。如图1K所示，电阻转换层25的底表面25b高于势垒层220的最上表面220a，且与势垒层220的最上表面220a相隔开一距离d1。在一实施例中，距离d1等于或大于
(＝1nm)。在其他实施例中，距离d1在/>
至
的范围内。再者，电阻转换层25直接设置于底电极23’上，且势垒层220围绕底电极23’的一底表面23b与部分的侧壁23c，其中势垒层220的最上表面220a和底电极23’的上表面23a相隔开距离d1。再者，如图1K所示的绝缘层240’，其围绕电阻转换层25并直接接触(物理性地接触)电阻转换层25的所有侧壁25c。绝缘层240’和层间介电层13的材料可以相同或不相同，本发明对此并不多做限制。因此，此实施例中形成的电阻转换层25是没有势垒层与之接触的。电阻转换层25被顶电极(i.e包括图案化金属钛层281’和图案化氮化钛层282’)、底电极23’和绝缘层240’所包围。
根据操作试验，实施例的存储器结构在一低阻态(low resistance state，LRS)和一高阻态(high resistance state，HRS)之间，仍存在有一可辨识区间(a recognizedregion)而可提供一感测窗口(sensing window)；即使是在一极低失败机率(failurerate)例如10-5机率(＝10ppm)下所对应的低组态和高组态之间，相较于传统的存储器结构(i.e其存储器层被一势垒层包围)，实施例的存储器结构仍存在有一更宽的感测窗口以进行设置/复位的操作(SET/RESET operations)。因此，根据如图1K所示的半导体元件的构型，可以有效增进应用实施例存储器结构的半导体元件的稳定度和电性表现。
＜第二实施例>
第一实施例的存储器结构形成于层间介电层13上(也就是说，位于原先形成的导电接触15A和15B之上，请参照图1K)。在第二实施例中，一存储器结构的部分，例如底电极230和电阻转换层221埋置于层间介电层中(请参照图2K、图2L/3K、图3L)。
图2A-2L绘示本发明第二实施例的一半导体元件的制造方法的示意图。在形成一存储器结构之前，同样先提供具有一晶体管的结构。如图2A所示，提供一基板10，一晶体管设置于基板10上，以及一层间介电(ILD)层13，设置在基板10上方并覆盖晶体管。晶体管可包括一栅极电极(例如多晶硅栅极)123，设置于一栅极绝缘层121上、两个掺杂区域(如N型重掺杂浓度)例如一源极区域11A和一漏极区域11B、导电接触15A和15B设置在基板10上方且位于层间介电层13中，以及接触势垒膜(contact barrier films)14，设置于导电接触15A和15B的侧壁处。其中导电接触15A和15B分别连接(例如直接接触)源极区域11A和漏极区域11B。在一实施例，接触势垒膜14为钛/氮化钛(Ti/TiN)势垒膜。
如图2B所示，移除(例如通过回蚀)部分的导电接触15A和15B和部分的接触势垒膜14，以形成空间(cavities)16、图案化接触势垒膜14’和导电接触15A’和15B’。一实施例中，各空间16具有(但不限制于)一深度L为约
至约/>
之后，等向性沉积一金属层17，以缩小后续工艺中所形成的一底电极的临界尺寸(critical dimension，CD)。在一实施例中，金属层17可利用化学气相沉积(chemicalvapor deposition，CVD)来形成，以利于形成厚度一致的薄膜。金属层17的材料包括，但不限制于，氮化钛(TiN)、钛、铜、铪(Hf)、铝、铂(Pt)、铱(Ir)、钌(Ru)、钽(Ta)、氮化钽(TaN)和其他可应用的材料。实际应用时，对于后端工艺(BEOL)的应用(较低的工艺温度例如＜400℃)，金属层17的材料例如是包括，但不限制于，氮化钛、氮化钽、掺杂钽或钛或铝、或其他可容易以CVD形成一厚度均匀薄膜的可应用的材料。再者，在一实施例中，金属层17具有(但不限制于)在约
至约/>
范围之间的一厚度。
之后，移除部分的金属层17(平坦化步骤)，而停在层间介电层13上，因而在空间16中形成金属间隙壁(metal spaces)17S和孔洞17h，如图2D所示。由于金属层17对于层间介电层13的材料具有更高选择比，因此层间介电层13可以提供平坦化金属层17时的一个良好的停止点。而金属间隙壁17S则可缩减以缩小后续形成的一底电极的临界尺寸，缩小设置/复位操作电流(SET/RESET operation current)
接着，一势垒膜(barrier film)22(例如氮化钛(TiN))沉积于层间介电层13和金属间隙壁17S上，且形成一内衬(liner)于孔洞17h中，之后沉积一材料层例如一金属层23(以在后续工艺中形成一底电极)，如图2E所示。之后，金属层23和一部分的势垒膜22以例如化学机械研磨(CMP)而被移除，而形成一图案化势垒膜(patterned barrier film)22’和一图案化金属层(patterned metal layer)23’于金属间隙壁17S之间，如图2F所示。
之后，如图2G所示，刻蚀移除金属间隙壁17S(由于氮化钛/钨、或氮化钛/氧化物之间的高选择比)，其可通过干刻蚀或湿刻蚀的方式移除金属间隙壁。在此示例中，金属间隙壁17S被完全地移除，然而本发明并不以此为限制(另一种实施例将在稍后如图3G-3L所示进行说明)。具有均匀厚度的金属间隙壁17S不但可以缩减后续形成的一底电极(ex：钨)的临界尺寸，还形成了一更大的空间以进行后续对图案化势垒膜22’(ex：TiN)的刻蚀。而图案化势垒膜22’的刻蚀，在有金属间隙壁17S存在的情况下会比没有金属间隙壁17S存在的情况下来得更容易被进行。
接着，移除部分的图案化势垒膜22’，例如通过回蚀步骤，以形成一势垒层(barrier layer)221，并且图案化接触势垒膜14’也被部分移除而形成凹槽(recesses)14h于下凹的图案化接触势垒膜14”上，如图2H所示。图案化势垒膜22’仅设置于图案化金属层23’的底表面，而图案化金属层23’的侧面则没有图案化势垒膜22’。之后，沉积另一介电层(例如一氧化层)并进行CMP步骤，以形成一绝缘层(insulating layer)241以填满图案化金属层23’和势垒层221周围的空间，也填满凹槽14h，如图2I所示。绝缘层241接触下凹的图案化接触势垒膜14”的上表面14a，以及覆盖图案化导电接触15B’的至少上表面15a。
之后，例如经由一电浆氧化步骤(plasma oxidation step)，形成一电阻转换层(resistance switching layer)25，如图2J所示，且膜层例如一金属钛层281和一氮化钛层282(形成顶电极)设置于电阻转换层25上以覆盖电阻转换层25，如图2K所示。在图2J-2K中，电阻转换层25形成的位置高于势垒层221的最上表面221a。再者，在一实施例中，电阻转换层25的侧壁25c、底电极230的侧壁230c以及势垒层221的侧壁221c实质上彼此对齐。
之后，进行一图案化工艺(例如：刻蚀)而形成一顶电极(包括一图案化金属钛层281’和一图案化氮化钛层282’)，如图2L所示。同样地，已知的其他可应用的膜层也可选用而形成顶电极，本发明对于顶电极的相关层和/或材料的内容并不多做限制。图2L中，层间介电层13、金属钛层281和氮化钛层282同时被刻蚀而形成一图案化层间介电层130、图案化金属钛层281’和图案化氮化钛层282’，其中图案化层间介电层130包围绝缘层241。
图2L绘示本发明第二实施例的一半导体元件的示意图。如图2L所示，势垒层221设置于导电接触(ex：图案化导电接触15B’)上，且势垒层221例如是位于导电接触(ex：图案化导电接触15B’)和底电极230之间。图2L中，电阻转换层25的底表面25b高于势垒层221的最上表面221a，且与势垒层221的最上表面221a相隔开一距离d2。在一实施例中，距离d2在范围约
至约/>
之间。再者，在图2L的示例中，接触势垒膜(i.e下凹的图案化接触势垒膜14”)的上表面14a低于导电接触(i.e图案化导电接触15B’)的上表面。根据第二实施例，绝缘层241(例如氧化层)包围电阻转换层25、底电极230和势垒层221。如图2L中，绝缘层241直接接触电阻转换层25的全部侧壁25c、势垒层221的侧壁221c和底电极230的侧壁230c。换句话说，电阻转换层25、势垒层221和底电极230埋制于绝缘层241内。绝缘层241和层间介电层13的材料可以相同或不相同，本发明对此并不多做限制。因此，第二实施例中的电阻转换层25是没有势垒层与之接触的，其中电阻转换层25是被被顶电极(i.e图案化金属钛层281’和图案化氮化钛层282’)、底电极230和绝缘层241所包围，如图2L所示。
其他制造方法也可应用于第二实施例中，例如，上述如图2G-2L所示的步骤(亦即，金属间隙壁17S被完全地移除)可以修饰和变化为如图3G-3L所示的步骤(亦即，金属间隙壁17S仅被部分地移除)。图3A-3L绘示本发明第二实施例的半导体元件的另一种制造方法的示意图。其中，图3A-3H与图2A-2H相同(亦即，图2G-2L所示的步骤可被图3G-3L所示的步骤取代)。
如图3G所示，研磨金属层23后(如前述图2F中所提出的研磨步骤)，金属间隙壁17S仅被部分地移除以形成图案化金属间隙壁(patterned metal spaces)175，其中图案化金属间隙壁175覆盖图案化接触势垒膜14’且暴露出部分的图案化势垒膜22’。之后，例如通过刻蚀以部分地移除图案化势垒膜22’，而形成一势垒层221’，如图3H所示；由于图案化接触势垒膜14’受到图案化金属间隙壁175的保护，因此在此步骤中，图案化接触势垒膜14’会被保留下来。接着，形成一绝缘层241于图案化金属间隙壁175上，且直接接触图案化金属层23’，如图3I所示。之后，进行类似的步骤，例如形成一电阻转换层25如图3J所示，形成一金属钛层281和一氮化钛层282如图3K所示，和进行顶电极图案化步骤(i.e形成一图案化金属钛层281’和一图案化氮化钛层282’)如图3L所示。图3L即呈现至此的完成结构。该些工艺细节不再赘述。
同样地，根据操作试验，如图2L和3L所示第二实施例的存储器结构在一极低失败机率(failure rate，例如10-5机率(＝10ppm))下所对应的低组态和高组态之间，仍存在有一可辨识区间(a recognized region)，相较于传统的存储器结构(i.e其存储器层被一势垒层包围)，实施例的存储器结构可提供一更宽的感测窗口(sensing window)以进行设置/复位的操作(SET/RESET operations)。因此，根据如图2L和3L所示的半导体元件，可有效增进应用第二实施例存储器结构的半导体元件的稳定度和电性表现。
＜第三实施例>
第三实施例中，设置于层间介电层13中的导电接触(用以连接基板10上的一晶体管的源极/漏极区域)其中一者用以做为实施例的一存储器结构的一底电极。
图4A-4G绘示本发明第三实施例的一半导体元件的制造方法的示意图。在形成一存储器结构之前，同样先提供具有一晶体管的结构。类似图2A，图4A中，一晶体管设置于基板10上，包括一栅极绝缘层121、一栅极电极(例如多晶硅栅极)123、一源极区域11A和一漏极区域11B、一层间介电层13、接触势垒膜14(例如钛/氮化钛)和导电接触15A和15B。
如图4B所示，移除(例如通过回蚀)部分的接触势垒膜14，以形成凹槽(recesses)145h和图案化接触势垒膜14’。在一实施例中，各凹槽145h具有等于或大于约
的一深度。然后，另一介电层20，例如一氧化层，沉积于层间介电层13上，以填满凹槽145h，如图4C所示。在一实施例中，介电层20和层间介电层13可包括相同的材料(或是不同材料，本发明对此并不多做限制)。之后，介电层20例如以化学机械研磨(CMP)而被平坦化(ex：氧化物回蚀)以暴露出导电接触15A和15B的上表面15A-a和15B-a，如图4D所示。而介电层平坦化之后所剩余的层间介电层在图4D(和后续附图)以一绝缘层132做叙述。
接着，例如经由一电浆氧化步骤(plasma oxidation step)，形成一电阻转换层25B(例如形成氧化钨(WOx))于图案化导电接触15A’和15B’上方，如图4E所示。之后，形成一顶电极于电阻转换层25B上，例如沉积一金属钛层281和一氮化钛层282如图4F所示，且通过一图案化步骤而形成一图案化金属钛层281’和一图案化氮化钛层282’如图4G所示。再者，图案化导电接触15A’上的电阻转换层25B在图案化步骤中被移除，请参照图4G中在图案化绝缘层132’内的图案化导电接触15A’(i.e图案化绝缘层132’的上表面132a’实质上与图案化导电接触15A’的上表面齐平)。
图4G绘示本发明第三实施例的一半导体元件的示意图。如图4G所示，势垒层(i.e.图案化接触势垒膜14’)设置于导电接触(ex：图案化导电接触15B’)的侧壁，且势垒层(i.e.图案化接触势垒膜14’)的上表面14a低于图案化导电接触15B’的底表面15B-b，特别是低于电阻转换层25B的底表面25B-b。图4G中，电阻转换层25B的底表面25B-b(或是图案化导电接触15B’的上表面15B-a)与势垒层(i.e图案化接触势垒膜14’)的上表面14a相隔开一距离d3。在一实施例中，距离d3至少大于
根据第三实施例，图案化绝缘层132’(例如一氧化层)围绕电阻转换层25B、底电极(i.e图案化导电接触15B’，作为第三实施例中的底电极)和势垒层(i.e图案化接触势垒膜14’，作为第三实施例中的势垒层)。因此，如图4E所示，绝缘层132直接接触电阻转换层25B的所有侧壁25B-c、势垒层(i.e图案化接触势垒膜14’)的侧壁14c、以及底电极(i.e图案化导电接触15B’)的部分侧壁15B-c。
同样地，根据操作试验，如图4G所示的第三实施例的存储器结构在一极低失败机率(例如10-5机率(＝10ppm))下所对应的低组态和高组态之间，仍存在有一可辨识区间，相较于传统的存储器结构(i.e其存储器层被一势垒层包围)，实施例的存储器结构可提供一更宽的感测窗口(sensing window)以进行设置/复位的操作(SET/RESET operations)。因此，根据如图4G所示的半导体元件，应用第三实施例存储器结构的半导体元件的稳定度和电性表现可有效地被改善。
根据如上叙述，值得注意的是，以上所列出的相关层的材料范例，仅为举例说明之用，非用以限制本发明。类似地，以上所列出的数值也仅作为示例，而非限制之用。这些相关组成或距离的数值，例如势垒层(220/221/14’)的厚度、电阻转换层(25/25B)的厚度、和距离d1/d2/d3，可根据实际应用的需求而变化和/或决定。
根据上述，实施例的一存储器结构包括一底电极、一不具势垒层的电阻转换层和一顶电极，其中一势垒层可以设置在底电极的侧壁上，或设置在底电极的底表面处。根据实施例，在水平面上，势垒层的一最上表面低于底电极的一上表面。因此，根据实施例的结构，电阻转换层的一底表面可与势垒层的最上表面相隔开一距离。根据实施例的半导体元件的构型，可以有效增进应用实施例存储器结构的半导体元件的稳定度和电性表现。例如，一实施例的存储器结构，在一极低失败机率例如10-5机率(＝10ppm)下，仍具有一可辨识区间存在于所对应的低组态(LRS)和高组态(HRS)之间，而可提供一感测窗口以进行设置/复位的操作。再者，制造实施例的半导体元件的方法，采用简单且非昂贵工艺，适合量产，而且也可有效地获得具有改良电性的存储器结构，便于实际应用。
其他实施例，例如已知构件有不同的设置与排列等，亦可能可以应用，视应用时的实际需求与条件而可作适当的调整或变化。因此，说明书与附图中所示的结构仅作说明之用，并非用以限制本发明欲保护的范围。另外，本领域技术人员应当知道，实施例中构成部件的形状和位置并不限于图标所绘的实施例，亦是根据实际应用时的需求和/或制造步骤在不悖离本发明的精神的情况下而可作相应调整。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当以申请专利的权利要求所界定的范围为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体元件，包括：
一基板；以及
一存储器结构，设置于该基板上，该存储器结构包括：
一底电极，设置于该基板上方；
一势垒层，对应该底电极的下部设置；
一电阻转换层，直接形成于该底电极上且位于该势垒层上方，其中该电阻转换层的一底表面与该势垒层的一最上表面相隔开一距离，其中，电阻转换层的侧壁全部与底电极的侧壁彼此对齐，使得电阻转换层的全部底表面与底电极的上表面全面直接接触，该势垒层的该最上表面和该底电极的一上表面相隔开该距离，该电阻转换层的该底表面高于该势垒层的该最上表面；以及
一绝缘层，该绝缘层直接接触该电阻转换层的所有的侧壁；
一顶电极，设置于该电阻转换层上，并覆盖该电阻转换层。
2.根据权利要求1所述的半导体元件，其中该势垒层的该最上表面低于该电阻转换层的一底表面。
3.根据权利要求1所述的半导体元件，其中该距离等于或大于10A。
4.根据权利要求1所述的半导体元件，还包括：
一层间介电层，设置在该基板上方；以及
一导电接触，设置在该基板上方且位于该层间介电层中，
其中至少该电阻转换层和该顶电极设置于该导电接触上方。
5.根据权利要求1所述的半导体元件，其中，该势垒层至少设置于该底电极的侧壁上。
6.根据权利要求5所述的半导体元件，其中，该势垒层围绕该底电极的一底表面与部分该些侧壁。
7.根据权利要求5所述的半导体元件，还包括：
一层间介电层，设置在该基板上方；以及
一导电接触，位于该层间介电层中且可作为该底电极，
其中该势垒层设置于该导电接触的侧壁上，该电阻转换层形成于该层间介电层中且直接设置于该导电接触上方，以及该势垒层的该最上表面与该导电接触的一上表面相隔开该距离。
8.根据权利要求7所述的半导体元件，其中该势垒层形成于该层间介电层中，该势垒层的该最上表面与该导电接触的一上表面都低于该层间介电层的一上表面。
9.根据权利要求1所述的半导体元件，其中该势垒层设置于该底电极的一底表面上，且该势垒层的侧壁与该底电极的侧壁齐平，该半导体元件的该绝缘层围绕该电阻转换层、该底电极和该势垒层，且该绝缘层直接接触该势垒层的该些侧壁以及该底电极的该些侧壁。
10.根据权利要求9所述的半导体元件，还包括：
一层间介电层，设置在该基板上方；
一导电接触，设置在该层间介电层中且位于该底电极下方；以及
接触势垒，设置于该导电接触的侧壁上，其中该些接触势垒低于该导电接触的一上表面；
其中该势垒层设置在该导电接触上且位于该导电接触和该底电极之间，该绝缘层接触该些接触势垒的上表面且覆盖至少该导电接触的该上表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710946219.4A CN109659429B (zh) | 2017-10-12 | 2017-10-12 | 具有存储器结构的半导体元件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710946219.4A CN109659429B (zh) | 2017-10-12 | 2017-10-12 | 具有存储器结构的半导体元件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109659429A CN109659429A (zh) | 2019-04-19 |
| CN109659429B true CN109659429B (zh) | 2023-06-27 |
Family
ID=66109149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710946219.4A Active CN109659429B (zh) | 2017-10-12 | 2017-10-12 | 具有存储器结构的半导体元件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109659429B (zh) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686390B2 (en) * | 2009-11-30 | 2014-04-01 | Panasonic Corporation | Nonvolatile memory element having a variable resistance layer whose resistance value changes according to an applied electric signal |
| JP5696378B2 (ja) * | 2010-06-15 | 2015-04-08 | ソニー株式会社 | 記憶装置の製造方法 |
| CN102208532A (zh) * | 2011-05-27 | 2011-10-05 | 复旦大学 | 一种采用电场增强层的阻变存储器及其制备方法 |
| US8941089B2 (en) * | 2012-02-22 | 2015-01-27 | Adesto Technologies Corporation | Resistive switching devices and methods of formation thereof |
| KR20140089639A (ko) * | 2013-01-03 | 2014-07-16 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 형성 방법 |
| US9515258B2 (en) * | 2015-01-23 | 2016-12-06 | Macronix International Co., Ltd. | Memory structure and manufacturing method of the same |
| CN105990518B (zh) * | 2015-01-29 | 2018-12-07 | 旺宏电子股份有限公司 | 电阻式存储器元件及其制造方法 |
-
2017
- 2017-10-12 CN CN201710946219.4A patent/CN109659429B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109659429A (zh) | 2019-04-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |