JP2006237605A - セルダイオードを採用する相変移記憶素子及びその製造方法 - Google Patents
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- 230000008859 change Effects 0.000 title claims abstract description 156
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 490
- 239000000758 substrate Substances 0.000 claims abstract description 170
- 239000012071 phase Substances 0.000 claims description 151
- 239000010410 layer Substances 0.000 claims description 122
- 238000000034 method Methods 0.000 claims description 105
- 239000000872 buffer Substances 0.000 claims description 71
- 239000012782 phase change material Substances 0.000 claims description 49
- 239000012535 impurity Substances 0.000 claims description 44
- 239000007790 solid phase Substances 0.000 claims description 31
- 239000013078 crystal Substances 0.000 claims description 29
- 238000002955 isolation Methods 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000005192 partition Methods 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract 2
- 210000004027 cell Anatomy 0.000 description 121
- 230000003071 parasitic effect Effects 0.000 description 19
- 101100321938 Arabidopsis thaliana AAPT2 gene Proteins 0.000 description 13
- 101100078998 Arabidopsis thaliana MWL2 gene Proteins 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 101100078997 Arabidopsis thaliana MWL1 gene Proteins 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 7
- CFMYXEVWODSLAX-QOZOJKKESA-N tetrodotoxin Chemical compound O([C@@]([C@H]1O)(O)O[C@H]2[C@@]3(O)CO)[C@H]3[C@@H](O)[C@]11[C@H]2[C@@H](O)N=C(N)N1 CFMYXEVWODSLAX-QOZOJKKESA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 210000004379 membrane Anatomy 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 210000004128 D cell Anatomy 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
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- Chemical & Material Sciences (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
【解決手段】 相変移記憶素子は、第1導電型の半導体基板及び前記半導体基板上に配置された複数のワードラインを備える。前記ワードラインは、前記第1導電型と異なる第2導電型を有して実質的に平らな上部面を有する。前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列された第1半導体パターンを提供する。前記第1半導体パターンは、前記第1導電型または前記第2導電型を有する。前記第1半導体パターン上に前記第1導電型を有する第2半導体パターンが積層される。前記ワードライン間のギャップ領域、前記第1半導体パターン間のギャップ領域、及び前記第2半導体パターン間のギャップ領域は絶縁膜で埋められる。前記絶縁膜の上部に複数の相変移物質パターンが二次元的に配列される。前記相変移物質パターンは前記第2半導体パターンにそれぞれ電気的に接続される。
【選択図】 図5A
Description
3 下部モールド膜
2a、2b、2c、2d 第1〜第4バッファライン
5a、5b、5c、5d(WL1、WL2、WL3、WL4) 第1〜第4ワードライン
7 上部モールド膜
7a 上部開口部
9 第1半導体パターン
11 第2半導体パターン
13 導電性プラグ
17 絶縁膜
17a コンタクトホール
19 下部電極
21(Rp) 相変移物質パターン
23 上部電極
25 層間絶縁膜
25a ビットラインコンタクトホール
29a、29b、29c、29d(BL1、BL2、BL3、BL4) ビットライン
D セルダイオード
F1、F2、F3、F4 第1〜第4接触面
Claims (69)
- 第1導電型の半導体基板と、
前記半導体基板上に配置され、前記第1導電型と異なる第2導電型を有して実質的に平らな上部面を有する複数の平行なワードラインと、
前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列され、前記第1導電型または前記第2導電型を有する複数の第1半導体パターンと、
前記第1半導体パターン上に積層され、前記第1導電型を有する第2半導体パターンと、
前記ワードライン間のギャップ領域、前記第1半導体パターン間のギャップ領域及び前記第2半導体パターン間のギャップ領域を埋める絶縁膜と、
前記絶縁膜の上部に二次元的に配列されて前記第2半導体パターンにそれぞれ電気的に接続された複数の相変移物質パターンと、
を備えることを特徴とする相変移記憶素子。 - 前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする請求項1記載の相変移記憶素子。
- 前記半導体基板と前記ワードラインとの間の接触面は、前記ワードラインに隣接した前記半導体基板の表面と実質的に同じ高さを有することを特徴とする請求項1記載の相変移記憶素子。
- 前記ワードラインと前記半導体基板との間に介在された複数のバッファラインをさらに備え、前記バッファラインは前記半導体基板と同じ導電型を有し、前記ワードラインと前記バッファラインとの間の接触面は前記絶縁膜と前記半導体基板との間の接触面よりも高いことを特徴とする請求項1記載の相変移記憶素子。
- 前記ワードラインは前記絶縁膜によって露出した前記半導体基板の所定領域をシード層として用いて成長した半導体パターンまたは固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項1記載の相変移記憶素子。
- 前記第1半導体パターンは前記絶縁膜によって露出した前記ワードラインの所定領域をシード層として用いて成長した半導体パターンであり、前記第2半導体パターンは前記第1半導体パターンをシード層として用いて成長した半導体パターンであることを特徴とする請求項1記載の相変移記憶素子。
- 前記第1及び第2半導体パターンは固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項1記載の相変移記憶素子。
- 前記第1半導体パターンは前記第2半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項1記載の相変移記憶素子。
- 前記相変移物質パターンを有する基板上に提供された層間絶縁膜と、
前記層間絶縁膜上に配置されて前記ワードラインを横切る複数のビットラインと、をさらに備え、前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールを介して前記相変移物質パターンに電気的に接続されたことを特徴とする請求項1記載の相変移記憶素子。 - 前記ワードライン、前記第1半導体パターン、及び前記第2半導体パターンは単結晶半導体であることを特徴とする請求項1記載の相変移記憶素子。
- 前記ワードラインの端部に隣接するように配置され、前記半導体基板または前記半導体基板上のエピタキシャル半導体ボディパターンに形成された第1グループのスイッチング素子及び第2グループのスイッチング素子と、
前記ワードライン間に配置されて前記スイッチング素子をそれぞれ制御する複数のメインワードラインと、をさらに備え、
前記第1グループのスイッチング素子は前記ワードラインのうち奇数番目のワードラインにそれぞれ電気的に接続され、前記第2グループのスイッチング素子は前記ワードラインのうち偶数番目のワードラインにそれぞれ電気的に接続されることを特徴とする請求項1記載の相変移記憶素子。 - 前記第1及び第2グループのスイッチング素子はアクセスMOSトランジスタであり、前記メインワードラインはそれぞれ前記アクセスMOSトランジスタのゲート電極に電気的に接続され、前記ワードラインは前記アクセスMOSトランジスタのドレイン領域にそれぞれ電気的に接続されることを特徴とする請求項1記載の相変移記憶素子。
- 前記第2半導体パターンと前記相変移物質パターンとの間に介在されて前記絶縁膜内に位置する複数の導電性プラグをさらに備え、前記メインワードラインは前記導電性プラグ間の領域を通るように配置されたことを特徴とする請求項1記載の相変移記憶素子。
- 第1導電型の半導体基板と、
前記半導体基板上に提供されて前記半導体基板の所定領域を露出する複数の平行な下部開口部を有する下部モールド膜と、
前記下部開口部を埋め込み、前記第1導電型と異なる第2導電型を有して実質的に平らな上部面を有する複数のワードラインと、
前記ワードライン及び前記下部モールド膜を覆い、前記各ワードラインの所定領域を露出する複数の上部開口部を有する上部モールド膜と、
前記上部開口部内に提供され、前記第1導電型または前記第2導電型を有する第1半導体パターンと、
前記第1半導体パターン上に積層されて前記上部開口部内に位置し、前記第1導電型を有する第2半導体パターンと、
前記第2半導体パターンの上部にそれぞれ配置されて前記第2半導体パターンにそれぞれ電気的に接続された複数の相変移物質パターンと、を備え、
前記ワードラインと第1半導体パターンとの間の接触面は前記ワードラインと前記上部モールド膜との間の接触面と実質的に同じ高さを有することを特徴とする相変移記憶素子。 - 前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする請求項14記載の相変移記憶素子。
- 前記半導体基板と前記ワードラインとの間の接触面は前記半導体基板と前記下部モールド膜との間の接触面と実質的に同じ高さを有することを特徴とする請求項14記載の相変移記憶素子。
- 前記ワードラインと前記半導体基板との間に介在された複数のバッファラインをさらに備え、前記バッファラインは前記半導体基板と同じ導電型を有し、前記ワードラインと前記バッファラインとの間の接触面は前記下部モールド膜と前記半導体基板との間の接触面よりも高いことを特徴とする請求項14記載の相変移記憶素子。
- 前記ワードラインは前記下部開口部によって露出した前記半導体基板をシード層として用いて成長した半導体パターンまたは固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項14記載の相変移記憶素子。
- 前記第1半導体パターンは前記上部開口部によって露出した前記ワードラインの所定領域をシード層として用いて成長した半導体パターンであり、前記第2半導体パターンは前記第1半導体パターンをシード層として用いて成長した半導体パターンであることを特徴とする請求項14記載の相変移記憶素子。
- 前記第1及び第2半導体パターンは固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項14記載の相変移記憶素子。
- 前記第1半導体パターンは前記第2半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項14記載の相変移記憶素子。
- 前記相変移物質パターンを有する基板上に提供された層間絶縁膜と、
前記層間絶縁膜上に配置されて前記ワードラインを横切る複数のビットラインと、をさらに備え、前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールを介して前記相変移物質パターンに電気的に接続されたことを特徴とする請求項14記載の相変移記憶素子。 - 前記ワードライン、前記第1半導体パターン、及び前記第2半導体パターンは単結晶半導体であることを特徴とする請求項14記載の相変移記憶素子。
- 前記ワードラインの端部に隣接するように配置され、前記半導体基板または前記半導体基板上のエピタキシャル半導体ボディパターンに形成された第1グループのアクセスMOSトランジスタ及び第2グループのアクセスMOSトランジスタと、
前記ワードライン間に配置されて前記アクセスMOSトランジスタをそれぞれ制御する複数のメインワードラインと、をさらに備え、
前記第1グループのアクセスMOSトランジスタのドレイン領域は前記ワードラインのうち奇数番目のワードラインにそれぞれ電気的に接続され、前記第2グループのアクセスMOSトランジスタのドレイン領域は前記ワードラインのうち奇数番目のワードラインにそれぞれ電気的に接続されることを特徴とする請求項14記載の相変移記憶素子。 - 前記メインワードラインはそれぞれ前記アクセスMOSトランジスタのゲート電極に電気的に接続されることを特徴とする請求項24記載の相変移記憶素子。
- 前記メインワードラインは前記半導体パターン間の領域を通るように配置されたことを特徴とする請求項24記載の相変移記憶素子。
- 第1導電型の半導体基板と、
前記半導体基板上に提供されて前記半導体基板の所定領域を露出させる複数の第1平行な開口部を有する第1モールド膜と、
前記第1開口部の下部領域を埋め込み、前記第1導電型と異なる第2導電型を有して実質的に平らな上部面を有する複数のワードラインと、
前記第1開口部の上部領域内に位置して前記各ワードラインの所定領域を露出させる複数の第2開口部を提供し、前記第1モールド膜に対してエッチング選択比を有する第2モールド膜からなる複数の隔壁と、
前記第2開口部内に提供され、前記第1導電型または前記第2導電型を有する第1半導体パターンと、
前記第1半導体パターン上に積層されて前記第2開口部内に位置し、前記第1導電型を有する第2半導体パターンと、
前記第2半導体パターン上部にそれぞれ配置されて前記第2半導体パターンにそれぞれ電気的に接続された複数の相変移物質パターンと、を備え、
前記ワードラインと前記第1半導体パターンとの間の接触面は前記ワードラインと前記隔壁との間の接触面と実質的に同じ高さを有することを特徴とする相変移記憶素子。 - 前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする請求項27記載の相変移記憶素子。
- 前記半導体基板と前記ワードラインとの間の接触面は前記半導体基板と前記第1モールド膜との間の接触面と実質的に同じ高さを有することを特徴とする請求項27記載の相変移記憶素子。
- 前記ワードラインと前記半導体基板との間に介在された複数のバッファラインをさらに備え、前記バッファラインは前記半導体基板と同じ導電型を有して前記ワードラインと前記バッファラインとの間の接触面は前記第1モールド膜と前記半導体基板との間の接触面よりも高いことを特徴とする請求項27記載の相変移記憶素子。
- 前記ワードラインは前記第1開口部によって露出した前記半導体基板をシード層として用いて成長した半導体パターンまたは固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項27記載の相変移記憶素子。
- 前記第1半導体パターンは前記第2開口部によって露出した前記ワードラインの所定領域をシード層として用いて成長した半導体パターンであり、前記第2半導体パターンは前記第1半導体パターンをシード層として用いて成長した半導体パターンであることを特徴とする請求項27記載の相変移記憶素子。
- 前記第1及び第2半導体パターンは固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項27記載の相変移記憶素子。
- 前記第1半導体パターンは前記第2半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項27記載の相変移記憶素子。
- 前記相変移物質パターンを有する基板上に提供された層間絶縁膜と、
前記層間絶縁膜上に配置されて前記ワードラインを横切る複数のビットラインと、をさらに備え、前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールを介して前記相変移物質パターンに電気的に接続されたことを特徴とする請求項27記載の相変移記憶素子。 - 前記ワードライン、前記第1半導体パターン、及び前記第2半導体パターンは単結晶半導体であることを特徴とする請求項27記載の相変移記憶素子。
- 前記ワードラインの両端に隣接するように配置され、前記半導体基板または前記半導体基板上のエピタキシャル半導体ボディパターンに形成された第1グループのアクセスMOSトランジスタ及び第2グループのアクセスMOSトランジスタと、
前記ワードライン間に配置されて前記アクセスMOSトランジスタをそれぞれ制御する複数のメインワードラインと、をさらに備え、
前記第1グループのアクセスMOSトランジスタのドレイン領域は前記ワードラインのうち奇数番目のワードラインにそれぞれ電気的に接続され、前記第2グループのアクセスMOSトランジスタのドレイン領域は前記ワードラインのうち偶数番目のワードラインにそれぞれ電気的に接続されることを特徴とする請求項27記載の相変移記憶素子。 - 前記メインワードラインはそれぞれ前記アクセスMOSトランジスタのゲート電極に電気的に接続されることを特徴とする請求項37記載の相変移記憶素子。
- 前記メインワードラインは前記半導体パターン間の領域を通るように配置されたことを特徴とする請求項37記載の相変移記憶素子。
- 第1導電型の半導体基板上に複数の平行なワードラインと前記ワードラインとの間のギャップ領域を埋めるワードライン分離膜を形成し、前記ワードラインが前記第1導電型と異なる第2導電型を有するように形成される工程と、
前記ワードライン及び前記ワードライン分離膜上に上部モールド膜を形成する工程と、
前記上部モールド膜をパターニングして前記ワードラインの所定領域を露出させる複数の上部開口部を形成する工程と、
前記上部開口部内に前記第1導電型または前記第2導電型を有する第1半導体パターン及び前記第1導電型を有する第2半導体パターンを順に形成する工程と、
前記第2半導体パターン上部にそれぞれ前記第2半導体パターンと電気的に接続された複数の相変移物質パターンを形成する工程と、
を含むことを特徴とする相変移記憶素子の製造方法。 - 前記ワードライン及び前記ワードライン分離膜を形成する工程は、
第1導電型の半導体基板上に前記第1導電型と異なる第2導電型の上部エピタキシャル層を形成する工程と、
前記上部エピタキシャル半導体層をパターニングして複数の平行な上部エピタキシャル半導体パターンを形成する工程と、
前記上部エピタキシャル半導体パターンを有する基板上に絶縁膜を形成する工程と、
前記絶縁膜を平坦化させて前記上部エピタキシャル半導体パターンの上部面を露出する工程と、
を含むことを特徴とする請求項40記載の相変移記憶素子の製造方法。 - 前記ワードラインの下部にバッファラインを形成する工程をさらに含むことを特徴とする請求項40記載の相変移記憶素子の製造方法。
- 前記バッファライン、前記ワードライン、及び前記ワードライン分離膜を形成する工程は、
第1導電型の半導体基板上に前記第1導電型を有する下部エピタキシャル半導体層及び前記第1導電型と異なる第2導電型の上部エピタキシャル半導体層を順に形成する工程と、
前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層をパターニングして順に積層された下部エピタキシャル半導体パターン及び上部エピタキシャル半導体パターンを形成する工程と、
前記上部エピタキシャル半導体パターンを有する基板上に絶縁膜を形成する工程と、
前記絶縁膜を平坦化させて前記上部エピタキシャル半導体パターンの上部面を露出する工程と、
を含むことを特徴とする請求項42記載の相変移記憶素子の製造方法。 - 前記ワードライン及び前記ワードライン分離膜を形成する工程は、
第1導電型の半導体基板上に下部モールド膜を形成する工程と、
前記下部モールド膜をパターニングして前記半導体基板の所定領域を露出させる複数の平行な下部開口部を形成する工程と、
前記下部開口部内に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて複数の半導体ラインを形成する工程と、を含み、
前記半導体ラインは前記第1導電型と異なる第2導電型を有するように形成されることを特徴とする請求項40記載の相変移記憶素子の製造方法。 - 前記半導体ラインを形成する前に、前記下部開口部の下部領域内に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて複数のバッファラインを形成する工程をさらに含み、
前記バッファラインは前記第1導電型を有するように形成されることを特徴とする請求項44記載の相変移記憶素子の製造方法。 - 前記ワードライン及び前記ワードライン分離膜を形成する工程は、
第1導電型の半導体基板の所定領域内にトレンチ素子分離膜を形成して複数の平行な活性領域を画定する工程と、
前記活性領域内に前記第1導電型と異なる第2導電型の不純物イオンを注入して第2導電型のワードラインを形成する工程と、
を含むことを特徴とする請求項40記載の相変移記憶素子の製造方法。 - 前記第2導電型の不純物イオンを注入する前後に、前記活性領域内に前記第1導電型の不純物イオンを注入して前記ワードラインの下部に前記第1導電型のバッファラインを形成する工程をさらに含むことを特徴とする請求項46記載の相変移記憶素子の製造方法。
- 前記第1及び第2半導体パターンは選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成されることを特徴とする請求項40記載の相変移記憶素子の製造方法。
- 前記第2半導体パターン上にそれぞれ複数の導電性プラグを形成する工程をさらに含み、
前記第1及び第2半導体パターンと共に前記導電性プラグは前記上部開口部内に形成されることを特徴とする請求項40記載の相変移記憶素子の製造方法。 - 前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする請求項40記載の相変移記憶素子の製造方法。
- 前記半導体基板は単結晶半導体基板であり、前記ワードライン、前記第1半導体パターン、及び前記第2半導体パターンは単結晶半導体パターンであることを特徴とする請求項40記載の相変移記憶素子の製造方法。
- 前記第1半導体パターンは前記第2半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項40記載の相変移記憶素子の製造方法。
- 前記相変移物質パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をパターニングして前記相変移物質パターンを露出させるビットラインコンタクトホールを形成する工程と、
前記層間絶縁膜上に前記ビットラインコンタクトホールを覆う複数のビットラインを形成する工程と、をさらに含み、
前記ビットラインは前記ワードラインの上部を横切るように形成されることを特徴とする請求項40記載の相変移記憶素子の製造方法。 - 第1導電型の半導体基板上に第1モールド膜を形成する工程と、
前記第1モールド膜をパターニングして前記半導体基板の所定領域を露出させる第1開口部を形成する工程と、
前記第1開口部の下部領域内に前記第1導電型と異なる第2導電型を有する複数のワードラインを形成する工程と、
前記第1モールド膜に対してエッチング選択比を有する絶縁膜を用いて前記第1開口部の上部領域を埋める第2モールド膜パターンを形成する工程と、
前記第2モールド膜パターンをパターニングして前記各ワードラインの所定領域を露出させる複数の第2開口部を提供する隔離パターンを形成する工程と、
前記第2開口部内に前記第1導電型または前記第2導電型を有する第1半導体パターン及び前記第1導電型を有する第2半導体パターンを順に形成する工程と、
前記第2半導体パターンの上部にそれぞれ前記第2半導体パターンと電気的に接続された複数の相変移物質パターンを形成する工程と、
を含むことを特徴とする相変移記憶素子の製造方法。 - 前記第1導電型はP型であり、前記第2導電型はN型であることを特徴とする請求項54記載の相変移記憶素子の製造方法。
- 前記第1モールド膜はシリコン酸化膜で形成され、前記第2モールド膜パターンはシリコン窒化膜で形成されることを特徴とする請求項54記載の相変移記憶素子の製造方法。
- 前記ワードラインは選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成されることを特徴とする請求項54記載の相変移記憶素子の製造方法。
- 前記ワードラインを形成する前に、前記第1開口部によって露出した前記半導体基板上に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いてバッファラインを形成する工程をさらに含み、
前記バッファラインは前記第1導電型を有するように形成されることを特徴とする請求項54記載の相変移記憶素子の製造方法。 - 前記第2モールド膜パターンを形成する工程は、
前記ワードラインを有する基板上に前記第1モールド膜に対してエッチング選択比を有する第2モールド膜を形成する工程と、
前記第2モールド膜を平坦化させて前記第1モールド膜の上部面を露出する工程と、
を含むことを特徴とする請求項54記載の相変移記憶素子の製造方法。 - 前記第1モールド膜はシリコン酸化膜で形成され、前記第2モールド膜はシリコン窒化膜で形成されることを特徴とする請求項59記載の相変移記憶素子の製造方法。
- 前記隔離パターンを形成する工程は、
前記ワードラインの上部を横切る複数の開口部を有するように前記第2モールド膜パターンを有する基板上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをエッチングマスクとして用いて前記第2モールド膜パターンをエッチングして前記ワードラインの所定領域を露出させる複数の第2開口部を形成する工程と、
を含むことを特徴とする請求項54記載の相変移記憶素子の製造方法。 - 前記第1半導体パターンは前記第2半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項54記載の相変移記憶素子の製造方法。
- 前記第1及び第2半導体パターンは選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成されることを特徴とする請求項54記載の相変移記憶素子の製造方法。
- 前記第2半導体パターン上にそれぞれ複数の導電性プラグを形成する工程をさらに含み、
前記第1及び第2半導体パターンと共に前記導電性プラグは前記第2開口部内に形成されることを特徴とする請求項54記載の相変移記憶素子の製造方法。 - 前記導電性プラグを形成する工程は、
前記第2半導体パターンを有する基板上に金属膜を形成する工程と、
前記金属膜を平坦化させて前記第1モールド膜の表面及び前記隔離パターンの表面を露出する工程と、
を含むことを特徴とする請求項64記載の相変移記憶素子の製造方法。 - 前記金属膜を形成する前に、前記第2半導体パターンの表面に選択的に金属シリサイド膜を形成する工程をさらに含むことを特徴とする請求項65記載の相変移記憶素子の製造方法。
- 前記第1開口部は互いに平行なライン形態を有するように形成されることを特徴とする請求項54記載の相変移記憶素子の製造方法。
- 前記半導体基板は単結晶半導体基板であり、前記ワードライン、前記第1半導体パターン、及び前記第2半導体パターンは単結晶半導体パターンであることを特徴とする請求項54記載の相変移記憶素子の製造方法。
- 前記相変移物質パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をパターニングして前記相変移物質パターンを露出させるビットラインコンタクトホールを形成する工程と、
前記層間絶縁膜上に前記ビットラインコンタクトホールを覆う複数のビットラインを形成する工程と、をさらに含み、
前記ビットラインは前記ワードラインの上部を横切るように形成されることを特徴とする請求項54記載の相変移記憶素子の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050015564A KR100663358B1 (ko) | 2005-02-24 | 2005-02-24 | 셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012224841A Division JP2013033991A (ja) | 2005-02-24 | 2012-10-10 | セルダイオードを採用する相変移記憶素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006237605A true JP2006237605A (ja) | 2006-09-07 |
JP2006237605A5 JP2006237605A5 (ja) | 2011-09-01 |
Family
ID=36576239
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006043096A Pending JP2006237605A (ja) | 2005-02-24 | 2006-02-20 | セルダイオードを採用する相変移記憶素子及びその製造方法 |
JP2012224841A Pending JP2013033991A (ja) | 2005-02-24 | 2012-10-10 | セルダイオードを採用する相変移記憶素子及びその製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012224841A Pending JP2013033991A (ja) | 2005-02-24 | 2012-10-10 | セルダイオードを採用する相変移記憶素子及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7427531B2 (ja) |
EP (1) | EP1696441A1 (ja) |
JP (2) | JP2006237605A (ja) |
KR (1) | KR100663358B1 (ja) |
CN (1) | CN100557811C (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008124475A (ja) * | 2006-11-13 | 2008-05-29 | Samsung Electronics Co Ltd | セルダイオードを備えた不揮発性メモリ素子及びその製造方法 |
JP2008311663A (ja) * | 2007-06-14 | 2008-12-25 | Samsung Electronics Co Ltd | メモリ素子 |
WO2009075073A1 (ja) * | 2007-12-10 | 2009-06-18 | Panasonic Corporation | 不揮発性記憶装置およびその製造方法 |
JP2010010688A (ja) * | 2008-06-26 | 2010-01-14 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
JP2010225888A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体装置の製造方法 |
JP2010539729A (ja) * | 2007-09-19 | 2010-12-16 | マイクロン テクノロジー, インク. | クロスポイント型可変抵抗材料メモリの埋め込み低抵抗金属ワード線 |
US8040720B2 (en) | 2008-05-19 | 2011-10-18 | Samsung Electronics Co., Ltd. | Phase-change memory device including biasing circuit |
US8866116B2 (en) | 2011-01-20 | 2014-10-21 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having predetermined conductive metal levels and methods of fabricating the same |
Families Citing this family (93)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100675279B1 (ko) * | 2005-04-20 | 2007-01-26 | 삼성전자주식회사 | 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들 |
KR100689831B1 (ko) * | 2005-06-20 | 2007-03-08 | 삼성전자주식회사 | 서로 자기정렬된 셀 다이오드 및 하부전극을 갖는 상변이기억 셀들 및 그 제조방법들 |
US7651906B2 (en) * | 2005-06-20 | 2010-01-26 | Samsung Electronics Co., Ltd. | Integrated circuit devices having a stress buffer spacer and methods of fabricating the same |
US7875513B2 (en) * | 2006-04-26 | 2011-01-25 | Fabio Pellizzer | Self-aligned bipolar junction transistors |
US7692253B2 (en) * | 2006-04-27 | 2010-04-06 | Spansion Llc | Memory cell array with low resistance common source and high current drivability |
JP2008078404A (ja) * | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体メモリ及びその製造方法 |
KR100766504B1 (ko) | 2006-09-29 | 2007-10-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
KR100782496B1 (ko) | 2006-11-09 | 2007-12-05 | 삼성전자주식회사 | 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법및 이를 이용하는 상변화 기억소자의 제조방법 |
US7525176B2 (en) | 2007-01-30 | 2009-04-28 | International Business Machines Corporation | Phase change memory cell design with adjusted seam location |
US7800093B2 (en) * | 2007-02-01 | 2010-09-21 | Qimonda North America Corp. | Resistive memory including buried word lines |
KR100905714B1 (ko) * | 2007-02-07 | 2009-07-01 | 삼성전자주식회사 | 금속 소재의 워드 라인과 직접 접촉하는 셀 다이오드를 구비하는 상 변화 메모리 및 그 형성 방법 |
KR100852233B1 (ko) | 2007-02-21 | 2008-08-13 | 삼성전자주식회사 | 수직형 다이오드의 형성 방법 및 이를 이용하는 상변화메모리 장치의 제조 방법 |
KR100809725B1 (ko) | 2007-03-27 | 2008-03-07 | 삼성전자주식회사 | 스트랩핑 콘택 피치가 개선된 반도체 메모리소자 |
US7940552B2 (en) * | 2007-04-30 | 2011-05-10 | Samsung Electronics Co., Ltd. | Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices |
US20080272354A1 (en) * | 2007-05-04 | 2008-11-06 | Thomas Nirschl | Phase change diode memory |
US8335100B2 (en) * | 2007-06-14 | 2012-12-18 | Micron Technology, Inc. | Circuit, biasing scheme and fabrication method for diode accessed cross-point resistive memory array |
KR100914267B1 (ko) * | 2007-06-20 | 2009-08-27 | 삼성전자주식회사 | 가변저항 메모리 장치 및 그것의 형성방법 |
US7745812B2 (en) * | 2007-06-21 | 2010-06-29 | Qimonda North America Corp. | Integrated circuit including vertical diode |
US7838860B2 (en) | 2007-06-21 | 2010-11-23 | Qimonda Ag | Integrated circuit including vertical diode |
KR101338160B1 (ko) * | 2007-07-06 | 2013-12-06 | 삼성전자주식회사 | 상변화 기억 소자 및 그 형성 방법 |
EP2015357A1 (en) | 2007-07-09 | 2009-01-14 | STMicroelectronics S.r.l. | Process for manufacturing an array of cells including selection bipolar junction transistors with projecting conduction regions |
KR101308549B1 (ko) * | 2007-07-12 | 2013-09-13 | 삼성전자주식회사 | 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법 |
KR100900202B1 (ko) | 2007-07-31 | 2009-06-02 | 삼성전자주식회사 | 쇼트키 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법 |
US7729161B2 (en) | 2007-08-02 | 2010-06-01 | Macronix International Co., Ltd. | Phase change memory with dual word lines and source lines and method of operating same |
US20090039333A1 (en) * | 2007-08-09 | 2009-02-12 | Heon Yong Chang | Phase change memory device and method for manufacturing the same |
KR20090029558A (ko) * | 2007-09-18 | 2009-03-23 | 삼성전자주식회사 | 다이오드 및 그를 포함하는 메모리 소자 |
US7876597B2 (en) | 2007-09-19 | 2011-01-25 | Micron Technology, Inc. | NAND-structured series variable-resistance material memories, processes of forming same, and methods of using same |
KR101321948B1 (ko) * | 2007-10-10 | 2013-10-28 | 삼성전자주식회사 | 저항소자를 갖는 반도체소자 및 그 제조방법 |
KR100911194B1 (ko) * | 2007-11-13 | 2009-08-06 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조방법 |
KR100920050B1 (ko) * | 2007-12-21 | 2009-10-07 | 주식회사 하이닉스반도체 | 박막 패턴 형성방법 및 이를 이용한 반도체 소자의제조방법 |
KR100920049B1 (ko) * | 2007-12-21 | 2009-10-07 | 주식회사 하이닉스반도체 | 박막 패턴 형성방법 및 이를 이용한 반도체 소자의제조방법 |
US7902051B2 (en) * | 2008-01-07 | 2011-03-08 | International Business Machines Corporation | Method for fabrication of single crystal diodes for resistive memories |
US7955958B2 (en) * | 2008-02-07 | 2011-06-07 | International Business Machines Corporation | Method for fabrication of polycrystalline diodes for resistive memories |
US7829879B2 (en) | 2008-02-19 | 2010-11-09 | Qimonda Ag | Integrated circuit including U-shaped access device |
US7994536B2 (en) * | 2008-02-19 | 2011-08-09 | Qimonda Ag | Integrated circuit including U-shaped access device |
KR100973273B1 (ko) | 2008-04-28 | 2010-07-30 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
KR100973274B1 (ko) * | 2008-04-28 | 2010-07-30 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
US20090283739A1 (en) * | 2008-05-19 | 2009-11-19 | Masahiro Kiyotoshi | Nonvolatile storage device and method for manufacturing same |
US8284596B2 (en) | 2008-06-09 | 2012-10-09 | Qimonda Ag | Integrated circuit including an array of diodes coupled to a layer of resistance changing material |
US8586960B2 (en) * | 2008-06-19 | 2013-11-19 | International Business Machines Corporation | Integrated circuit including vertical diode |
US20100019215A1 (en) * | 2008-07-22 | 2010-01-28 | Macronix International Co., Ltd. | Mushroom type memory cell having self-aligned bottom electrode and diode access device |
KR100972074B1 (ko) * | 2008-09-18 | 2010-07-22 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
US7858468B2 (en) | 2008-10-30 | 2010-12-28 | Micron Technology, Inc. | Memory devices and formation methods |
US8664689B2 (en) * | 2008-11-07 | 2014-03-04 | Macronix International Co., Ltd. | Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions |
US8907316B2 (en) | 2008-11-07 | 2014-12-09 | Macronix International Co., Ltd. | Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions |
KR101006527B1 (ko) | 2008-11-10 | 2011-01-07 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
KR100990944B1 (ko) | 2008-11-10 | 2010-11-01 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
TWI418027B (zh) * | 2008-11-28 | 2013-12-01 | Powerchip Technology Corp | 相變化記憶裝置及其製造方法 |
US8035097B2 (en) * | 2008-12-01 | 2011-10-11 | United Microelectronics Corp. | Phase change memory |
KR101069645B1 (ko) | 2008-12-26 | 2011-10-04 | 주식회사 하이닉스반도체 | 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법 |
WO2010076825A1 (en) * | 2008-12-30 | 2010-07-08 | Fabio Pellizer | Double patterning method for creating a regular array of pillars with dual shallow trench isolation |
US8030635B2 (en) | 2009-01-13 | 2011-10-04 | Macronix International Co., Ltd. | Polysilicon plug bipolar transistor for phase change memory |
US8933536B2 (en) | 2009-01-22 | 2015-01-13 | Macronix International Co., Ltd. | Polysilicon pillar bipolar transistor with self-aligned memory element |
KR20100097407A (ko) * | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 프로그램 방법 |
KR20100107609A (ko) * | 2009-03-26 | 2010-10-06 | 삼성전자주식회사 | 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 기입 방법 |
KR20100111531A (ko) | 2009-04-07 | 2010-10-15 | 삼성전자주식회사 | 다이오드를 갖는 메모리 장치 및 그 제조 방법 |
CN101882602B (zh) * | 2009-05-08 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 相变随机存取存储器的制造方法 |
US8168538B2 (en) * | 2009-05-26 | 2012-05-01 | Macronix International Co., Ltd. | Buried silicide structure and method for making |
US8238149B2 (en) | 2009-06-25 | 2012-08-07 | Macronix International Co., Ltd. | Methods and apparatus for reducing defect bits in phase change memory |
KR101033468B1 (ko) * | 2009-06-30 | 2011-05-09 | 주식회사 하이닉스반도체 | 워드 라인의 저항을 개선할 수 있는 상변화 메모리 장치, 그것의 배열 구조, 및 그것의 제조방법 |
US8148230B2 (en) * | 2009-07-15 | 2012-04-03 | Sandisk 3D Llc | Method of making damascene diodes using selective etching methods |
CN101958248B (zh) * | 2009-07-16 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | Pn结二极管、相变随机存储器及其制作方法 |
CN101989547B (zh) * | 2009-08-07 | 2014-05-21 | 旺宏电子股份有限公司 | 电阻式存储体结晶二极管制造方法 |
CN101673755B (zh) * | 2009-09-23 | 2011-11-16 | 中国科学院上海微系统与信息技术研究所 | 使用复合结构二极管的相变存储器单元及制备方法 |
KR101097436B1 (ko) | 2009-09-30 | 2011-12-23 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조 방법 |
KR101038997B1 (ko) | 2009-12-22 | 2011-06-03 | 주식회사 하이닉스반도체 | 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법 |
US8431446B1 (en) | 2009-12-29 | 2013-04-30 | MicronTechnology, Inc | Via formation for cross-point memory |
CN102237488B (zh) * | 2010-04-20 | 2013-12-04 | 中国科学院上海微系统与信息技术研究所 | 一种相变存储器器件单元及制备方法 |
CN101866882B (zh) * | 2010-04-29 | 2012-02-29 | 中国科学院上海微系统与信息技术研究所 | 可抑制选通二极管之间串扰电流的相变存储器及制备方法 |
KR20110138921A (ko) * | 2010-06-22 | 2011-12-28 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
US8497705B2 (en) | 2010-11-09 | 2013-07-30 | Macronix International Co., Ltd. | Phase change device for interconnection of programmable logic device |
CN102487121B (zh) * | 2010-12-03 | 2014-07-30 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器阵列、相变存储器单元及其形成方法 |
KR101781624B1 (ko) * | 2010-12-08 | 2017-09-25 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 제조 방법 |
KR20120065799A (ko) * | 2010-12-13 | 2012-06-21 | 삼성전자주식회사 | TiN 박막의 형성 방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조 방법 |
US9525007B2 (en) * | 2010-12-28 | 2016-12-20 | Micron Technology, Inc. | Phase change memory device with voltage control elements |
CN102623484B (zh) * | 2011-01-30 | 2014-09-17 | 中国科学院上海微系统与信息技术研究所 | 相变存储器的选通二极管阵列及其制备方法 |
US9673102B2 (en) | 2011-04-01 | 2017-06-06 | Micron Technology, Inc. | Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby |
US8605495B2 (en) | 2011-05-09 | 2013-12-10 | Macronix International Co., Ltd. | Isolation device free memory |
KR101893848B1 (ko) | 2011-06-16 | 2018-10-04 | 삼성전자주식회사 | 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법 |
KR20120140397A (ko) * | 2011-06-21 | 2012-12-31 | 에스케이하이닉스 주식회사 | 상변화 메모리 장치 및 그의 제조방법 |
KR20130006899A (ko) * | 2011-06-27 | 2013-01-18 | 삼성전자주식회사 | 상변화 메모리 장치 및 이의 제조 방법 |
US8927957B2 (en) | 2012-08-09 | 2015-01-06 | Macronix International Co., Ltd. | Sidewall diode driving device and memory using same |
KR102021978B1 (ko) * | 2012-12-06 | 2019-09-18 | 삼성전자주식회사 | 블로킹 막을 갖는 반도체 소자 및 그 형성 방법 |
US9520554B2 (en) | 2013-03-04 | 2016-12-13 | Micron Technology, Inc. | Clamp elements for phase change memory arrays |
KR20140122041A (ko) * | 2013-04-09 | 2014-10-17 | 에스케이하이닉스 주식회사 | 3차원 저항 변화 메모리 장치 및 그 제조방법 |
JP6034268B2 (ja) * | 2013-09-13 | 2016-11-30 | 株式会社東芝 | 半導体装置 |
WO2015113195A1 (zh) * | 2014-01-28 | 2015-08-06 | 华为技术有限公司 | 存储设备以及存储方法 |
US9508610B2 (en) * | 2014-09-27 | 2016-11-29 | Intel Corporation | Inline measurement of molding material thickness using terahertz reflectance |
KR101671860B1 (ko) * | 2015-07-20 | 2016-11-03 | 서울대학교산학협력단 | 터널링 절연막이 삽입된 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법 |
US10381366B1 (en) | 2018-02-17 | 2019-08-13 | Sandisk Technologies Llc | Air gap three-dimensional cross rail memory device and method of making thereof |
KR20200091737A (ko) | 2019-01-23 | 2020-07-31 | 삼성전자주식회사 | 가변 저항 메모리 소자 |
KR20210112915A (ko) * | 2020-03-06 | 2021-09-15 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
CN113224070B (zh) * | 2021-05-06 | 2024-04-26 | 长江先进存储产业创新中心有限责任公司 | 半导体器件及其制备方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11274433A (ja) * | 1998-03-26 | 1999-10-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US6605527B2 (en) * | 2001-06-30 | 2003-08-12 | Intel Corporation | Reduced area intersection between electrode and programming element |
JP2003242771A (ja) * | 2002-02-15 | 2003-08-29 | Toshiba Corp | 半導体記憶装置 |
WO2004032256A1 (en) * | 2002-08-21 | 2004-04-15 | Ovonyx, Inc. | Utilizing atomic layer deposition for programmable device |
JP2004152893A (ja) * | 2002-10-29 | 2004-05-27 | Sony Corp | 半導体装置及び半導体メモリ |
JP2006514440A (ja) * | 2003-04-03 | 2006-04-27 | 株式会社東芝 | 相変化メモリ装置 |
WO2006046579A1 (ja) * | 2004-10-26 | 2006-05-04 | Elpida Memory Inc. | 不揮発性半導体記憶装置及び相変化メモリ |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5166758A (en) | 1991-01-18 | 1992-11-24 | Energy Conversion Devices, Inc. | Electrically erasable phase change memory |
US5998244A (en) | 1996-08-22 | 1999-12-07 | Micron Technology, Inc. | Memory cell incorporating a chalcogenide element and method of making same |
DE19849768B4 (de) * | 1998-10-28 | 2009-03-19 | Linde Material Handling Gmbh | Gabelstapler |
JP4491870B2 (ja) | 1999-10-27 | 2010-06-30 | ソニー株式会社 | 不揮発性メモリの駆動方法 |
JP3492973B2 (ja) * | 2000-03-30 | 2004-02-03 | 株式会社東芝 | 半導体装置の製造方法 |
US6534781B2 (en) | 2000-12-26 | 2003-03-18 | Ovonyx, Inc. | Phase-change memory bipolar array utilizing a single shallow trench isolation for creating an individual active area region for two memory array elements and one bipolar base contact |
US6511862B2 (en) * | 2001-06-30 | 2003-01-28 | Ovonyx, Inc. | Modified contact for programmable devices |
JP4771631B2 (ja) | 2001-09-21 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
JP3749847B2 (ja) | 2001-09-27 | 2006-03-01 | 株式会社東芝 | 相変化型不揮発性記憶装置及びその駆動回路 |
EP1318552A1 (en) * | 2001-12-05 | 2003-06-11 | STMicroelectronics S.r.l. | Small area contact region, high efficiency phase change memory cell and fabrication method thereof |
US6597031B2 (en) | 2001-12-18 | 2003-07-22 | Mitsubishi Denki Kabushiki Kaisha | Ovonic unified memory device and magnetic random access memory device |
US6579760B1 (en) | 2002-03-28 | 2003-06-17 | Macronix International Co., Ltd. | Self-aligned, programmable phase change memory |
JP4190238B2 (ja) | 2002-09-13 | 2008-12-03 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
JP2004193282A (ja) | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
US7087444B2 (en) * | 2002-12-16 | 2006-08-08 | Palo Alto Research Center Incorporated | Method for integration of microelectronic components with microfluidic devices |
US20040197947A1 (en) * | 2003-04-07 | 2004-10-07 | Fricke Peter J. | Memory-cell filament electrodes and methods |
JP2005051122A (ja) * | 2003-07-30 | 2005-02-24 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
EP1505656B1 (en) * | 2003-08-05 | 2007-01-03 | STMicroelectronics S.r.l. | Process for manufacturing a phase change memory array in Cu-damascene technology and phase change memory array manufactured thereby |
KR100675279B1 (ko) * | 2005-04-20 | 2007-01-26 | 삼성전자주식회사 | 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들 |
US20080186481A1 (en) * | 2007-02-06 | 2008-08-07 | Chien-Lung Chen | Optical vision inspection apparatus |
-
2005
- 2005-02-24 KR KR1020050015564A patent/KR100663358B1/ko active IP Right Grant
- 2005-12-30 US US11/324,112 patent/US7427531B2/en active Active
-
2006
- 2006-02-14 EP EP06002902A patent/EP1696441A1/en not_active Withdrawn
- 2006-02-20 JP JP2006043096A patent/JP2006237605A/ja active Pending
- 2006-02-24 CN CNB2006100095948A patent/CN100557811C/zh active Active
-
2008
- 2008-08-21 US US12/196,137 patent/US7994493B2/en active Active
-
2012
- 2012-10-10 JP JP2012224841A patent/JP2013033991A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11274433A (ja) * | 1998-03-26 | 1999-10-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US6605527B2 (en) * | 2001-06-30 | 2003-08-12 | Intel Corporation | Reduced area intersection between electrode and programming element |
JP2003242771A (ja) * | 2002-02-15 | 2003-08-29 | Toshiba Corp | 半導体記憶装置 |
WO2004032256A1 (en) * | 2002-08-21 | 2004-04-15 | Ovonyx, Inc. | Utilizing atomic layer deposition for programmable device |
JP2005536071A (ja) * | 2002-08-21 | 2005-11-24 | オヴォニクス,インコーポレイテッド | プログラム可能デバイスに原子層堆積法を利用する方法及び装置 |
JP2004152893A (ja) * | 2002-10-29 | 2004-05-27 | Sony Corp | 半導体装置及び半導体メモリ |
JP2006514440A (ja) * | 2003-04-03 | 2006-04-27 | 株式会社東芝 | 相変化メモリ装置 |
WO2006046579A1 (ja) * | 2004-10-26 | 2006-05-04 | Elpida Memory Inc. | 不揮発性半導体記憶装置及び相変化メモリ |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008124475A (ja) * | 2006-11-13 | 2008-05-29 | Samsung Electronics Co Ltd | セルダイオードを備えた不揮発性メモリ素子及びその製造方法 |
JP2008311663A (ja) * | 2007-06-14 | 2008-12-25 | Samsung Electronics Co Ltd | メモリ素子 |
JP2010539729A (ja) * | 2007-09-19 | 2010-12-16 | マイクロン テクノロジー, インク. | クロスポイント型可変抵抗材料メモリの埋め込み低抵抗金属ワード線 |
US10847722B2 (en) | 2007-09-19 | 2020-11-24 | Micron Technology, Inc. | Buried low-resistance metal word lines for cross-point variable-resistance material memories |
US10573812B2 (en) | 2007-09-19 | 2020-02-25 | Micron Technology, Inc. | Buried low-resistance metal word lines for cross-point variable-resistance material memories |
US9666800B2 (en) | 2007-09-19 | 2017-05-30 | Micron Technology, Inc. | Buried low-resistance metal word lines for cross-point variable-resistance material memories |
US10090464B2 (en) | 2007-09-19 | 2018-10-02 | Micron Technology, Inc. | Buried low-resistance metal word lines for cross-point variable-resistance material memories |
US9129845B2 (en) | 2007-09-19 | 2015-09-08 | Micron Technology, Inc. | Buried low-resistance metal word lines for cross-point variable-resistance material memories |
JP4598147B2 (ja) * | 2007-12-10 | 2010-12-15 | パナソニック株式会社 | 不揮発性記憶装置およびその製造方法 |
JPWO2009075073A1 (ja) * | 2007-12-10 | 2011-04-28 | パナソニック株式会社 | 不揮発性記憶装置およびその製造方法 |
WO2009075073A1 (ja) * | 2007-12-10 | 2009-06-18 | Panasonic Corporation | 不揮発性記憶装置およびその製造方法 |
US8198618B2 (en) | 2007-12-10 | 2012-06-12 | Panasonic Corporation | Nonvolatile memory device and manufacturing method thereof |
CN101897024B (zh) * | 2007-12-10 | 2012-07-04 | 松下电器产业株式会社 | 非易失性存储装置及其制造方法 |
US8040720B2 (en) | 2008-05-19 | 2011-10-18 | Samsung Electronics Co., Ltd. | Phase-change memory device including biasing circuit |
JP2010010688A (ja) * | 2008-06-26 | 2010-01-14 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
JP2010225888A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体装置の製造方法 |
US8866116B2 (en) | 2011-01-20 | 2014-10-21 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having predetermined conductive metal levels and methods of fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
EP1696441A1 (en) | 2006-08-30 |
CN1832190A (zh) | 2006-09-13 |
JP2013033991A (ja) | 2013-02-14 |
US20080303016A1 (en) | 2008-12-11 |
KR20060094424A (ko) | 2006-08-29 |
US7994493B2 (en) | 2011-08-09 |
CN100557811C (zh) | 2009-11-04 |
US20060186483A1 (en) | 2006-08-24 |
US7427531B2 (en) | 2008-09-23 |
KR100663358B1 (ko) | 2007-01-02 |
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Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
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RD04 | Notification of resignation of power of attorney |
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|
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|
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A521 | Request for written amendment filed |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120309 |
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A131 | Notification of reasons for refusal |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
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