JPWO2009075073A1 - 不揮発性記憶装置およびその製造方法 - Google Patents

不揮発性記憶装置およびその製造方法 Download PDF

Info

Publication number
JPWO2009075073A1
JPWO2009075073A1 JP2009545334A JP2009545334A JPWO2009075073A1 JP WO2009075073 A1 JPWO2009075073 A1 JP WO2009075073A1 JP 2009545334 A JP2009545334 A JP 2009545334A JP 2009545334 A JP2009545334 A JP 2009545334A JP WO2009075073 A1 JPWO2009075073 A1 JP WO2009075073A1
Authority
JP
Japan
Prior art keywords
wiring
layer
interlayer insulating
insulating layer
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009545334A
Other languages
English (en)
Other versions
JP4598147B2 (ja
Inventor
三河　巧
巧 三河
健司 富永
健司 富永
一彦 島川
一彦 島川
亮太郎 東
亮太郎 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP4598147B2 publication Critical patent/JP4598147B2/ja
Publication of JPWO2009075073A1 publication Critical patent/JPWO2009075073A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Abstract

本発明の不揮発性記憶装置は、基板（１）と、第１の配線（３）と、第１のスルーホール（４）に埋め込み形成された第１の充填部（５）と、第１の配線（３）と直交しかつ第１の抵抗変化素子の抵抗変化層（６）、導電層（７）、第２の抵抗変化素子の抵抗変化層（８）をこの順に積層された複数層からなる第２の配線（１１）と、第２のスルーホール（１３）に埋め込み形成された第２の充填部（１４）と、第３の配線（１５）とを備え、第２の配線（１１）の導電層（７）は第１の抵抗変化素子（９）の電極の役割と第２の抵抗変化素子（１０）の電極の役割とを果たすことを特徴とするものである。

Description


本発明は、抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関し、特に抵抗変化素子を配線層に集積化した構成に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性記憶装置の開発が活発に行われている。例えば、フラッシュメモリに代表されるように不揮発性記憶装置は既に多くの分野で用いられている。しかし、このフラッシュメモリは微細化限界が近づいているといわれ、ポストフラッシュメモリとして、相変化メモリ（ＰＣＲＡＭ）、ＭＲＡＭ、ＦｅＲＡＭなど様々なメモリが開発されている。その中に、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いたＲｅＲＡＭが、通常の半導体プロセスとの整合性を取りやすく、微細化に適するという点で注目されている。

例えば、微細化、大容量を目的としたクロスポイント型のＲｅＲＡＭが示されている（例えば、特許文献１参照）。このＲｅＲＡＭは、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。
クロスポイント型のＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入することが行われている。
例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極を備えたＲｅＲＡＭが開示されている（例えば、特許文献２参照）。
このような構成とすることで、単位セル構造が１つのダイオード構造体と１つの抵抗構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することができるとしている。
また、配線を共用する例としては、クロスポイント型構成のＭＲＡＭにおいて、ワード線を共用して、その配線の上下に対称的にダイオード素子、ＭＴＪ素子を形成する構成が開示されている（例えば、特許文献３参照）。ここでは、配線に白金、その上下にシリコンを配することで、ショットキーダイオードを形成している。
特開２００３−６８９８４号公報 特開２００６−１４０４８９号公報 米国特許第６，８７９，５０８号明細書
上記特許文献１には、クロスポイント構成が示されているが、この例においてはダイオードを直列に接続することや、その具体的構造については全く記載も示唆もされていない。
これに対して、特許文献２では、下部電極上に抵抗構造体を形成し、さらにこの抵抗構造体上にダイオード構造体を形成し、このダイオード構造体上に上部電極を形成する構成が示されており、このダイオード構造体はＮｉＯやＴｉＯ２等からなるｐ型酸化物とｎ型酸化物とで形成することが示されている。しかしながら、この特許文献２に記載されているダイオード構造体、抵抗構造体では、少なくとも異なる４種類の材料からなる構造体を１ビット単位で同時にエッチングしているために、微細化に必要な加工技術の確立が非常に困難である。ましてや上部電極もしくは下部電極と同時にエッチングするならばなおさらである。また、特許文献２では、クロスポインメモリの１層毎に複数の構成要素を設ける必要があり、プロセスステップ数の増大及びプロセスコストの増加という基本的な課題を有する。これでは、プロセスコストの低いフラッシュメモリを置き換えて市場を拡大することが困難である。
また、特許文献３では、配線を上下のメモリセルで共用し、配線との上下界面でショットキーダイオードを形成する構成となっている。しかし、抵抗変化素子の上部電極、抵抗変化素子、下部電極、ダイオード素子膜を一括して形成する構成になっており、少なくとも４種類の材料からなる構造体を１ビット単位で同時にエッチングしているために、微細化に必要な加工技術の確立が非常に困難な点では、上述の例と変わりはない。ましてや抵抗変化素子に相性の良い貴金属系の電極を使用する場合には、そのエッチングが極めて困難になり、微細化に不適な構造になっている。
我々は本発明に先立ち、ＭＳＭダイオード素子の一方の電極をクロスポイントの上層配線に、更にもう一方の電極を抵抗変化素子の電極を兼用する構造を提案し（特願２００６−３１２５９０号）、クロスポイントメモリを構成する素子数の低減を実現した。なおかつ本構造では、ダイオード素子の実効的な面積を抵抗変化素子の面積より拡大できるので、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成においても充分な電流容量を確保でき、安定な作動が可能なＲｅＲＡＭを実現した。
しかし、この構造は、配線構造の一部にダイオード素子を集積化してはいるものの、抵抗変化膜の電極材料、ダイオードの電極材料、配線材料にそれぞれに適した導電性材料を用いる場合には、クロスポイントのメモリセルの構成要素は依然多いことに変わりはない。メモリセルの構成要素が多いと、製造方法が複雑になり、微細化が困難になるという課題がある。
本発明は、このような課題を解決するものであり、特に、抵抗変化素子が特定の一方の電極との界面近傍を中心に抵抗変化することを見い出した知見を、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成に適用したものである。更に、階層ビット線構造の特徴をいかして、偶数層の配線に、上下のメモリセルの抵抗変化素子の電極を共用する構成とすることで、製造方法が容易でかつ微細化に適した不揮発性記憶装置を提供することを目的とする。

上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に互いに平行に形成された複数の第１の配線と、前記基板及び前記第１の配線上に形成された第１の層間絶縁層と、前記第１の配線上の前記第１の層間絶縁層に形成された第１のメモリセルホールと、前記第１のメモリセルホールの内部に形成され、前記第１の配線に接続される第１のダイオード素子と、前記第１のダイオード素子の上面を覆うとともに、前記第１の層間絶縁層上に形成され、前記第１の配線と直交し、かつ前記第１の抵抗変化素子の抵抗変化層、導電層、第２の抵抗変化素子の抵抗変化層をこの順に積層された複数層からなる互いに平行に形成された複数の第２の配線と、前記第２の配線及び前記第１の層間絶縁層上に形成された第２の層間絶縁層と、前記第２の配線上の前記第２の層間絶縁層を貫通して形成された第２のメモリセルホールと、前記第２のメモリセルホールの内部に形成され、前記第２の配線に接続される前記第２のダイオード素子と、前記第２のダイオード素子の上面を覆うとともに、前記第２の層間絶縁層上に形成され、前記第２の配線と直交し、かつ互いに平行に形成された複数の第３の配線とを備えることを特徴とする。
また上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、前記基板および前記複数の第１の配線の上に形成された第１の層間絶縁層と、前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、前記第１の層間絶縁層および前記複数の第２の配線の上に形成された第２の層間絶縁層と、前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に形成された複数の第３の配線と、を備え、前記第１の層間絶縁層には、前記第１の配線と前記第２の配線の立体交差点のそれぞれにおいて前記第１の層間絶縁層を貫通するように、複数の第１のスルーホールが形成され、前記第２の層間絶縁層には、前記第２の配線と前記第３の配線の立体交差点のそれぞれにおいて前記第２の層間絶縁層を貫通するように、複数の第２のスルーホールが形成され、さらに、それぞれの前記第１のスルーホールの内部に形成された第１の充填部と、それぞれの前記第２のスルーホールの内部に形成された第２の充填部と、を備え、第１のダイオード素子が、前記第１の充填部により、または前記第１の充填部と前記第１の配線とにより、構成され、かつ、第２のダイオード素子が、前記第２の充填部により、または前記第２の充填部と前記第３の配線とにより、構成され、前記第２の配線は第１の抵抗変化層と導電層と第２の抵抗変化層とがこの順に積層された構造を有する。
このような構成では、第２の配線の導電層は、第１の抵抗変化素子の上部電極と第２の抵抗変化素子の下部電極と本来の配線層の導電層という３つの機能を果たすことが可能になる。従来であれば、第１の抵抗変化素子の上部電極及び下部電極、第２の抵抗変化素子の上部電極及び下部電極の計４電極が必要とされるところを、抵抗変化素子を動作させるために必要な電極は、本構造では、ダイオード素子の電極を抵抗変化素子の電極に利用（兼用）するものを除けば、配線層の１電極に集約できる。よって、プロセスステップ数を減じてプロセスコストを低減することができる。更に、第１の抵抗変化素子の抵抗変化層、第２の抵抗変化素子の抵抗変化層と導電層を一括してラインパターンで形成するので、ドットパターンほどの微細加工は不要である。メモリセルのアクティブ領域は、微細加工がしやすいメモリセルホールの面積で決定されるので、微細化との両立が十分可能である。ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において、上下のメモリセルの抵抗変化素子の電極を共用する構成とすることで、製造方法が容易かつ低コストで微細化を可能にする不揮発性半導体記憶装置を実現できる。
上記不揮発性記憶装置において、前記第１のスルーホールは、両端の開口部が前記第１の配線と前記第２の配線とで完全に覆われるように形成され、前記第２のスルーホールは、両端の開口部が前記第２の配線と前記第３の配線とで完全に覆われるように形成されていてもよい。

上記不揮発性記憶装置において、前記第１の充填部は、前記第１の配線と物理的に接するように形成された第１の半導体層と、前記第１の半導体層と物理的に接するように形成された第１の電極層とから構成され、前記第２の充填部は、前記第３の配線と物理的に接するように形成された第２の半導体層と、前記第２の半導体層と物理的に接するように形成された第２の電極層とから構成されていてもよい。
上記不揮発性記憶装置において、前記第１の層間絶縁層と前記第１の充填部と前記複数の第２の配線と前記第２の層間絶縁層と前記第２の充填部と前記複数の第３の配線とを有する構成単位が複数積層された構造を有してもよい。
このような構成では、例えば、４層のクロスポイントメモリ構造では、抵抗変化素子を有する配線層は２層に集約でき、８層のクロスポイントメモリ構造では、抵抗変化素子を有する配線層は４層に集約できる。即ち、多層構造において、例え抵抗変化層と相性の良い貴金属系の電極を使用したとしても、抵抗変化素子を有する配線層を約半分に集約できる。つまり残りの配線は通常のＬＳＩプロセスで使用される配線層を配することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において、プロセスが高コストになることなく、大容量の不揮発性半導体記憶装置を実現できる。
上記不揮発性記憶装置において、前記第２の配線の長手方向の長さは、前記第１の配線の長手方向の長さおよび前記第３の配線の長手方向の長さのいずれよりも短くてもよい。
このような構成では、抵抗率が高い材料であっても抵抗変化層に適した電極材料を自由に選択することができる。第２の配線を短くすることで、クロスポイントメモリを駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止することができる。
上記不揮発性記憶装置において、前記第２の配線の厚みが、前記第１の配線の厚みおよび第３の配線の厚みのいずれよりも薄くてもよい。
このような構成では、加工・研磨がすることが困難な材料であっても抵抗変化層に適した電極材料を自由に選択することができる。また、第２の配線の膜厚を薄くすることで、加工や研磨によるパターニングが容易になり、メモリセルをより微細化することが可能になる。
上記不揮発性記憶装置において、前記第１の配線の配線抵抗および前記第３の配線の配線抵抗のいずれも、前記第２の配線の配線抵抗より低くてもよい。
このような構成では、抵抗変化素子を有する配線層は第２の配線に集約できるので、残りの第１及び第３の配線は、抵抗変化素子の電極であるという制約に縛られることなく、より低い抵抗率を有する配線層を使用することができる。これにより、クロスポイントメモリの駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止するだけでなく、メモリの高速動作を実現することができる。
上記不揮発性記憶装置において、前記第２の配線は、白金、イリジウム、ルテニウム、タングステンからなる群より選ばれた少なくとも１つの材料を含んでもよい。これらの金属を配線の導電層に配すると、高温でアニールしても遷移金属酸化物からなる抵抗変化層と反応しにくく、また抵抗変化層を高抵抗、低抵抗と安定に変化させることができる。
上記構成単位が積層された不揮発性記憶装置において、前記複数の第１の配線および前記複数の第３の配線がワード線機能（メモリセルを活性化し、読み出し、書き込みを可能な状態にするワード線にデコーダーが接続され、デコーダーによりワード線が選択されると（電圧が印加されると）、ワード線に接続されたメモリセルが活性化される）を有し、前記複数の第２の配線がビット線機能（メモリセルとの間でデータの書き込み、読み出しを行うためのビット線にセンスアンプが接続され、センスアンプにてビット線電位が増幅され、デジタル信号として処理される）を有し、前記構成単位のそれぞれに属する前記第２の配線のそれぞれが厚み方向から見て重なり合うように形成され、基板側から数えて偶数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続され、基板側から数えて奇数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続されていてもよい。
このような構成では、メモリセルが、Ｘ方向に延び複数の層に形成されたビット線と、Ｙ方向に延びビット線間の各層に形成されたワード線との交点位置に、形成されている。そして、Ｚ方向（厚み方向）に揃ったビット線群毎に、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各基本アレイ面において、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層及び奇数層のビット線は、選択スイッチ素子を付加することで、これに接続されるグローバルビット線との電気的な接続／非接続を切替制御される。すなわち、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができる。
また本発明の不揮発性記憶装置の製造方法は、基板上に互いに平行に形成された複数の第１の配線を形成する工程と、前記基板及び第１の配線上に第１の層間絶縁層を形成する工程と、前記第１の配線上でかつ前記第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、前記第１のメモリセルホール中に第１のダイオード素子を埋め込み形成する工程と、前記第１のダイオード素子の上面を覆うとともに、前記第１の層間絶縁層上に、前記第１の配線と直交し互いに平行に形成され、かつそれぞれが前記第１の抵抗変化素子の抵抗変化層、導電層、第２の抵抗変化素子の抵抗変化層をこの順に積層された複数層からなる、複数の第２の配線を形成する工程と、前記第２の配線及び前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、前記第２の配線上でかつ前記第２の層間絶縁層の所定の位置に第２のメモリセルホールを形成する工程と、前記第２のメモリセルホール中に第２のダイオード素子を埋め込み形成する工程と、前記第２のダイオード素子の上面を覆うとともに、前記第２の層間絶縁層上に、前記第２の配線と直交し互いに平行に形成された複数の第３の配線を形成する工程とを含むことを特徴とする。
また本発明の不揮発性記憶装置の製造方法は、基板上に第１の方向に延びるように互いに平行に複数の第１の配線を形成する工程と、前記基板および前記複数の第１の配線の上に第１の層間絶縁層を形成する工程と、それぞれの前記第１の配線の上に所定の間隔で並びかつ前記第１の層間絶縁膜を貫通する複数の第１のスルーホールを形成する工程と、前記第１のスルーホールの内部に第１の充填部を形成する工程と、前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に、かつ、前記第１の充填部の上端面の全面を覆うように、第１の抵抗変化層と導電層と第２の抵抗変化層とがこの順に積層された構造を有する複数の第２の配線を形成する工程と、前記第１の層間絶縁層および前記複数の第２の配線の上に第２の層間絶縁層を形成する工程と、それぞれの前記第２の配線の上に所定の間隔で並びかつ前記第２の層間絶縁膜を貫通する複数の第２のスルーホールを形成する工程と、前記第２のスルーホールの内部に第２の充填部を形成する工程と、前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に、かつ、前記第２の充填部の上端面の全面を覆うように、複数の第３の配線を形成する工程と、を有し、第１のダイオード素子が、前記第１の充填部により、または前記第１の充填部と前記第１の配線とにより、構成され、かつ、第２のダイオード素子が、前記第２の充填部により、または前記第２の充填部と前記第３の配線とにより、構成される。
このような製造方法では、第１の抵抗変化素子の抵抗変化層と、第１の抵抗変化素子の上部電極と第２の抵抗変化素子の下部電極と本来の配線層の導電層との機能を有する導電層と、第２の抵抗変化素子の抵抗変化層と、を一括して形成することができる。以上の製造方法により、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において、上下のメモリセルの抵抗変化素子の電極を共用する構成とすることで、微細化に適した不揮発性半導体記憶装置を実現できる。
上記製造方法において、前記第１の充填部を形成する工程は、前記第１のスルーホールの中に前記第１の配線と物理的に接するように第１の半導体層を形成する工程ａと、前記工程ａの後、前記第１のスルーホールの中に前記第１の半導体層と物理的に接するように第１の金属電極層を形成する工程ｂとを有し、前記第２の充填部を形成する工程は、前記第１のスルーホールの中に前記第２の配線と物理的に接するように第２の電極層を形成する工程ｃと、前記工程ｃの後、前記第２のスルーホールの中に前記第２の電極層と物理的に接するように第２の半導体層を形成する工程ｄとを有してもよい。
上述製造方法において、前記第１の配線を形成する工程は、前記第１の層間絶縁層に所望の溝を形成した後にＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであり、前記第２の配線を形成する工程は、第１の抵抗変化層と導電層と第２の抵抗変化層とをこの順に積層した後マスクを用いてエッチングするものであり、前記第３の配線を形成する工程は、前記第２の層間絶縁層に所望の溝を形成した後にＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであってもよい。
このような製造方法では、ダイオード機能を有する積層構造からなる第２の配線は積層構造を加工するのに適したエッチングにて形成することができる。また、低い抵抗率の配線材料を形成することが好ましい第１の配線及び第３の配線については、通常の微細化に対応したＬＳＩプロセスの配線で使用されるダマシン工法により形成することができる。即ち、目的に応じた製造方法を選択することで、微細化に適した不揮発性半導体記憶装置を実現できる。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明は、上記構成を採用することにより、クロスポイント型構成において、抵抗変化素子が特定の一方の電極との界面近傍を中心に抵抗変化する知見及び階層ビット線構造の特徴をいかして、偶数層の配線に、上下のメモリセルの抵抗変化素子の電極を共用する構成とすることで、製造方法が容易かつ低コストで、更に微細化に適した不揮発性記憶装置を実現できるという大きな効果を奏する。
図１は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの構造断面図である。 図２は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの平面図である。 図３は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第２の変形例を示す断面の概略を示す図である。 図４は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第３の変形例を示す断面の概略を示す図である。 図５は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第４の変形例を示す断面の概略を示す図である。 図６は、本発明の第２実施形態に係る４層構造のクロスポイントメモリの構造断面図である。 図７は、本発明の第３実施形態に係る階層ビット線構造の８層クロスポイントメモリの構造断面図である。 図８は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図８（ａ）は基板上に第１の配線を形成する工程を示す図、図８（ｂ）は第１の層間絶縁層を形成する工程を示す図、図８（ｃ）は第１の層間絶縁層に複数のスルーホールを形成する工程を示す図、図８（ｄ）はそれぞれの第１のスルーホール内に半導体層を埋め込み形成する工程を示す図、図８（ｅ）はそれぞれの第１のスルーホール内に電極層を埋め込み形成する工程を示す図、図８（ｆ）は第２の配線を形成する工程を示す図である。 図９は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図９（ａ）は第２の層間絶縁層を形成する工程を示す図、図９（ｂ）は第２のスルーホールを形成する工程を示す図、図９（ｃ）はそれぞれの第２のスルーホール内に電極層を埋め込み形成する工程を示す図、図９（ｄ）はそれぞれの第２のスルーホール内に半導体層を埋め込み形成する工程を示す図である。 図１０は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図１０（ａ）は第１の引き出しコンタクトプラグ１６を形成する工程を示す図、図１０（ｂ）は第３の配線１５と第１の引き出し配線とを形成する工程を示す図である。 図１１は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図１１（ａ）は基板上に第１の層間絶縁層と溝を形成する工程を示す図、図１１（ｂ）はダマシンプロセスにより第１の配線を形成する工程を示す図、図１１（ｃ）は第１の層間絶縁層を形成する工程を示す図、図１１（ｄ）は第１の層間絶縁層に複数のスルーホールを形成する工程を示す図、図１１（ｅ）はそれぞれの第１のスルーホール内に半導体層を埋め込み形成する工程を示す図、図１１（ｆ）はそれぞれの第１のスルーホール内に電極層を埋め込み形成する工程を示す図である。 図１２は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図１２（ａ）は第２の配線を形成する工程を示す図、図１２（ｂ）は第２の層間絶縁層を形成する工程を示す図、図１２（ｃ）は第２のスルーホールを形成する工程を示す図、図１２（ｄ）はそれぞれの第２のスルーホール内に電極層を埋め込み形成する工程を示す図である。 図１３は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図１３（ａ）はそれぞれの第２のスルーホール内に半導体層を埋め込み形成する工程を示す図、図１３（ｂ）は第３の層間絶縁層を形成した後に第１の引き出しコンタクトプラグを埋め込み形成するための開口部を形成する工程を示す図、図１３（ｃ）は第３のの配線および第１の引き出し配線を埋め込み形成するための溝を形成する工程を示す図、図１３（ｄ）はダマシンプロセスにより第３の配線および第１の引き出し配線を形成する工程を示す図である。
符号の説明

１ 基板
２ 第１の層間絶縁層
２Ａ 第１の層間絶縁層（下層側）
２Ｂ 第１の層間絶縁層（上層側）
３ 第１の配線
３Ａ 第１の配線を埋め込み形成するための溝
４ 第１のスルーホール
５ 第１の充填部
５Ａ 半導体層
５Ｂ 電極層
６ 第１の抵抗変化層
７ 導電層

８ 第２の抵抗変化層
９ 第１の抵抗変化素子
１０ 第２の抵抗変化素子
１１ 第２の配線
１２ 第２の層間絶縁層
１３ 第２のスルーホール
１４ 第２の充填部
１４Ａ 電極層
１４Ｂ 半導体層
１５ 第３の配線
１５Ａ 第３の配線を埋め込み形成するための溝
１６ 第１の引き出しコンタクトプラグ
１６Ａ 第１の引き出しコンタクトプラグを埋め込み形成するための開口部
１７ 第１の引き出し配線
１７Ａ 第１の引き出し配線を埋め込み形成するための溝
１８ 第３の層間絶縁層
１８Ａ 第３の層間絶縁層（下層側）
１９ 第３のスルーホール
２０ 第３の充填部
２１ 第３の抵抗変化層
２２ 導電層
２３ 第４の抵抗変化層
２４ 第３の抵抗変化素子
２５ 第４の抵抗変化素子
２６ 第４の配線
２７ 第４の層間絶縁層
２８ 第４のスルーホール
２９ 第４の充填部
３０ 第５の配線
３１ 第２の引き出しコンタクトプラグ
３２ 第２の引き出し配線
３３ 第６の配線
３４ 第７の配線
３５ 第８の配線
３６ 第９の配線
３７ 選択スイッチ
３８ 選択スイッチ
３９ グローバルビット線

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
（第１実施形態）

図１は、本発明の第１実施形態に係る２層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。本実施の形態の不揮発性記憶装置は、基板１と、この基板１上に形成されたストライプ形状の第１の配線３と、第１の配線３を被覆して基板１上に形成された第１の層間絶縁層２と、第１の層間絶縁層２上に第１の配線３と直交するように形成されたストライプ形状の第２の配線１１と、第２の配線１１を被覆して第１の層間絶縁層２上に形成された第２の層間絶縁層１２と、第２の層間絶縁層１２上に形成されたストライプ形状の第３の配線１５とを備えている。
より詳細には、本実施の形態の不揮発性記憶装置は、基板１と、基板１の上に基板１の主面と平行な第１の平面をなし、かつそれぞれが第１の方向に延びるように互いに平行に形成された複数の第１の配線３と、基板１と複数の第１の配線３との上に（これらを被覆するように）かつ上面が基板１の主面と平行になるように形成された第１の層間絶縁層２と、第１の層間絶縁層２の上に第１の平面と平行な第２の平面をなし、かつそれぞれが第１の層間絶縁層２の厚み方向から見て第１の方向と交差する（図１の例では直交する）第２の方向に延びるように互いに平行に形成された複数の第２の配線１１と、第１の層間絶縁層２と複数の第２の配線１１の上に（これらを被覆するように）かつ上面が基板１の主面と平行になるように形成された第２の層間絶縁層１２と、第２の層間絶縁層１２の上に第２の平面と平行な第３の平面をなし、かつそれぞれが第２の層間絶縁層１２の厚み方向（第１の層間絶縁層２の厚み方向と同じ）から見て第２の方向と交差する第３の方向に延びるように互いに平行に形成された複数の第３の配線１５とを備えている。第１の配線３と第２の配線１１とは互いに立体交差し、第２の配線１１と第３の配線１５とは互いに立体交差する。
第１の配線３と第２の配線１１が立体交差する領域（立体交差点）には、第１の層間絶縁層２を貫通するように第１のスルーホール４（メモリセルホール）が形成されている。この第１のスルーホール４中には第１の配線３が露出しており、その上に半導体層５Ａ（第１の半導体層）と電極層５Ｂ（第１の電極層）とがこの順に積層するように第１のスルーホール４中に充填される。かかる構成により、第１の充填部５は第１の配線３と第２の配線１１とを電気的に接続する。図１の例では、第１の配線３と半導体層５Ａとは物理的に（直接的に）接するように形成され、半導体層５Ａと電極層５Ｂとは物理的に（直接的に）接するように形成されている。

第２の配線１１と第３の配線１５が立体交差する領域（立体交差点）には、第２の層間絶縁層１２を貫通するように第２のスルーホール１３（メモリセルホール）が形成されている。この第２のスルーホール１３中には第２の配線１１が露出しており、その上に電極層１４Ａ（第２の電極層）と半導体層１４Ｂ（第２の半導体層）とがこの順に積層するように第２のスルーホール１３中に充填される。かかる構成により、第２の充填部１４は第２の配線１１と第３の配線１５とを電気的に接続する。図１の例では、電極層１４Ａと半導体層１４Ｂとは物理的に（直接的に）接するように形成され、半導体層１４Ｂと第３の配線１５とは物理的に（直接的に）接するように形成されている。

図１の例では、第１の充填部５と第２の充填部１４とは、いずれも単独でダイオード素子（ショットキーダイオード）を構成する。ダイオード素子により、隣接するセルを通過するリーク電流（クロスリーク）を抑制できる。さらにショットキーダイオードは、多数キャリアが支配的であるので、メモリセルの電流容量を大きくでき、かつ高速動作を行うことができる。また、第１の充填部及び第２の充填部は第２の配線１１に対し、上下に対称に形成したほうが好ましい。第２の配線が上下の抵抗変化素子のビット線として兼用されるからである。
ここで、第２の配線１１は、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とがこの順に積層されてなる。第１の抵抗変化層６と導電層７と第２の抵抗変化層８とは、厚み方向（積層する方向、以下同様）から見るといずれも同一の形状を有する。第１の抵抗変化層６は、複数の第１のスルーホール４を接続するように構成される。第２の抵抗変化層８は、複数の第２のスルーホール１３を接続するように構成される。
それぞれの第１のスルーホール４について、その第１のスルーホール４中の電極層５Ｂと、第１の抵抗変化層６のうち厚み方向から見てその第１のスルーホール４の上部開口と略一致する領域と、導電層７のうち厚み方向から見てその第１のスルーホール４の上部開口と略一致する領域とで第１の抵抗変化素子９が構成されている。すなわち、第１の抵抗変化素子９において、第１の抵抗変化層６は電極層５Ｂと導電層７とで挟持されている。図１の例では、電極層５Ｂと第１の抵抗変化層６とは物理的に（直接的に）接するように形成され、第１の抵抗変化層６と導電層７とは物理的に（直接的に）接するように形成されている。
それぞれの第２のスルーホール１３について、導電層７のうち厚み方向から見てその第２のスルーホール１３の下部開口と略一致する領域と、第２の抵抗変化層８のうち厚み方向から見てその第２のスルーホール１３の下部開口と略一致する領域と、その第２のスルーホール１３中の電極層１４Ａとで第２の抵抗変化素子１０が構成されている。すなわち、第２の抵抗変化素子１０において、第２の抵抗変化層８は導電層７と電極層１４Ａとで挟持されている。図１の例では、導電層７と第２の抵抗変化層８とは物理的に（直接的に）接するように形成され、第２の抵抗変化層８と電極層１４Ａとは物理的に（直接的に）接するように形成されている。

導電層７は、第１の抵抗変化素子９の電極と、第２の抵抗変化素子１０の電極と、第２の配線１１の導電層という３つの役割を果たしている。

第１の抵抗変化素子９と第２の抵抗変化素子１０とは、両側の電極に所定の電流または電圧を印加することにより、電極間の抵抗値が変化するという特性を有する。この抵抗値は、電流または電圧の印加を停止しても保持される。かかる特性により、第１の抵抗変化素子９と第２の抵抗変化素子１０とは、デジタルデータを保存するための不揮発性記憶素子として利用できる。
第１の抵抗変化素子９と第２の抵抗変化素子１０とは第２の配線１１の上下両側に対称に形成されている。第２の配線１１は第２の層間絶縁層１２を貫通して形成された第１の引き出しコンタクトプラグ１６を介して、第１の引き出し配線１７に接続されている。すなわち、第２の配線１１の導電層７と、第１の引き出し配線１７とが、第２の層間絶縁層１２と第２の抵抗変化層８とを貫通する第１の引き出しコンタクトプラグ１６を介して、電気的に接続されている。

ここで、第１の抵抗変化素子９及び第２の抵抗変化素子１０の電極材料（導電層７および／または電極層５Ｂおよび／または電極層１４Ａの材料）には、白金、イリジウム、ルテニウムなどの貴金属電極や、タングステンあるいはこれらの組み合わせを用いることができる。
ダイオード素子の電極材料（電極層５Ｂおよび／または電極層１４Ａの材料）には、窒化タンタルを用いることができる。
また、第１の層間絶縁層２及び第２の層間絶縁層１２は、絶縁性の酸化物材料を用いて構成することができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。第１の層間絶縁層２及び第２の層間絶縁層１２の膜厚は１００〜５００ｎｍ程度の膜厚が好ましい。配線間絶縁層が薄くなると配線間リーク電流が増加し、配線間絶縁層が厚くなると第１のスルーホール４や第２のスルーホール１３が深くなり、加工するのが困難になるからである。
また、第１の抵抗変化層６、第２の抵抗変化層８は、鉄を含む酸化物（例えば四酸化三鉄［Ｆｅ３Ｏ４］）、酸化チタン、酸化タンタル、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。

また、第１の充填部５、第２の充填部１４は、単独で、あるいはそれぞれ第１の配線３、第３の配線１５と組み合わさって、電極間（例えば窒化タンタル）に半導体層（例えば窒素欠損型シリコン窒化膜）を挟んだＭＳＭダイオード、ｐ型半導体層とｎ型半導体層との積層構成からなるｐｎ接合ダイオード、あるいは半導体層と電極とでショットキー接続を構成するショットキーダイオードを構成してもよい（詳細は変形例を参照）。また、本実施形態ではダイオード素子の構成要素のすべてが、第１のスルーホール４、第２のスルーホール１３の内部に形成されているが、一部の構成要素がスルーホールの外側に形成されていてもかまわない（詳細は変形例を参照）。
半導体層５Ａおよび／または半導体層１４Ｂは、例えばシリコンを用いてスパッタリングにより形成されうる。
第１の配線３および／または第３の配線１５および／または第１の引き出し配線１７は、例えば銅を用いてスパッタリングにより形成されうる。
また、第１の引き出しコンタクトプラグ１６はタングステンあるいは銅で構成しうる。もしくは第１の引き出しコンタクトプラグ１６は２層構造とし、上層をタングステンあるいは銅で構成し、下層をチタン、窒化チタン、タンタル、窒化タンタルあるいはこれらの組み合わせからなる材料で構成しうる。これによりコンタクト抵抗の低い引き出しコンタクトが実現できる。第１の引き出しコンタクトプラグ１６は、第２の抵抗変化層８を貫通して、第２の配線の導電層７に物理的に（直接的に）接するように形成されている。ショットキー接合を形成しやすい第２の抵抗変化層８を除去し、金属−金属の接合とすることで、オーミックなコンタクトを形成し、コンタクト不良を防止するためである。

図２は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの平面図である。図２は、第２の層間絶縁層１２と第３の配線１５との上に絶縁膜を被覆し、その一部を除去した態様を想定して描かれている。
図２に示すように、厚み方向（基板１の上方）から見て、第１の配線３と第２の配線１１とは第１のスルーホール４の開口を完全に覆いかつ第１のスルーホール４の開口より大きい（該開口からはみ出す）。同様に、第２の配線１１と第３の配線１５とは第２のスルーホール１３の開口を完全に覆いかつ第２のスルーホール１３の開口より大きい（該開口からはみ出す）。
第１の配線３は、その幅（図２における左右の幅：第１の配線３の長手方向を前後方向としたときの横幅）が第１のスルーホール４の下部開口の幅（図２における左右の幅：第１の配線３の長手方向を前後方向としたときの横幅）よりも大きい。このため、第１の配線３は、第１のスルーホール４の下部開口を完全に覆い、かつその下部開口の外側にはみ出している。
第２の配線１１（第１の抵抗変化層６）はその幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）が第１のスルーホール４の上部開口の幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）よりも大きい。このため、第２の配線１１（第１の抵抗変化層６）は、第１のスルーホール４の上部開口を完全に覆い、かつその上部開口の外側にはみ出している。
第２の配線１１（第２の抵抗変化層８）はその幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）が第２のスルーホール１３の下部開口の幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）よりも大きい。このため、第２の配線１１（第２の抵抗変化層８）は、第２のスルーホール１３の下部開口を完全に覆い、かつその下部開口の外側にはみ出している。
第３の配線１５はその幅（図２における左右の幅：第３の配線１５の長手方向を前後方向としたときの横幅）が第２のスルーホール１３の上部開口の幅（図２における左右の幅：第３の配線１５の長手方向を前後方向としたときの横幅）よりも大きい。このため、第３の配線１５は、第２のスルーホール１３の上部開口を完全に覆い、かつその上部開口の外側にはみ出している。
以上の構成とすることにより、第２の配線の導電層７は、第１の抵抗変化素子の電極と第２の抵抗変化素子の電極、更に本来の配線層の導電層の機能を有することが可能になる。第１の抵抗変化素子と、第２の配線と、第２の抵抗変化素子とをこの順に積層する場合、通常は、電極層として、第１の抵抗変化素子の電極のために２つの電極層、第２の配線層のために１つの電極層、第２の抵抗変化素子の電極のために２つの電極層、合計５つの電極層が必要となる。本実施形態では、これを３つの電極層に集約できる。ダイオード素子が電極層を有する場合には、１つの電極層を抵抗変化素子の電極層およびダイオード素子の電極層として兼用することもできる。このように、本実施形態の不揮発性記憶装置では、電極層を形成するために必要なプロセスステップ数を減じてプロセスコストを低減することができる。
更に、第１の抵抗変化層と、第２の抵抗変化層と、導電層とが一括してラインパターンにより形成される。このためドットパターンほどの微細加工は不要である。
メモリセルのアクティブ領域は、微細加工がしやすいスルーホールの開口部の面積でその大きさや形状が決定される。このため、メモリセル自体を微細化する（メモリセルと同程度に微細な構造を有するように抵抗変化層などを形成する）必要がなく、メモリセルの高集積化が容易となる。

よって、簡易な製造方法により低コストで集積度の高い不揮発性記憶装置を実現できる。［変形例］

以上の構成において、第２の配線１１の長手方向の長さは、第１の配線３及び／又は第３の配線１５の長手方向の長さよりも短い構成とすることが好ましい。このような構成とすることにより、導電層７に抵抗率が高い材料を用いた場合でも、第２の配線１１中を信号が伝達する時間を短くでき、第２の配線１１中での電位降下を小さくできる。これにより、導電層７の材料として、第１及び第２の抵抗変化素子の電極の機能に適した電極材料（白金、イリジウム、ルテニウムなどの貴金属電極や、タングステン）を自由に選択することができる。これにより、クロスポイントメモリを駆動するための回路とメモリセルとの間の配線における信号の遅延や、配線抵抗によるメモリセルへの印加電圧の不足を防止することができる。
第２の配線１１は、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とからのみ構成される必要はなく、他の層を有していてもよい。また、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とはそれぞれ複数の層を有していてもよい。
また、第２の配線１１の長手方向の長さが第１の配線３及び／又は第３の配線１５の長手方向の長さよりも短い構成において、第２の配線１１の厚さは、第１の配線３の膜厚及び第３の配線１５の厚さより薄い構成としてもよい。例えば、第１の配線３及び第３の配線は、配線としての役割を十分発揮できる厚さである１５０ｎｍ〜５００ｎｍ程度が好ましい。一方、第２の配線１１は、長手方向の長さが第１及び第３の配線と比較して短い（例えば５μｍ、第１及び第３の配線の長手方向の長さは例えば１５０μｍ）ために全体としての抵抗は小さくなり、薄くても配線としての機能を十分に果たすことができる。このため、第２の配線１１の厚さは、導電層７が少なくとも抵抗変化素子の電極として機能することを満たすことが最低の条件である。導電層７の膜厚は１０ｎｍ〜５０ｎｍの範囲、第１の抵抗変化素子の抵抗変化層６及び第２の抵抗変化素子の抵抗変化層８の膜厚の範囲は３〜３０ｎｍの範囲が好ましい。以上から第２の配線１１の膜厚は１６〜１１０ｎｍの範囲が好ましい。このような構成では、第２の配線１１の膜厚を極めて薄くすることができる。これにより、加工や研磨によるパターニングが容易になる。例えばエッチングにより第２の配線１１を形成する際、レジストがなくなる前に加工を終えることが容易となる。すなわち、加工・研磨することが困難な材料であっても抵抗変化素子に適した電極材料（白金、イリジウム、ルテニウムなどの貴金属電極や、タングステン）を自由に選択することができる。

また、以上の構成において、第１の配線３の配線抵抗及び前記第３の配線１５の配線抵抗は、第２の配線１１の配線抵抗より低い構成としてもよい。第１の配線３、第３の配線１３は、例えば銅あるいはアルミニウムなどからなる低い導電層もしくはこれらの下層に窒化チタン、チタン、窒化タンタル、タンタルなどのバリアメタルを積層した構成からなることが好ましい。これらの材料構成を採用することにより、第１の配線３、第３の配線１５の配線抵抗は第２の配線１１の配線抵抗より小さくすることができる。これにより、クロスポイントメモリの駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止するだけでなく、メモリの高速動作を実現することができる。

上述の説明では、第１のスルーホール４中に所定の材料を充填することにより形成される第１の充填部、および第２のスルーホール１３中に所定の材料を充填することにより形成される第２の充填部が、ショットキーダイオードである構成とした。しかし、本実施形態はかかる構成に限られるものではない。
第１の充填部および第１の配線は、第１の配線がなす電流経路と第２の配線がなす電流経路とが、ダイオード素子により接続されれば、どのような構成であってもよい。第２の充填部および第３の配線は、第２の配線がなす電流経路と第３の配線がなす電流経路とが、ダイオード素子により接続されれば、どのような構成であってもよい。
ここで、ダイオード素子とは、いわゆる一般的なダイオード素子（一方向の極性の電圧に対して非線形な電流特性を示すが、反対極性の電圧に対しては実質的に電流を流さないという特性を有する素子）や双方向型の電流制限素子（正負いずれの電圧に対しても非線形な電流特性を示す素子、双方向ダイオード）を含む。非線形な電流特性とは、電圧の絶対値が低い領域（低電圧域）では抵抗値が大きく、電圧の絶対値が高い領域（高電圧域）では抵抗値が小さいことを言う。
具体的には、以下のような変形例が考えられる。
（１）ＭＳＭダイオードａ
第１の変形例では、図１において、第１の充填部と第１の配線とでＭＳＭダイオード（ダイオード素子）が構成されるように、半導体層５Ａと、電極層５Ｂと、第１の配線３との材料が適宜選択される。また、第２の充填部と第３の配線とでＭＳＭダイオード（ダイオード素子）が構成されるように、半導体層１４Ｂおよび電極層１４Ａおよび第３の配線１５の材料が適宜選択される。

ＭＳＭダイオードの場合には、双方向に電流を流すことが可能であり、両極性で動作するバイポーラ型の抵抗変化膜を動作させることができる。また、ＭＳＭダイオードは、大きな電流容量を有するので、安定な抵抗変化動作を実現することができる。
（２）ＭＳＭダイオードｂ

第２の変形例では、第１の充填部及び第２の充填部がそれぞれ、電極層と、半導体層と、電極層とからなる３層が積層されてなるＭＳＭダイオード（ダイオード素子）をなすように構成されている。
図３は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第２の変形例を示す断面の概略を示す図である。図３において、図１と共通の要素については同一の符号を付して、説明を省略する。
第１の充填部４０は、第１のスルーホール４中に露出する第１の配線３の上に、電極層４０Ａと半導体層４０Ｂと電極層４０Ｃとがこの順に第１のスルーホール４中で積層するように構成されている。
第２の充填部４１は、第２のスルーホール１３中に露出する第２の配線１１の上に、電極層４１Ａと半導体層４１Ｂと電極層４１Ｃとがこの順に第２のスルーホール１３中で積層するように構成されてなる。
第２の変形例でも第１の変形例と同様の効果が得られる。さらに第２の変形例では、配線層および電極層の材料を別個独立に選択できるため、配線内部の信号伝達速度の向上とＭＳＭダイオードの良好な電流制限特性とを両立させることが容易となる。
（３）ＭＳＭダイオードｃ
第３の変形例では、図１において、第１の配線３および第３の配線１５を２層構造とし、第１の配線３の１層と第１の充填部とがＭＳＭダイオード（ダイオード素子）をなすように構成され、かつ、第３の配線１５の１層と第２の充填部とがＭＳＭダイオード（ダイオード素子）をなすように構成されている。
図４は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第３の変形例を示す断面の概略を示す図である。図４において、図１と共通の要素については同一の符号を付して、説明を省略する。
第１の配線３は、基板１の上に、配線層３Ａと電極層３Ｂとがこの順に積層されると共に積層方向から見て同一の形状をなすように構成される。
第１の充填部４２は、第１のスルーホール４中に露出する電極層３Ｂの上に、半導体層４２Ａおよび電極層４２Ｂがこの順に第１のスルーホール４中で積層するように構成されている。
第２の充填部４３は、第２のスルーホール１３中に露出する第２の配線１１（抵抗変化層８）の上に、電極層４３Ａおよび半導体層４３Ｂがこの順に第２のスルーホール１３中で積層するように構成されてなる。
第３の配線１５は、第２の層間絶縁層１２および半導体層４３Ｂの上に、電極層１５Ａと配線層１５Ｂとがこの順に積層されると共に厚み方向（積層方向）から見て同一の形状をなすように構成される。
本変形例でも第２の変形例と同様な効果が得られる。さらに、スルーホールに形成する素子層が２層となるので、第２の変形例に比べて製造方法が簡略化できるという特徴がある。
第１の充填部は電極層のみで構成され、かつ、第１の配線３は配線層と電極層と半導体層とがこの順に積層されると共に厚み方向（積層方向）から見て同一の形状をなすように構成されてもよい。
第２の充填部は電極層のみで構成され、かつ、第３の配線１５は半導体層と電極層と配線層とがこの順に積層されると共に厚み方向（積層方向）から見て同一の形状をなすように構成されてもよい。
（４）ｐｎ接合ダイオード
第４の変形例では、図１において第１の充填部および第２の充填部がそれぞれｎ型半導体層とｐ型半導体層の２層が積層されてなるｐｎ接合ダイオード（ダイオード素子）を構成する。
図５は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第４の変形例を示す断面の概略を示す図である。図５において、図１と共通の要素については同一の符号を付して、説明を省略する。
第１の充填部４４は、第１のスルーホール４中に露出する第１の配線３の上に、ｎ型半導体層４４Ａとｐ型半導体層４４Ｂと接続電極層４４Ｃとがこの順に第１のスルーホール４中で積層するように構成されている。接続電極層４４Ｃは、ｐ型半導体層４４Ｂと第２の配線１１の抵抗変化層６との電気的接触を安定させるために設けられている。
第２の充填部４７は、第２のスルーホール１３中に露出する第２の配線１１の上に、接続電極層４７Ａと、ｐ型半導体層４７Ｂと、ｎ型半導体層４７Ｃとがこの順に第２のスルーホール１３中で積層するように構成されている。接続電極層４７Ａは、第２の配線１１の抵抗変化層８とｐ型半導体層４７Ｂとの電気的接触を安定させるために設けられている。
ｐｎ接合ダイオードの場合には、少数キャリアが支配的のために、電流容量が小さく、過剰電流の防止、消費電力の低減効果が期待できる。これにより、読み込みや書き込み時のクロストークをさらに低減することができる。また、そのための回路構成も簡略化できる。また、第１の充填部４４及び第２の充填部４７は第２の配線１１に対し、上下に対称に形成したほうが好ましい。第２の配線１１をその上下に形成される２層の抵抗変化素子のビット線として兼用するからである。
（第２実施形態）
図６は、本発明の第２実施形態に係る４層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。第１実施形態との違いは、第３の配線１５上に更にクロスポイントメモリ２層（図１の第１の層間絶縁層２および第１のスルーホール４および第１の充填部５および第２の配線１１および第２の層間絶縁層１２および第２のスルーホール１３および第２の充填部１４および第３の配線１５とからなるクロスポイントメモリ層と同様の構成要素からなる構成単位）が積層されていることである。積層にあたり、下側のクロスポイントメモリ２層の最上部にある配線と上側のクロスポイントメモリ２層の最下部にある配線とは同一部材となる。図１と図６とで共通する構成要素については同一符号を付して説明を省略する。
すなわち、この不揮発性記憶装置の構成は、第１実施形態に係る構造に加えて、第３の配線１５上には、第３の層間絶縁層１８と、この第３の層間絶縁層１８上に第３の配線１５と直交するように形成されたストライプ形状の第４の配線２６と、第４の配線２６を被覆して第３の層間絶縁層１８上に形成された第４の層間絶縁層２７と、第４の層間絶縁層２７上に形成されたストライプ形状の第５の配線３０とを備えている。第３の層間絶縁層１８、第４の層間絶縁層２７、第５の配線３０は、それぞれ第１の層間絶縁層２、第２の層間絶縁層１２、第１の配線３（あるいは第３の配線１５）と同様の構成であるので詳細な説明を省略する。

第３の配線１５と第４の配線２６が直交する領域の第３の層間絶縁層１８には第３のスルーホール１９（メモリセルホール）が形成されている。この第３のスルーホール１９中には、第３の配線１５に接続するように、半導体層２０Ａおよび電極層２０Ｂとからなる第３の充填部２０が形成されている。また、第４の配線２６と第５の配線３０が直交する領域の第４の層間絶縁層２７には第４のスルーホール２８（メモリセルホール）が形成されている。この第４のスルーホール２８中には、第４の配線２６に接続するように、電極層２９Ａおよび半導体層２９Ｂとからなる第４の充填部２９が形成されている。第３のスルーホール１９および第３の充填部２０の具体的な構成は第１のスルーホール４および第１の充填部５と同様であるので詳細な説明を省略する。第４のスルーホール２８および第４の充填部２９の具体的な構成は第２のスルーホール１３および第２の充填部１４と同様であるので詳細な説明を省略する。
ここで、第４の配線２６は、第３の抵抗変化層２１と導電層２２と第４の抵抗変化層２３とがこの順に積層されてなる。第４の配線２６は第２の配線１１と同様の構成であるので詳細な説明を省略する。
導電層２２は、第３の抵抗変化素子２４の電極と、第４の抵抗変化素子２５の電極と、第４の配線２６の導電層という３つの役割を果たしている。
電極層２０Ｂと第３の抵抗変化層２１と導電層２２とで第３の抵抗変化素子２４が構成されている。第３の抵抗変化素子２４の具体的な構成は第１の抵抗変化素子９と同様であるので、詳細な説明を省略する。
導電層２２と第４の抵抗変化層２３と電極層２９Ａとで第４の抵抗変化素子２５が構成されている。第４の抵抗変化素子２５の具体的な構成は第２の抵抗変化素子１０と同様であるので、詳細な説明を省略する。
第３の抵抗変化素子２４と第４の抵抗変化素子２５は第４の配線２６の上下両側に対称に形成されている。第４の配線２６は第４の層間絶縁層２７を貫通して形成された第２の引き出しコンタクトプラグ３１を介して、第２の引き出し配線３２に接続されている。第２の引き出しコンタクトプラグ３１の具体的な構成は第１の引き出しコンタクトプラグ１６と同様であるので、詳細な説明を省略する。第２の引き出し配線３２の具体的な構成は第１の引き出し配線１７と同様であるので、詳細な説明を省略する。
以上のような本実施形態に係る４層のクロスポイントメモリ構造では、抵抗変化素子の電極の機能を有する配線層は配線層１１、２６の２層となる。即ち、抵抗変化層と相性の良い貴金属系の電極を使用したとしても、抵抗変化素子の電極の機能を有する配線層を約半分に集約できる。つまり残りの配線は通常のＬＳＩプロセスで使用される配線層を配することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において、プロセスが高コストになることを抑制しつつ、大容量の不揮発性記憶装置を実現できる。
なお、第３の充填部２０、第４の充填部２９、第３の層間絶縁層１８、第４の層間絶縁層２７、第３の抵抗変化層２１、第４の抵抗変化層２３、第２の引き出しコンタクトプラグ３１の具体的態様については、第１実施形態で示したものと同様であるので、詳細な説明を省略する。
（第３実施形態）

図７は、本発明の第３実施形態に係る８層クロスポイント型で階層ビット線構造を有する不揮発性記憶装置の概略構成の一例を示す側方断面図である。本第３実施形態は第１実施形態の構造を多層化して、階層ビット線構造に適用したものである。図１と図７とで共通する構成要素については同一符号を付して説明を省略する。
階層ビット線構造とは、ビット線をグローバルビット線（主ビット線）と副ビット線を設ける階層構造とし、各々のメモリセルを副ビット線に並列に接続したアレイ構成からなる。駆動単位を分割化することで、アレイマットの大型化に伴う読出し動作マージンの改善や高速化などを目的としたものである。なお詳細な構造は既に第１実施形態で説明したものと同様であるので、ここでは説明を省略する。なお、図７において、７１、７２、７３、７４は各々、第５〜第８の層間絶縁層、５１〜６３は引き出しコンタクトプラグである。また、７５は層間絶縁層、７６、７７は引き出しコンタクトプラグである。３９は、各階層のビット線を共通に接続するためのグローバルビット線である。層間絶縁層７５の下に図示されない基板が配設される。
第５のスルーホール４８、第６のスルーホール４９、第７のスルーホール６８、第８のスルーホール６９はそれぞれ、第１のスルーホール４、第２のスルーホール１３、第３のスルーホール１９、第４のスルーホール２８と同様の構成を有する。
第５の充填部６４、第６の充填部６５、第７の充填部６６、第８の充填部６７はそれぞれ、第１の充填部５、第２の充填部１４、第３の充填部２０、第４の充填部２９と同様の構成を有する。
半導体層６４Ａ、６５Ｂ、６６Ａ、６７Ｂはそれぞれ、半導体層５Ａ、１４Ｂ、２０Ａ、２９Ｂと同様の構成を有する。
電極層６４Ｂ、６５Ａ、６６Ｂ、６７Ａはそれぞれ、電極層５Ｂ、１４Ａ、２０Ｂ、２９Ａと同様の構成を有する。
第６の配線３３、第８の配線３５はそれぞれ、第２の配線１１、第４の配線２６と同様の構成を有する。
第７の配線３４、第９の配線３６はそれぞれ、第３の配線１５、第５の配線３０と同様の構成を有する。
本実施形態の不揮発性記憶装置の構成においては、図７に示すように、第１の配線３、第３の配線１５、第５の配線３０、第７の配線３４、第９の配線３６はＸ方向（紙面垂直方向）に延びるように形成され、ワード線としての機能（メモリセルを活性化し、読み出し、書き込みを可能な状態にする機能。すなわち、ワード線にはデコーダーが接続され、デコーダーによりワード線が選択されると（電圧が印加されると）、ワード線に接続されたメモリセルが活性化されるという機能）を有する。一方、それらの上下のメモリセルの抵抗変化素子が集積化された第２の配線１１、第４の配線２６、第６の配線３３、第８の配線３５は、Ｙ方向（紙面横方向）に延びるように形成され、ビット線（副ビット線）としての機能（メモリセルとの間でデータの書き込み、読み出しを行うためのデータ線としての機能。ビット線にはセンスアンプが接続され、センスアンプにでビット線電位が増幅され、デジタル信号として処理されるという機能。）を有する。ビット線はＺ方向（積層方向）に重なるように配置され、偶数層のビット線である第４の配線２６、第８の配線３５は引き出しコンタクトプラグ５７〜６３、および引き出し配線９１〜９５にて共通に接続され（互いに電極層により電気的に接続され）、グローバルビット線３９に引き出しコンタクトプラグ７７によって接続されたＦＥＴトランジスタに接続されている。選択スイッチ３８は該ＦＥＴトランジスタのゲート電極である。すなわち、図示されない基板と選択スイッチ３８とでＦＥＴトランジスタが構成される。また、奇数層のビット線である第２の配線１１、第６の配線３３は引き出しコンタクトプラグ５１〜５６、および引き出し配線９６〜９９にて共通に接続され（互いに電極層により電気的に接続され）、グローバルビット線３９に引き出しコンタクトプラグ７６によって接続されたＦＥＴトランジスタに接続されている。選択スイッチ３７は該ＦＥＴトランジスタのゲート電極である。すなわち、図示されない基板と選択スイッチ３７とでＦＥＴトランジスタが構成される。

なお、引き出しコンタクトプラグ５６、６３は、図中、グローバルビット線３９と交差しているが、実際には両者は交差部分では絶縁されている。
このような構成とすることにより、Ｘ方向に延びて複数の層に形成されたワード線と、Ｙ方向に延びてワード線間の各層に形成されたビット線との交点位置（立体交差点）にメモリセルが形成され、そして、Ｚ方向に揃ったビット線群毎に、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各基本アレイ面において、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層及び奇数層のビット線は、選択スイッチ素子を付加することで、これに接続されるグローバルビット線との電気的な接続／非接続を切替制御される。すなわち、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができる不揮発性記憶装置を実現できる。
また、階層ビット線方式の特徴であるビット線を分割したこと、すなわち、配線長が長いグローバルビット線（主ビット線）と配線長の短い副ビット線を階層構造とすることで、この副ビット線が各アレイ面に配置されるので、各アレイ面でのビット線の長さが短くなる。この副ビット線に抵抗変化素子の電極の機能を有する配線層を集約することで、残りの配線長の長いワード線は、抵抗変化素子の電極であるという制約に縛られることなく、より低い抵抗率を有する配線層を使用することができる。これにより、クロスポイントメモリの駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止するだけでなく、メモリの高速動作を実現することができる。
（第１実施形態の第１の製造方法）
次に、図８〜図１０を用いて本発明の第１実施形態の不揮発性記憶装置の第１の製造方法について説明する。
図８（ａ）は、基板１上に、所望のマスクを用いたパターニング（スパッタリングとマスクを用いたエッチング）によりストライプ形状の第１の配線３を形成する工程を示す断面図である。本実施の形態の場合には、第１の配線３の主成分としてアルミニウムを用いうる。「ストライプ形状」とは、それぞれが所定の方向に延びるように互いに平行に複数の配線を形成することを言う。本工程では、基板１上に第１の方向に延びるように互いに平行に複数の第１の配線３が形成される。
次に、図８（ｂ）に示すように、基板１およびその上の第１の配線３を被覆するように第１の層間絶縁層２をスパッタリングにより基板１の全面に形成し、その表面をＣＭＰにより平坦化する。第１の層間絶縁層２の材料としては、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）が好適に用いられる。
次に、図８（ｃ）に示すように、第１の配線３上の第１の層間絶縁層２を貫通して第１の配線３に到達するように、所望のマスクを用いたパターニング（エッチング）によりそれぞれの第１の配線３の延びる方向（図８（ｃ）の紙面に垂直な方向）に沿って一定の配列ピッチ（間隔）で第１のスルーホール４を形成する。第１の配線３の幅が第１のスルーホール４より小さい場合には、マスク合わせずれの影響により第１の配線３と後に形成する電極層５Ｂの接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、第１の配線３の幅（図８（ｃ）における左右の幅：第１の配線３の長手方向を前後方向とするときの横幅）は第１のスルーホール４の下部開口の幅（図８（ｃ）における左右の幅：第１の配線３の長手方向を前後方向とするときの横幅）より大きい。これにより、第１の配線３は、第１のスルーホール４の下部開口の全面を覆いかつその周囲にはみ出す。
次に、図８（ｄ）に示すように、第１のスルーホール４内に第１の充填部５の第１層である半導体層５Ａを埋め込み形成する。半導体層５Ａにはスパッタリング法で形成したシリコンを用いる。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。第１のスルーホール４への埋め込みはＣＭＰプロセス、あるいはエッチバックプロセスを用いる。ここでは、オーバ研磨あるいはエッチバックを行うことで、第１のスルーホール４内の上部に凹部を形成する。
次に、図８（ｅ）に示すように、第１のスルーホール４内の上部の凹部に第１の充填部５の第２層である電極層５Ｂを埋め込み形成する。電極層５Ｂには窒化タンタルを用いうる。窒化タンタルの成膜は、タンタルをターゲットとした窒素反応性スパッタリング法で行いうる。また、埋め込みについては、ＣＭＰプロセスあるいはエッチバックプロセスを用いて形成することができる。以上により第１のスルーホール４内にショットキー接合ダイオードとなる第１の充填部５が形成される。また、電極層５Ｂの窒化タンタルは、第１の抵抗変化素子の電極の役割も果たす。
次に、図８（ｆ）に示すように、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とがこの順に積層されてなるストライプ形状の第２の配線１１を形成する。より具体的には本工程では、第１の層間絶縁層２上に第１の層間絶縁層の厚み方向から見て第１の方向と交差する第２の方向に延びるように互いに平行に複数の第２の配線１１が形成される。第２の配線１１は、所望のマスクを用いて、第１の充填部５の電極層５Ｂに物理的に接しかつ第１の配線３と立体交差（例えば直交）するように形成する。具体的には、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とをスパッタリングを用いて積層した後、マスクを用いたエッチングにより、所望の形状の第２の配線をうる。このとき、第２の配線１１は第１の充填部５の上端面（電極層５Ｂの上端面）の全面を覆いかつその周囲にはみ出すように形成される。すなわち、第２の配線１１の幅（図８（ｆ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）は第１のスルーホール４の上部開口の幅（図８（ｆ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）より大きい。
次に、図９（ａ）に示すように、第１の層間絶縁層２およびその上の第２の配線１１を被覆するように第１の層間絶縁層２上に第２の層間絶縁層１２を形成する。第２の層間絶縁層１２は、第１の層間絶縁層３と同様の材料および方法により形成しうる。
次に、図９（ｂ）に示すように、所望のマスクを用いたパターニング（エッチング）により、第２の配線１１上の第２の層間絶縁層１２を貫通して第２の配線１１に到達するようにそれぞれの第２の配線の延びる方向（図９（ｂ）の左右方向）に沿って一定の配列ピッチ（間隔）で第２のスルーホール１３を形成する。第１のスルーホール４と同様な理由で、第２の配線１１の幅（図９（ｂ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）は第２のスルーホール１３の下部開口の幅（図９（ｂ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）より大きい。これにより、第２の配線１１は、第２のスルーホール１３の下部開口の全面を覆いかつその周囲にはみ出す。更に、第２のスルーホール１３の位置は、第１のスルーホール４の直上が好ましい。セルレイアウトを微細化できる点と、クロスポイントメモリの上下のセルで対称性を維持して、回路動作のばらつきを抑制するためである。
次に、図９（ｃ）に示すように、第２のスルーホール１３内の下部に第２の充填部１４の第１層である電極層１４ＡをＣＭＰプロセス、あるいはエッチバックプロセスを用いて埋め込み形成する。電極層１４Ａには窒化タンタルを用いうる。オーバ研磨あるいはエッチバックを行うことで、第２のスルーホール１３内の上部に凹部を形成する。また、電極層１４Ａの窒化タンタルは、第２の抵抗変化素子の電極の役割も果たす。
次に、図９（ｄ）に示すように、第２のスルーホール１３内の上部に第２の充填部１４の第２層である半導体層１４Ｂを埋め込み形成する。半導体層１４Ｂにはスパッタリング方により形成したシリコンを用いうる。第１の充填部５と第２の充填部１４は第２の配線１１の上下両側に対称に形成する。これにより、回路設計を容易にし、回路動作のばらつきを減少させることができる。なお、これらの形成方法については、図８（ｄ）、（ｅ）で示したので、詳細な説明を省略する。
次に、図１０（ａ）に示すように、第２の層間絶縁層１２を貫通して第２の配線１１に接続される第１の引き出しコンタクトプラグ１６を形成する。第１の引き出しコンタクトプラグ１６は、例えば所望のマスクを用いてエッチングを行い、スパッタリング及びＣＶＤを用いてコンタクトホールを充填した後、ＣＭＰにより表面を平坦化することで形成しうる。第１の引き出しコンタクトプラグ１６はタングステンあるいは銅で構成しうる。もしくはタングステンあるいは銅の下層にチタン、窒化チタン、タンタル、窒化タンタルの組み合わせからなる材料を埋め込んだ積層構成としてもよい。第１の引き出しコンタクトプラグ１６は、第２の抵抗変化素子の抵抗変化層８を貫通して、第２の配線の導電層７に接続されている。オーミックなコンタクトを形成し、コンタクト不良を防止するためである。
最後に、図１０（ｂ）に示すように、所望のマスクを用いたパターニング（スパッタリングとマスクを用いたエッチング）により、ストライプ形状の第３の配線１５と第１の引き出し配線１７とを形成する。より具体的には本工程では、第２の層間絶縁層１２上に第２の層間絶縁層の厚み方向から見て第２の方向と交差する第３の方向に延びるように互いに平行に複数の第３の配線１５が形成され、同時に第１の引き出し配線１７が形成される。第３の配線１５は、第２の充填部１４の半導体層１４Ｂに物理的に接しかつ第２の配線１１と立体交差（例えば直交）するように形成する。このとき、第３の配線１５は第２の充填部１４の上端面（半導体層１４Ｂの上端面）の全面を覆いかつその周囲にはみ出すように形成される。すなわち、第３の配線１５の幅（図１０（ｂ）における左右の幅：第３の配線１５の長手方向を前後方向とするときの横幅）は第２のスルーホール１３の上部開口の幅（図８（ｆ）における左右の幅：第３の配線１５の長手方向を前後方向とするときの横幅）より大きい。また、第１の引き出し配線１７は第１の引き出しコンタクトプラグ１６と接続するように形成する。この後絶縁保護層（図示せず）を形成することで、図１に示すような本発明の第１実施形態の不揮発性記憶装置を製造することができる。
なお、本実施形態では、第１の充填部５、第２の充填部１４として電極層及び半導体層からなるショットキーダイオードを用いるが、ｐ型半導体層とｎ型半導体層を接続してなるｐｎ接合ダイオード、電極層と半導体層と電極層とからなるＭＳＭダイオードをスルーホールに形成してもかまわない。また、本実施形態ではダイオード素子の構成要素のすべてが、第１のスルーホール４、第２のスルーホール１３の内部に形成されているが、一部の構成要素がスルーホールの外側に形成されていてもかまわない。
（第１実施形態の第２の製造方法）
次に、図１１〜図１３を用いて本発明の第１実施形態の不揮発性記憶装置の第２の製造方法について説明する。なお、第１の絶縁層２中に第１のスルーホール４を形成する工程を示した図１１（ｄ）から、第２のスルーホール１３内に第２の充填部１４を埋め込み形成する工程を示した図１３（ａ）までの工程は、図８（ｃ）〜図９（ｄ）に示した工程と同様であるので、ここでは説明を省略する。また配線、層間絶縁層、抵抗変化層、充填部、コンタクトに用いられた材料なども、本発明の第１の実施形態の第１の製造方法の具体的態様で示したものと同様であるので、ここでは説明を省略する。
図１１（ａ）は、基板１上に、第１の層間絶縁層２Ａを基板１の全面に形成した後に、所定の位置に後に第１の配線３を埋め込み形成するための溝３Ａを形成する工程を示す断面図である。この工程は、スパッタリングにより第１の層間絶縁層２Ａを形成した後に所望のマスクを用いたエッチングを行うことで実現しうる。
次に、図１１（ｂ）に示すように、第１の配線３となる導電膜を形成した後にＣＭＰを用いるダマシンプロセスで、第１の配線３を形成する。ここでの第１の配線３の材料は、先端のＬＳＩプロセスで既に導入されている、より低抵抗で微細化に適したＣｕを主成分とする構成とする。
次に、図１１（ｃ）に示すように、スパッタリングにより第１の配線３を被覆して第１の層間絶縁層２Ｂを第１の配線３の上端面および第１の層間絶縁層２Ａの上端面の全面に形成する。
図１１（ｄ）〜図１３（ａ）は、第１の実施形態で述べた図８（ｃ）〜図９（ｄ）と同様のプロセスである。特筆すべきことは、第２の配線１１は所望のマスクを用いてエッチングで形成していることである。つまり、抵抗変化素子の複数の構成要素が第２の配線１１に集積化（一体的に形成）されて積層構造となっている配線であり、なおかつその配線膜厚が薄膜化できる場合には、微細化に適するエッチングを用いてパターンを形成している。
次に、図１３（ｂ）に示すように、第２のスルーホール１３を被覆して第２の層間絶縁層１２上にスパッタリングにより第３の層間絶縁層１８Ａを形成した後に、第２の層間絶縁層１２及び第３の層間絶縁層１８Ａを貫通した第１の引き出しコンタクトプラグを埋め込み形成するための開口部１６Ａをマスクを用いたエッチングにより形成する。第１の引き出しコンタクトプラグを埋め込み形成するための開口部１６Ａは、第２の抵抗変化層８を貫通して、第２の配線の導電層７が露出するように形成される。オーミックなコンタクトを形成し、コンタクト不良を防止するためである。第３の層間絶縁層１８Ａについては、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）が好適に用いられる。
次に、図１３（ｃ）に示すように、第３の層間絶縁層１８Ａ中の所定の位置に、第３の配線１５を埋め込み形成するための溝１５Ａと第１の引き出し配線を埋め込み形成するための溝１７Ａを、マスクを用いたエッチングにより形成する。溝１５Ａは第２のスルーホール１３中の半導体層１４Ｂが露出するように形成され、溝１７Ａは第１の引き出しコンタクトプラグ１６を埋め込み形成するための開口部１６Ａを含むように形成する。
最後に、図１３（ｄ）に示すように、第３の配線１５、第１の引き出し配線１７となる導電膜を形成した後にＣＭＰを用いるダマシンプロセスで、上述の溝１５Ａ、１７Ａ、開口部１６Ａを充填する。これにより、第３の配線１５、第１の引き出しコンタクトプラグ１６、第１の引き出し配線１７を形成する。ここでの配線（第３の配線１５、第１の引き出しコンタクトプラグ１６、第１の引き出し配線１７）の材料は、先端のＬＳＩプロセスで既に導入されている、より低抵抗で微細化に適したＣｕを主成分とする構成としうる。この後絶縁保護層（図示せず）を形成することで、図１に示すような本発明の第１実施形態の不揮発性記憶装置を製造することができる。
なお、図６に示した４層構造のクロスポイント方の不揮発性記憶装置、および図７に示した８層クロスポイント型で階層ビット線構造を有する不揮発性記憶装置についても、上述した第１の製造方法または第２の製造方法を同様に適用して積層化することで、４層、８層の積層構造を形成することができるのは明らかである。したがって、これらの場合の詳細な製法方法や工程図については省略する。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明は、ダイオード素子と抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関するものであり、メモリ容量が極めて大きい不揮発性メモリを実現することができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関し、特に抵抗変化素子を配線層に集積化した構成に関する。
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性記憶装置の開発が活発に行われている。例えば、フラッシュメモリに代表されるように不揮発性記憶装置は既に多くの分野で用いられている。しかし、このフラッシュメモリは微細化限界が近づいているといわれ、ポストフラッシュメモリとして、相変化メモリ（ＰＣＲＡＭ）、ＭＲＡＭ、ＦｅＲＡＭなど様々なメモリが開発されている。その中に、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いたＲｅＲＡＭが、通常の半導体プロセスとの整合性を取りやすく、微細化に適するという点で注目されている。
例えば、微細化、大容量を目的としたクロスポイント型のＲｅＲＡＭが示されている（例えば、特許文献１参照）。このＲｅＲＡＭは、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。
クロスポイント型のＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入することが行われている。
例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極を備えたＲｅＲＡＭが開示されている（例えば、特許文献２参照）。
このような構成とすることで、単位セル構造が１つのダイオード構造体と１つの抵抗構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することができるとしている。
また、配線を共用する例としては、クロスポイント型構成のＭＲＡＭにおいて、ワード線を共用して、その配線の上下に対称的にダイオード素子、ＭＴＪ素子を形成する構成が開示されている（例えば、特許文献３参照）。ここでは、配線に白金、その上下にシリコンを配することで、ショットキーダイオードを形成している。
特開２００３−６８９８４号公報 特開２００６−１４０４８９号公報 米国特許第６，８７９，５０８号明細書
上記特許文献１には、クロスポイント構成が示されているが、この例においてはダイオードを直列に接続することや、その具体的構造については全く記載も示唆もされていない。
これに対して、特許文献２では、下部電極上に抵抗構造体を形成し、さらにこの抵抗構造体上にダイオード構造体を形成し、このダイオード構造体上に上部電極を形成する構成が示されており、このダイオード構造体はＮｉＯやＴｉＯ２等からなるｐ型酸化物とｎ型酸化物とで形成することが示されている。しかしながら、この特許文献２に記載されているダイオード構造体、抵抗構造体では、少なくとも異なる４種類の材料からなる構造体を１ビット単位で同時にエッチングしているために、微細化に必要な加工技術の確立が非常に困難である。ましてや上部電極もしくは下部電極と同時にエッチングするならばなおさらである。また、特許文献２では、クロスポインメモリの１層毎に複数の構成要素を設ける必要があり、プロセスステップ数の増大及びプロセスコストの増加という基本的な課題を有する。これでは、プロセスコストの低いフラッシュメモリを置き換えて市場を拡大することが困難である。
また、特許文献３では、配線を上下のメモリセルで共用し、配線との上下界面でショットキーダイオードを形成する構成となっている。しかし、抵抗変化素子の上部電極、抵抗変化素子、下部電極、ダイオード素子膜を一括して形成する構成になっており、少なくとも４種類の材料からなる構造体を１ビット単位で同時にエッチングしているために、微細化に必要な加工技術の確立が非常に困難な点では、上述の例と変わりはない。ましてや抵抗変化素子に相性の良い貴金属系の電極を使用する場合には、そのエッチングが極めて困難になり、微細化に不適な構造になっている。
我々は本発明に先立ち、ＭＳＭダイオード素子の一方の電極をクロスポイントの上層配線に、更にもう一方の電極を抵抗変化素子の電極を兼用する構造を提案し（特願２００６−３１２５９０号）、クロスポイントメモリを構成する素子数の低減を実現した。なおかつ本構造では、ダイオード素子の実効的な面積を抵抗変化素子の面積より拡大できるので、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成においても充分な電流容量を確保でき、安定な作動が可能なＲｅＲＡＭを実現した。
しかし、この構造は、配線構造の一部にダイオード素子を集積化してはいるものの、抵抗変化膜の電極材料、ダイオードの電極材料、配線材料にそれぞれに適した導電性材料を用いる場合には、クロスポイントのメモリセルの構成要素は依然多いことに変わりはない。メモリセルの構成要素が多いと、製造方法が複雑になり、微細化が困難になるという課題がある。
本発明は、このような課題を解決するものであり、特に、抵抗変化素子が特定の一方の電極との界面近傍を中心に抵抗変化することを見い出した知見を、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成に適用したものである。更に、階層ビット線構造の特徴をいかして、偶数層の配線に、上下のメモリセルの抵抗変化素子の電極を共用する構成とすることで、製造方法が容易でかつ微細化に適した不揮発性記憶装置を提供することを目的とする。
上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に互いに平行に形成された複数の第１の配線と、前記基板及び前記第１の配線上に形成された第１の層間絶縁層と、前記第１の配線上の前記第１の層間絶縁層に形成された第１のメモリセルホールと、前記第１のメモリセルホールの内部に形成され、前記第１の配線に接続される第１のダイオード素子と、前記第１のダイオード素子の上面を覆うとともに、前記第１の層間絶縁層上に形成され、前記第１の配線と直交し、かつ前記第１の抵抗変化素子の抵抗変化層、導電層、第２の抵抗変化素子の抵抗変化層をこの順に積層された複数層からなる互いに平行に形成された複数の第２の配線と、前記第２の配線及び前記第１の層間絶縁層上に形成された第２の層間絶縁層と、前記第２の配線上の前記第２の層間絶縁層を貫通して形成された第２のメモリセルホールと、前記第２のメモリセルホールの内部に形成され、前記第２の配線に接続される前記第２のダイオード素子と、前記第２のダイオード素子の上面を覆うとともに、前記第２の層間絶縁層上に形成され、前記第２の配線と直交し、かつ互いに平行に形成された複数の第３の配線とを備えることを特徴とする。
また上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、前記基板および前記複数の第１の配線の上に形成された第１の層間絶縁層と、前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、前記第１の層間絶縁層および前記複数の第２の配線の上に形成された第２の層間絶縁層と、前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に形成された複数の第３の配線と、を備え、前記第１の層間絶縁層には、前記第１の配線と前記第２の配線の立体交差点のそれぞれにおいて前記第１の層間絶縁層を貫通するように、複数の第１のスルーホールが形成され、前記第２の層間絶縁層には、前記第２の配線と前記第３の配線の立体交差点のそれぞれにおいて前記第２の層間絶縁層を貫通するように、複数の第２のスルーホールが形成され、さらに、それぞれの前記第１のスルーホールの内部に形成された第１の充填部と、それぞれの前記第２のスルーホールの内部に形成された第２の充填部と、を備え、第１のダイオード素子が、前記第１の充填部により、または前記第１の充填部と前記第１の配線とにより、構成され、かつ、第２のダイオード素子が、前記第２の充填部により、または前記第２の充填部と前記第３の配線とにより、構成され、前記第２の配線は第１の抵抗変化層と導電層と第２の抵抗変化層とがこの順に積層された構造を有する。
このような構成では、第２の配線の導電層は、第１の抵抗変化素子の上部電極と第２の抵抗変化素子の下部電極と本来の配線層の導電層という３つの機能を果たすことが可能になる。従来であれば、第１の抵抗変化素子の上部電極及び下部電極、第２の抵抗変化素子の上部電極及び下部電極の計４電極が必要とされるところを、抵抗変化素子を動作させるために必要な電極は、本構造では、ダイオード素子の電極を抵抗変化素子の電極に利用（兼用）するものを除けば、配線層の１電極に集約できる。よって、プロセスステップ数を減じてプロセスコストを低減することができる。更に、第１の抵抗変化素子の抵抗変化層、第２の抵抗変化素子の抵抗変化層と導電層を一括してラインパターンで形成するので、ドットパターンほどの微細加工は不要である。メモリセルのアクティブ領域は、微細加工がしやすいメモリセルホールの面積で決定されるので、微細化との両立が十分可能である。ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において、上下のメモリセルの抵抗変化素子の電極を共用する構成とすることで、製造方法が容易かつ低コストで微細化を可能にする不揮発性半導体記憶装置を実現できる。
上記不揮発性記憶装置において、前記第１のスルーホールは、両端の開口部が前記第１の配線と前記第２の配線とで完全に覆われるように形成され、前記第２のスルーホールは、両端の開口部が前記第２の配線と前記第３の配線とで完全に覆われるように形成されていてもよい。
上記不揮発性記憶装置において、前記第１の充填部は、前記第１の配線と物理的に接するように形成された第１の半導体層と、前記第１の半導体層と物理的に接するように形成された第１の電極層とから構成され、前記第２の充填部は、前記第３の配線と物理的に接するように形成された第２の半導体層と、前記第２の半導体層と物理的に接するように形成された第２の電極層とから構成されていてもよい。
上記不揮発性記憶装置において、前記第１の層間絶縁層と前記第１の充填部と前記複数の第２の配線と前記第２の層間絶縁層と前記第２の充填部と前記複数の第３の配線とを有する構成単位が複数積層された構造を有してもよい。
このような構成では、例えば、４層のクロスポイントメモリ構造では、抵抗変化素子を有する配線層は２層に集約でき、８層のクロスポイントメモリ構造では、抵抗変化素子を有する配線層は４層に集約できる。即ち、多層構造において、例え抵抗変化層と相性の良い貴金属系の電極を使用したとしても、抵抗変化素子を有する配線層を約半分に集約できる。つまり残りの配線は通常のＬＳＩプロセスで使用される配線層を配することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において、プロセスが高コストになることなく、大容量の不揮発性半導体記憶装置を実現できる。
上記不揮発性記憶装置において、前記第２の配線の長手方向の長さは、前記第１の配線の長手方向の長さおよび前記第３の配線の長手方向の長さのいずれよりも短くてもよい。
このような構成では、抵抗率が高い材料であっても抵抗変化層に適した電極材料を自由に選択することができる。第２の配線を短くすることで、クロスポイントメモリを駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止することができる。
上記不揮発性記憶装置において、前記第２の配線の厚みが、前記第１の配線の厚みおよび第３の配線の厚みのいずれよりも薄くてもよい。
このような構成では、加工・研磨がすることが困難な材料であっても抵抗変化層に適した電極材料を自由に選択することができる。また、第２の配線の膜厚を薄くすることで、加工や研磨によるパターニングが容易になり、メモリセルをより微細化することが可能になる。
上記不揮発性記憶装置において、前記第１の配線の配線抵抗および前記第３の配線の配線抵抗のいずれも、前記第２の配線の配線抵抗より低くてもよい。
このような構成では、抵抗変化素子を有する配線層は第２の配線に集約できるので、残りの第１及び第３の配線は、抵抗変化素子の電極であるという制約に縛られることなく、より低い抵抗率を有する配線層を使用することができる。これにより、クロスポイントメモリの駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止するだけでなく、メモリの高速動作を実現することができる。
上記不揮発性記憶装置において、前記第２の配線は、白金、イリジウム、ルテニウム、タングステンからなる群より選ばれた少なくとも１つの材料を含んでもよい。これらの金属を配線の導電層に配すると、高温でアニールしても遷移金属酸化物からなる抵抗変化層と反応しにくく、また抵抗変化層を高抵抗、低抵抗と安定に変化させることができる。
上記構成単位が積層された不揮発性記憶装置において、前記複数の第１の配線および前記複数の第３の配線がワード線機能（メモリセルを活性化し、読み出し、書き込みを可能な状態にするワード線にデコーダーが接続され、デコーダーによりワード線が選択されると（電圧が印加されると）、ワード線に接続されたメモリセルが活性化される）を有し、前記複数の第２の配線がビット線機能（メモリセルとの間でデータの書き込み、読み出しを行うためのビット線にセンスアンプが接続され、センスアンプにてビット線電位が増幅され、デジタル信号として処理される）を有し、前記構成単位のそれぞれに属する前記第２の配線のそれぞれが厚み方向から見て重なり合うように形成され、基板側から数えて偶数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続され、基板側から数えて奇数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続されていてもよい。
このような構成では、メモリセルが、Ｘ方向に延び複数の層に形成されたビット線と、Ｙ方向に延びビット線間の各層に形成されたワード線との交点位置に、形成されている。そして、Ｚ方向（厚み方向）に揃ったビット線群毎に、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各基本アレイ面において、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層及び奇数層のビット線は、選択スイッチ素子を付加することで、これに接続されるグローバルビット線との電気的な接続／非接続を切替制御される。すなわち、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができる。
また本発明の不揮発性記憶装置の製造方法は、基板上に互いに平行に形成された複数の第１の配線を形成する工程と、前記基板及び第１の配線上に第１の層間絶縁層を形成する工程と、前記第１の配線上でかつ前記第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、前記第１のメモリセルホール中に第１のダイオード素子を埋め込み形成する工程と、前記第１のダイオード素子の上面を覆うとともに、前記第１の層間絶縁層上に、前記第１の配線と直交し互いに平行に形成され、かつそれぞれが前記第１の抵抗変化素子の抵抗変化層、導電層、第２の抵抗変化素子の抵抗変化層をこの順に積層された複数層からなる、複数の第２の配線を形成する工程と、前記第２の配線及び前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、前記第２の配線上でかつ前記第２の層間絶縁層の所定の位置に第２のメモリセルホールを形成する工程と、前記第２のメモリセルホール中に第２のダイオード素子を埋め込み形成する工程と、前記第２のダイオード素子の上面を覆うとともに、前記第２の層間絶縁層上に、前記第２の配線と直交し互いに平行に形成された複数の第３の配線を形成する工程とを含むことを特徴とする。
また本発明の不揮発性記憶装置の製造方法は、基板上に第１の方向に延びるように互いに平行に複数の第１の配線を形成する工程と、前記基板および前記複数の第１の配線の上に第１の層間絶縁層を形成する工程と、それぞれの前記第１の配線の上に所定の間隔で並びかつ前記第１の層間絶縁膜を貫通する複数の第１のスルーホールを形成する工程と、前記第１のスルーホールの内部に第１の充填部を形成する工程と、前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に、かつ、前記第１の充填部の上端面の全面を覆うように、第１の抵抗変化層と導電層と第２の抵抗変化層とがこの順に積層された構造を有する複数の第２の配線を形成する工程と、前記第１の層間絶縁層および前記複数の第２の配線の上に第２の層間絶縁層を形成する工程と、それぞれの前記第２の配線の上に所定の間隔で並びかつ前記第２の層間絶縁膜を貫通する複数の第２のスルーホールを形成する工程と、前記第２のスルーホールの内部に第２の充填部を形成する工程と、前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に、かつ、前記第２の充填部の上端面の全面を覆うように、複数の第３の配線を形成する工程と、を有し、第１のダイオード素子が、前記第１の充填部により、または前記第１の充填部と前記第１の配線とにより、構成され、かつ、第２のダイオード素子が、前記第２の充填部により、または前記第２の充填部と前記第３の配線とにより、構成される。
このような製造方法では、第１の抵抗変化素子の抵抗変化層と、第１の抵抗変化素子の上部電極と第２の抵抗変化素子の下部電極と本来の配線層の導電層との機能を有する導電層と、第２の抵抗変化素子の抵抗変化層と、を一括して形成することができる。以上の製造方法により、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において、上下のメモリセルの抵抗変化素子の電極を共用する構成とすることで、微細化に適した不揮発性半導体記憶装置を実現できる。
上記製造方法において、前記第１の充填部を形成する工程は、前記第１のスルーホールの中に前記第１の配線と物理的に接するように第１の半導体層を形成する工程ａと、前記工程ａの後、前記第１のスルーホールの中に前記第１の半導体層と物理的に接するように第１の金属電極層を形成する工程ｂとを有し、前記第２の充填部を形成する工程は、前記第１のスルーホールの中に前記第２の配線と物理的に接するように第２の電極層を形成する工程ｃと、前記工程ｃの後、前記第２のスルーホールの中に前記第２の電極層と物理的に接するように第２の半導体層を形成する工程ｄとを有してもよい。
上述製造方法において、前記第１の配線を形成する工程は、前記第１の層間絶縁層に所望の溝を形成した後にＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであり、前記第２の配線を形成する工程は、第１の抵抗変化層と導電層と第２の抵抗変化層とをこの順に積層した後マスクを用いてエッチングするものであり、前記第３の配線を形成する工程は、前記第２の層間絶縁層に所望の溝を形成した後にＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであってもよい。
このような製造方法では、ダイオード機能を有する積層構造からなる第２の配線は積層構造を加工するのに適したエッチングにて形成することができる。また、低い抵抗率の配線材料を形成することが好ましい第１の配線及び第３の配線については、通常の微細化に対応したＬＳＩプロセスの配線で使用されるダマシン工法により形成することができる。即ち、目的に応じた製造方法を選択することで、微細化に適した不揮発性半導体記憶装置を実現できる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記構成を採用することにより、クロスポイント型構成において、抵抗変化素子が特定の一方の電極との界面近傍を中心に抵抗変化する知見及び階層ビット線構造の特徴をいかして、偶数層の配線に、上下のメモリセルの抵抗変化素子の電極を共用する構成とすることで、製造方法が容易かつ低コストで、更に微細化に適した不揮発性記憶装置を実現できるという大きな効果を奏する。
図１は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの構造断面図である。 図２は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの平面図である。 図３は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第２の変形例を示す断面の概略を示す図である。 図４は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第３の変形例を示す断面の概略を示す図である。 図５は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第４の変形例を示す断面の概略を示す図である。 図６は、本発明の第２実施形態に係る４層構造のクロスポイントメモリの構造断面図である。 図７は、本発明の第３実施形態に係る階層ビット線構造の８層クロスポイントメモリの構造断面図である。 図８は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図８（ａ）は基板上に第１の配線を形成する工程を示す図、図８（ｂ）は第１の層間絶縁層を形成する工程を示す図、図８（ｃ）は第１の層間絶縁層に複数のスルーホールを形成する工程を示す図、図８（ｄ）はそれぞれの第１のスルーホール内に半導体層を埋め込み形成する工程を示す図、図８（ｅ）はそれぞれの第１のスルーホール内に電極層を埋め込み形成する工程を示す図、図８（ｆ）は第２の配線を形成する工程を示す図である。 図９は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図９（ａ）は第２の層間絶縁層を形成する工程を示す図、図９（ｂ）は第２のスルーホールを形成する工程を示す図、図９（ｃ）はそれぞれの第２のスルーホール内に電極層を埋め込み形成する工程を示す図、図９（ｄ）はそれぞれの第２のスルーホール内に半導体層を埋め込み形成する工程を示す図である。 図１０は、本発明の第１実施形態の２層構造のクロスポイントメモリの第１の製造方法を説明する工程断面図であり、図１０（ａ）は第１の引き出しコンタクトプラグ１６を形成する工程を示す図、図１０（ｂ）は第３の配線１５と第１の引き出し配線とを形成する工程を示す図である。 図１１は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図１１（ａ）は基板上に第１の層間絶縁層と溝を形成する工程を示す図、図１１（ｂ）はダマシンプロセスにより第１の配線を形成する工程を示す図、図１１（ｃ）は第１の層間絶縁層を形成する工程を示す図、図１１（ｄ）は第１の層間絶縁層に複数のスルーホールを形成する工程を示す図、図１１（ｅ）はそれぞれの第１のスルーホール内に半導体層を埋め込み形成する工程を示す図、図１１（ｆ）はそれぞれの第１のスルーホール内に電極層を埋め込み形成する工程を示す図である。 図１２は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図１２（ａ）は第２の配線を形成する工程を示す図、図１２（ｂ）は第２の層間絶縁層を形成する工程を示す図、図１２（ｃ）は第２のスルーホールを形成する工程を示す図、図１２（ｄ）はそれぞれの第２のスルーホール内に電極層を埋め込み形成する工程を示す図である。 図１３は、本発明の第１実施形態の２層構造のクロスポイントメモリの第２の製造方法を説明する工程断面図であり、図１３（ａ）はそれぞれの第２のスルーホール内に半導体層を埋め込み形成する工程を示す図、図１３（ｂ）は第３の層間絶縁層を形成した後に第１の引き出しコンタクトプラグを埋め込み形成するための開口部を形成する工程を示す図、図１３（ｃ）は第３のの配線および第１の引き出し配線を埋め込み形成するための溝を形成する工程を示す図、図１３（ｄ）はダマシンプロセスにより第３の配線および第１の引き出し配線を形成する工程を示す図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
（第１実施形態）
図１は、本発明の第１実施形態に係る２層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。本実施の形態の不揮発性記憶装置は、基板１と、この基板１上に形成されたストライプ形状の第１の配線３と、第１の配線３を被覆して基板１上に形成された第１の層間絶縁層２と、第１の層間絶縁層２上に第１の配線３と直交するように形成されたストライプ形状の第２の配線１１と、第２の配線１１を被覆して第１の層間絶縁層２上に形成された第２の層間絶縁層１２と、第２の層間絶縁層１２上に形成されたストライプ形状の第３の配線１５とを備えている。
より詳細には、本実施の形態の不揮発性記憶装置は、基板１と、基板１の上に基板１の主面と平行な第１の平面をなし、かつそれぞれが第１の方向に延びるように互いに平行に形成された複数の第１の配線３と、基板１と複数の第１の配線３との上に（これらを被覆するように）かつ上面が基板１の主面と平行になるように形成された第１の層間絶縁層２と、第１の層間絶縁層２の上に第１の平面と平行な第２の平面をなし、かつそれぞれが第１の層間絶縁層２の厚み方向から見て第１の方向と交差する（図１の例では直交する）第２の方向に延びるように互いに平行に形成された複数の第２の配線１１と、第１の層間絶縁層２と複数の第２の配線１１の上に（これらを被覆するように）かつ上面が基板１の主面と平行になるように形成された第２の層間絶縁層１２と、第２の層間絶縁層１２の上に第２の平面と平行な第３の平面をなし、かつそれぞれが第２の層間絶縁層１２の厚み方向（第１の層間絶縁層２の厚み方向と同じ）から見て第２の方向と交差する第３の方向に延びるように互いに平行に形成された複数の第３の配線１５とを備えている。第１の配線３と第２の配線１１とは互いに立体交差し、第２の配線１１と第３の配線１５とは互いに立体交差する。
第１の配線３と第２の配線１１が立体交差する領域（立体交差点）には、第１の層間絶縁層２を貫通するように第１のスルーホール４（メモリセルホール）が形成されている。この第１のスルーホール４中には第１の配線３が露出しており、その上に半導体層５Ａ（第１の半導体層）と電極層５Ｂ（第１の電極層）とがこの順に積層するように第１のスルーホール４中に充填される。かかる構成により、第１の充填部５は第１の配線３と第２の配線１１とを電気的に接続する。図１の例では、第１の配線３と半導体層５Ａとは物理的に（直接的に）接するように形成され、半導体層５Ａと電極層５Ｂとは物理的に（直接的に）接するように形成されている。
第２の配線１１と第３の配線１５が立体交差する領域（立体交差点）には、第２の層間絶縁層１２を貫通するように第２のスルーホール１３（メモリセルホール）が形成されている。この第２のスルーホール１３中には第２の配線１１が露出しており、その上に電極層１４Ａ（第２の電極層）と半導体層１４Ｂ（第２の半導体層）とがこの順に積層するように第２のスルーホール１３中に充填される。かかる構成により、第２の充填部１４は第２の配線１１と第３の配線１５とを電気的に接続する。図１の例では、電極層１４Ａと半導体層１４Ｂとは物理的に（直接的に）接するように形成され、半導体層１４Ｂと第３の配線１５とは物理的に（直接的に）接するように形成されている。
図１の例では、第１の充填部５と第２の充填部１４とは、いずれも単独でダイオード素子（ショットキーダイオード）を構成する。ダイオード素子により、隣接するセルを通過するリーク電流（クロスリーク）を抑制できる。さらにショットキーダイオードは、多数キャリアが支配的であるので、メモリセルの電流容量を大きくでき、かつ高速動作を行うことができる。また、第１の充填部及び第２の充填部は第２の配線１１に対し、上下に対称に形成したほうが好ましい。第２の配線が上下の抵抗変化素子のビット線として兼用されるからである。
ここで、第２の配線１１は、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とがこの順に積層されてなる。第１の抵抗変化層６と導電層７と第２の抵抗変化層８とは、厚み方向（積層する方向、以下同様）から見るといずれも同一の形状を有する。第１の抵抗変化層６は、複数の第１のスルーホール４を接続するように構成される。第２の抵抗変化層８は、複数の第２のスルーホール１３を接続するように構成される。
それぞれの第１のスルーホール４について、その第１のスルーホール４中の電極層５Ｂと、第１の抵抗変化層６のうち厚み方向から見てその第１のスルーホール４の上部開口と略一致する領域と、導電層７のうち厚み方向から見てその第１のスルーホール４の上部開口と略一致する領域とで第１の抵抗変化素子９が構成されている。すなわち、第１の抵抗変化素子９において、第１の抵抗変化層６は電極層５Ｂと導電層７とで挟持されている。図１の例では、電極層５Ｂと第１の抵抗変化層６とは物理的に（直接的に）接するように形成され、第１の抵抗変化層６と導電層７とは物理的に（直接的に）接するように形成されている。
それぞれの第２のスルーホール１３について、導電層７のうち厚み方向から見てその第２のスルーホール１３の下部開口と略一致する領域と、第２の抵抗変化層８のうち厚み方向から見てその第２のスルーホール１３の下部開口と略一致する領域と、その第２のスルーホール１３中の電極層１４Ａとで第２の抵抗変化素子１０が構成されている。すなわち、第２の抵抗変化素子１０において、第２の抵抗変化層８は導電層７と電極層１４Ａとで挟持されている。図１の例では、導電層７と第２の抵抗変化層８とは物理的に（直接的に）接するように形成され、第２の抵抗変化層８と電極層１４Ａとは物理的に（直接的に）接するように形成されている。
導電層７は、第１の抵抗変化素子９の電極と、第２の抵抗変化素子１０の電極と、第２の配線１１の導電層という３つの役割を果たしている。
第１の抵抗変化素子９と第２の抵抗変化素子１０とは、両側の電極に所定の電流または電圧を印加することにより、電極間の抵抗値が変化するという特性を有する。この抵抗値は、電流または電圧の印加を停止しても保持される。かかる特性により、第１の抵抗変化素子９と第２の抵抗変化素子１０とは、デジタルデータを保存するための不揮発性記憶素子として利用できる。
第１の抵抗変化素子９と第２の抵抗変化素子１０とは第２の配線１１の上下両側に対称に形成されている。第２の配線１１は第２の層間絶縁層１２を貫通して形成された第１の引き出しコンタクトプラグ１６を介して、第１の引き出し配線１７に接続されている。すなわち、第２の配線１１の導電層７と、第１の引き出し配線１７とが、第２の層間絶縁層１２と第２の抵抗変化層８とを貫通する第１の引き出しコンタクトプラグ１６を介して、電気的に接続されている。
ここで、第１の抵抗変化素子９及び第２の抵抗変化素子１０の電極材料（導電層７および／または電極層５Ｂおよび／または電極層１４Ａの材料）には、白金、イリジウム、ルテニウムなどの貴金属電極や、タングステンあるいはこれらの組み合わせを用いることができる。
ダイオード素子の電極材料（電極層５Ｂおよび／または電極層１４Ａの材料）には、窒化タンタルを用いることができる。
また、第１の層間絶縁層２及び第２の層間絶縁層１２は、絶縁性の酸化物材料を用いて構成することができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。第１の層間絶縁層２及び第２の層間絶縁層１２の膜厚は１００〜５００ｎｍ程度の膜厚が好ましい。配線間絶縁層が薄くなると配線間リーク電流が増加し、配線間絶縁層が厚くなると第１のスルーホール４や第２のスルーホール１３が深くなり、加工するのが困難になるからである。
また、第１の抵抗変化層６、第２の抵抗変化層８は、鉄を含む酸化物（例えば四酸化三鉄［Ｆｅ３Ｏ４］）、酸化チタン、酸化タンタル、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。
また、第１の充填部５、第２の充填部１４は、単独で、あるいはそれぞれ第１の配線３、第３の配線１５と組み合わさって、電極間（例えば窒化タンタル）に半導体層（例えば窒素欠損型シリコン窒化膜）を挟んだＭＳＭダイオード、ｐ型半導体層とｎ型半導体層との積層構成からなるｐｎ接合ダイオード、あるいは半導体層と電極とでショットキー接続を構成するショットキーダイオードを構成してもよい（詳細は変形例を参照）。また、本実施形態ではダイオード素子の構成要素のすべてが、第１のスルーホール４、第２のスルーホール１３の内部に形成されているが、一部の構成要素がスルーホールの外側に形成されていてもかまわない（詳細は変形例を参照）。
半導体層５Ａおよび／または半導体層１４Ｂは、例えばシリコンを用いてスパッタリングにより形成されうる。
第１の配線３および／または第３の配線１５および／または第１の引き出し配線１７は、例えば銅を用いてスパッタリングにより形成されうる。
また、第１の引き出しコンタクトプラグ１６はタングステンあるいは銅で構成しうる。もしくは第１の引き出しコンタクトプラグ１６は２層構造とし、上層をタングステンあるいは銅で構成し、下層をチタン、窒化チタン、タンタル、窒化タンタルあるいはこれらの組み合わせからなる材料で構成しうる。これによりコンタクト抵抗の低い引き出しコンタクトが実現できる。第１の引き出しコンタクトプラグ１６は、第２の抵抗変化層８を貫通して、第２の配線の導電層７に物理的に（直接的に）接するように形成されている。ショットキー接合を形成しやすい第２の抵抗変化層８を除去し、金属−金属の接合とすることで、オーミックなコンタクトを形成し、コンタクト不良を防止するためである。
図２は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの平面図である。図２は、第２の層間絶縁層１２と第３の配線１５との上に絶縁膜を被覆し、その一部を除去した態様を想定して描かれている。
図２に示すように、厚み方向（基板１の上方）から見て、第１の配線３と第２の配線１１とは第１のスルーホール４の開口を完全に覆いかつ第１のスルーホール４の開口より大きい（該開口からはみ出す）。同様に、第２の配線１１と第３の配線１５とは第２のスルーホール１３の開口を完全に覆いかつ第２のスルーホール１３の開口より大きい（該開口からはみ出す）。
第１の配線３は、その幅（図２における左右の幅：第１の配線３の長手方向を前後方向としたときの横幅）が第１のスルーホール４の下部開口の幅（図２における左右の幅：第１の配線３の長手方向を前後方向としたときの横幅）よりも大きい。このため、第１の配線３は、第１のスルーホール４の下部開口を完全に覆い、かつその下部開口の外側にはみ出している。
第２の配線１１（第１の抵抗変化層６）はその幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）が第１のスルーホール４の上部開口の幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）よりも大きい。このため、第２の配線１１（第１の抵抗変化層６）は、第１のスルーホール４の上部開口を完全に覆い、かつその上部開口の外側にはみ出している。
第２の配線１１（第２の抵抗変化層８）はその幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）が第２のスルーホール１３の下部開口の幅（図２における上下の幅：第２の配線１１の長手方向を前後方向としたときの横幅）よりも大きい。このため、第２の配線１１（第２の抵抗変化層８）は、第２のスルーホール１３の下部開口を完全に覆い、かつその下部開口の外側にはみ出している。
第３の配線１５はその幅（図２における左右の幅：第３の配線１５の長手方向を前後方向としたときの横幅）が第２のスルーホール１３の上部開口の幅（図２における左右の幅：第３の配線１５の長手方向を前後方向としたときの横幅）よりも大きい。このため、第３の配線１５は、第２のスルーホール１３の上部開口を完全に覆い、かつその上部開口の外側にはみ出している。
以上の構成とすることにより、第２の配線の導電層７は、第１の抵抗変化素子の電極と第２の抵抗変化素子の電極、更に本来の配線層の導電層の機能を有することが可能になる。第１の抵抗変化素子と、第２の配線と、第２の抵抗変化素子とをこの順に積層する場合、通常は、電極層として、第１の抵抗変化素子の電極のために２つの電極層、第２の配線層のために１つの電極層、第２の抵抗変化素子の電極のために２つの電極層、合計５つの電極層が必要となる。本実施形態では、これを３つの電極層に集約できる。ダイオード素子が電極層を有する場合には、１つの電極層を抵抗変化素子の電極層およびダイオード素子の電極層として兼用することもできる。このように、本実施形態の不揮発性記憶装置では、電極層を形成するために必要なプロセスステップ数を減じてプロセスコストを低減することができる。
更に、第１の抵抗変化層と、第２の抵抗変化層と、導電層とが一括してラインパターンにより形成される。このためドットパターンほどの微細加工は不要である。
メモリセルのアクティブ領域は、微細加工がしやすいスルーホールの開口部の面積でその大きさや形状が決定される。このため、メモリセル自体を微細化する（メモリセルと同程度に微細な構造を有するように抵抗変化層などを形成する）必要がなく、メモリセルの高集積化が容易となる。
よって、簡易な製造方法により低コストで集積度の高い不揮発性記憶装置を実現できる。［変形例］
以上の構成において、第２の配線１１の長手方向の長さは、第１の配線３及び／又は第３の配線１５の長手方向の長さよりも短い構成とすることが好ましい。このような構成とすることにより、導電層７に抵抗率が高い材料を用いた場合でも、第２の配線１１中を信号が伝達する時間を短くでき、第２の配線１１中での電位降下を小さくできる。これにより、導電層７の材料として、第１及び第２の抵抗変化素子の電極の機能に適した電極材料（白金、イリジウム、ルテニウムなどの貴金属電極や、タングステン）を自由に選択することができる。これにより、クロスポイントメモリを駆動するための回路とメモリセルとの間の配線における信号の遅延や、配線抵抗によるメモリセルへの印加電圧の不足を防止することができる。
第２の配線１１は、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とからのみ構成される必要はなく、他の層を有していてもよい。また、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とはそれぞれ複数の層を有していてもよい。
また、第２の配線１１の長手方向の長さが第１の配線３及び／又は第３の配線１５の長手方向の長さよりも短い構成において、第２の配線１１の厚さは、第１の配線３の膜厚及び第３の配線１５の厚さより薄い構成としてもよい。例えば、第１の配線３及び第３の配線は、配線としての役割を十分発揮できる厚さである１５０ｎｍ〜５００ｎｍ程度が好ましい。一方、第２の配線１１は、長手方向の長さが第１及び第３の配線と比較して短い（例えば５μｍ、第１及び第３の配線の長手方向の長さは例えば１５０μｍ）ために全体としての抵抗は小さくなり、薄くても配線としての機能を十分に果たすことができる。このため、第２の配線１１の厚さは、導電層７が少なくとも抵抗変化素子の電極として機能することを満たすことが最低の条件である。導電層７の膜厚は１０ｎｍ〜５０ｎｍの範囲、第１の抵抗変化素子の抵抗変化層６及び第２の抵抗変化素子の抵抗変化層８の膜厚の範囲は３〜３０ｎｍの範囲が好ましい。以上から第２の配線１１の膜厚は１６〜１１０ｎｍの範囲が好ましい。このような構成では、第２の配線１１の膜厚を極めて薄くすることができる。これにより、加工や研磨によるパターニングが容易になる。例えばエッチングにより第２の配線１１を形成する際、レジストがなくなる前に加工を終えることが容易となる。すなわち、加工・研磨することが困難な材料であっても抵抗変化素子に適した電極材料（白金、イリジウム、ルテニウムなどの貴金属電極や、タングステン）を自由に選択することができる。
また、以上の構成において、第１の配線３の配線抵抗及び前記第３の配線１５の配線抵抗は、第２の配線１１の配線抵抗より低い構成としてもよい。第１の配線３、第３の配線１３は、例えば銅あるいはアルミニウムなどからなる低い導電層もしくはこれらの下層に窒化チタン、チタン、窒化タンタル、タンタルなどのバリアメタルを積層した構成からなることが好ましい。これらの材料構成を採用することにより、第１の配線３、第３の配線１５の配線抵抗は第２の配線１１の配線抵抗より小さくすることができる。これにより、クロスポイントメモリの駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止するだけでなく、メモリの高速動作を実現することができる。
上述の説明では、第１のスルーホール４中に所定の材料を充填することにより形成される第１の充填部、および第２のスルーホール１３中に所定の材料を充填することにより形成される第２の充填部が、ショットキーダイオードである構成とした。しかし、本実施形態はかかる構成に限られるものではない。
第１の充填部および第１の配線は、第１の配線がなす電流経路と第２の配線がなす電流経路とが、ダイオード素子により接続されれば、どのような構成であってもよい。第２の充填部および第３の配線は、第２の配線がなす電流経路と第３の配線がなす電流経路とが、ダイオード素子により接続されれば、どのような構成であってもよい。
ここで、ダイオード素子とは、いわゆる一般的なダイオード素子（一方向の極性の電圧に対して非線形な電流特性を示すが、反対極性の電圧に対しては実質的に電流を流さないという特性を有する素子）や双方向型の電流制限素子（正負いずれの電圧に対しても非線形な電流特性を示す素子、双方向ダイオード）を含む。非線形な電流特性とは、電圧の絶対値が低い領域（低電圧域）では抵抗値が大きく、電圧の絶対値が高い領域（高電圧域）では抵抗値が小さいことを言う。
具体的には、以下のような変形例が考えられる。
（１）ＭＳＭダイオードａ
第１の変形例では、図１において、第１の充填部と第１の配線とでＭＳＭダイオード（ダイオード素子）が構成されるように、半導体層５Ａと、電極層５Ｂと、第１の配線３との材料が適宜選択される。また、第２の充填部と第３の配線とでＭＳＭダイオード（ダイオード素子）が構成されるように、半導体層１４Ｂおよび電極層１４Ａおよび第３の配線１５の材料が適宜選択される。
ＭＳＭダイオードの場合には、双方向に電流を流すことが可能であり、両極性で動作するバイポーラ型の抵抗変化膜を動作させることができる。また、ＭＳＭダイオードは、大きな電流容量を有するので、安定な抵抗変化動作を実現することができる。
（２）ＭＳＭダイオードｂ
第２の変形例では、第１の充填部及び第２の充填部がそれぞれ、電極層と、半導体層と、電極層とからなる３層が積層されてなるＭＳＭダイオード（ダイオード素子）をなすように構成されている。
図３は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第２の変形例を示す断面の概略を示す図である。図３において、図１と共通の要素については同一の符号を付して、説明を省略する。
第１の充填部４０は、第１のスルーホール４中に露出する第１の配線３の上に、電極層４０Ａと半導体層４０Ｂと電極層４０Ｃとがこの順に第１のスルーホール４中で積層するように構成されている。
第２の充填部４１は、第２のスルーホール１３中に露出する第２の配線１１の上に、電極層４１Ａと半導体層４１Ｂと電極層４１Ｃとがこの順に第２のスルーホール１３中で積層するように構成されてなる。
第２の変形例でも第１の変形例と同様の効果が得られる。さらに第２の変形例では、配線層および電極層の材料を別個独立に選択できるため、配線内部の信号伝達速度の向上とＭＳＭダイオードの良好な電流制限特性とを両立させることが容易となる。
（３）ＭＳＭダイオードｃ
第３の変形例では、図１において、第１の配線３および第３の配線１５を２層構造とし、第１の配線３の１層と第１の充填部とがＭＳＭダイオード（ダイオード素子）をなすように構成され、かつ、第３の配線１５の１層と第２の充填部とがＭＳＭダイオード（ダイオード素子）をなすように構成されている。
図４は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第３の変形例を示す断面の概略を示す図である。図４において、図１と共通の要素については同一の符号を付して、説明を省略する。
第１の配線３は、基板１の上に、配線層３Ａと電極層３Ｂとがこの順に積層されると共に積層方向から見て同一の形状をなすように構成される。
第１の充填部４２は、第１のスルーホール４中に露出する電極層３Ｂの上に、半導体層４２Ａおよび電極層４２Ｂがこの順に第１のスルーホール４中で積層するように構成されている。
第２の充填部４３は、第２のスルーホール１３中に露出する第２の配線１１（抵抗変化層８）の上に、電極層４３Ａおよび半導体層４３Ｂがこの順に第２のスルーホール１３中で積層するように構成されてなる。
第３の配線１５は、第２の層間絶縁層１２および半導体層４３Ｂの上に、電極層１５Ａと配線層１５Ｂとがこの順に積層されると共に厚み方向（積層方向）から見て同一の形状をなすように構成される。
本変形例でも第２の変形例と同様な効果が得られる。さらに、スルーホールに形成する素子層が２層となるので、第２の変形例に比べて製造方法が簡略化できるという特徴がある。
第１の充填部は電極層のみで構成され、かつ、第１の配線３は配線層と電極層と半導体層とがこの順に積層されると共に厚み方向（積層方向）から見て同一の形状をなすように構成されてもよい。
第２の充填部は電極層のみで構成され、かつ、第３の配線１５は半導体層と電極層と配線層とがこの順に積層されると共に厚み方向（積層方向）から見て同一の形状をなすように構成されてもよい。
（４）ｐｎ接合ダイオード
第４の変形例では、図１において第１の充填部および第２の充填部がそれぞれｎ型半導体層とｐ型半導体層の２層が積層されてなるｐｎ接合ダイオード（ダイオード素子）を構成する。
図５は、本発明の第１実施形態に係る２層構造のクロスポイントメモリの第４の変形例を示す断面の概略を示す図である。図５において、図１と共通の要素については同一の符号を付して、説明を省略する。
第１の充填部４４は、第１のスルーホール４中に露出する第１の配線３の上に、ｎ型半導体層４４Ａとｐ型半導体層４４Ｂと接続電極層４４Ｃとがこの順に第１のスルーホール４中で積層するように構成されている。接続電極層４４Ｃは、ｐ型半導体層４４Ｂと第２の配線１１の抵抗変化層６との電気的接触を安定させるために設けられている。
第２の充填部４７は、第２のスルーホール１３中に露出する第２の配線１１の上に、接続電極層４７Ａと、ｐ型半導体層４７Ｂと、ｎ型半導体層４７Ｃとがこの順に第２のスルーホール１３中で積層するように構成されている。接続電極層４７Ａは、第２の配線１１の抵抗変化層８とｐ型半導体層４７Ｂとの電気的接触を安定させるために設けられている。
ｐｎ接合ダイオードの場合には、少数キャリアが支配的のために、電流容量が小さく、過剰電流の防止、消費電力の低減効果が期待できる。これにより、読み込みや書き込み時のクロストークをさらに低減することができる。また、そのための回路構成も簡略化できる。また、第１の充填部４４及び第２の充填部４７は第２の配線１１に対し、上下に対称に形成したほうが好ましい。第２の配線１１をその上下に形成される２層の抵抗変化素子のビット線として兼用するからである。
（第２実施形態）
図６は、本発明の第２実施形態に係る４層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。第１実施形態との違いは、第３の配線１５上に更にクロスポイントメモリ２層（図１の第１の層間絶縁層２および第１のスルーホール４および第１の充填部５および第２の配線１１および第２の層間絶縁層１２および第２のスルーホール１３および第２の充填部１４および第３の配線１５とからなるクロスポイントメモリ層と同様の構成要素からなる構成単位）が積層されていることである。積層にあたり、下側のクロスポイントメモリ２層の最上部にある配線と上側のクロスポイントメモリ２層の最下部にある配線とは同一部材となる。図１と図６とで共通する構成要素については同一符号を付して説明を省略する。
すなわち、この不揮発性記憶装置の構成は、第１実施形態に係る構造に加えて、第３の配線１５上には、第３の層間絶縁層１８と、この第３の層間絶縁層１８上に第３の配線１５と直交するように形成されたストライプ形状の第４の配線２６と、第４の配線２６を被覆して第３の層間絶縁層１８上に形成された第４の層間絶縁層２７と、第４の層間絶縁層２７上に形成されたストライプ形状の第５の配線３０とを備えている。第３の層間絶縁層１８、第４の層間絶縁層２７、第５の配線３０は、それぞれ第１の層間絶縁層２、第２の層間絶縁層１２、第１の配線３（あるいは第３の配線１５）と同様の構成であるので詳細な説明を省略する。
第３の配線１５と第４の配線２６が直交する領域の第３の層間絶縁層１８には第３のスルーホール１９（メモリセルホール）が形成されている。この第３のスルーホール１９中には、第３の配線１５に接続するように、半導体層２０Ａおよび電極層２０Ｂとからなる第３の充填部２０が形成されている。また、第４の配線２６と第５の配線３０が直交する領域の第４の層間絶縁層２７には第４のスルーホール２８（メモリセルホール）が形成されている。この第４のスルーホール２８中には、第４の配線２６に接続するように、電極層２９Ａおよび半導体層２９Ｂとからなる第４の充填部２９が形成されている。第３のスルーホール１９および第３の充填部２０の具体的な構成は第１のスルーホール４および第１の充填部５と同様であるので詳細な説明を省略する。第４のスルーホール２８および第４の充填部２９の具体的な構成は第２のスルーホール１３および第２の充填部１４と同様であるので詳細な説明を省略する。
ここで、第４の配線２６は、第３の抵抗変化層２１と導電層２２と第４の抵抗変化層２３とがこの順に積層されてなる。第４の配線２６は第２の配線１１と同様の構成であるので詳細な説明を省略する。
導電層２２は、第３の抵抗変化素子２４の電極と、第４の抵抗変化素子２５の電極と、第４の配線２６の導電層という３つの役割を果たしている。
電極層２０Ｂと第３の抵抗変化層２１と導電層２２とで第３の抵抗変化素子２４が構成されている。第３の抵抗変化素子２４の具体的な構成は第１の抵抗変化素子９と同様であるので、詳細な説明を省略する。
導電層２２と第４の抵抗変化層２３と電極層２９Ａとで第４の抵抗変化素子２５が構成されている。第４の抵抗変化素子２５の具体的な構成は第２の抵抗変化素子１０と同様であるので、詳細な説明を省略する。
第３の抵抗変化素子２４と第４の抵抗変化素子２５は第４の配線２６の上下両側に対称に形成されている。第４の配線２６は第４の層間絶縁層２７を貫通して形成された第２の引き出しコンタクトプラグ３１を介して、第２の引き出し配線３２に接続されている。第２の引き出しコンタクトプラグ３１の具体的な構成は第１の引き出しコンタクトプラグ１６と同様であるので、詳細な説明を省略する。第２の引き出し配線３２の具体的な構成は第１の引き出し配線１７と同様であるので、詳細な説明を省略する。
以上のような本実施形態に係る４層のクロスポイントメモリ構造では、抵抗変化素子の電極の機能を有する配線層は配線層１１、２６の２層となる。即ち、抵抗変化層と相性の良い貴金属系の電極を使用したとしても、抵抗変化素子の電極の機能を有する配線層を約半分に集約できる。つまり残りの配線は通常のＬＳＩプロセスで使用される配線層を配することができる。よって、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において、プロセスが高コストになることを抑制しつつ、大容量の不揮発性記憶装置を実現できる。
なお、第３の充填部２０、第４の充填部２９、第３の層間絶縁層１８、第４の層間絶縁層２７、第３の抵抗変化層２１、第４の抵抗変化層２３、第２の引き出しコンタクトプラグ３１の具体的態様については、第１実施形態で示したものと同様であるので、詳細な説明を省略する。
（第３実施形態）
図７は、本発明の第３実施形態に係る８層クロスポイント型で階層ビット線構造を有する不揮発性記憶装置の概略構成の一例を示す側方断面図である。本第３実施形態は第１実施形態の構造を多層化して、階層ビット線構造に適用したものである。図１と図７とで共通する構成要素については同一符号を付して説明を省略する。
階層ビット線構造とは、ビット線をグローバルビット線（主ビット線）と副ビット線を設ける階層構造とし、各々のメモリセルを副ビット線に並列に接続したアレイ構成からなる。駆動単位を分割化することで、アレイマットの大型化に伴う読出し動作マージンの改善や高速化などを目的としたものである。なお詳細な構造は既に第１実施形態で説明したものと同様であるので、ここでは説明を省略する。なお、図７において、７１、７２、７３、７４は各々、第５〜第８の層間絶縁層、５１〜６３は引き出しコンタクトプラグである。また、７５は層間絶縁層、７６、７７は引き出しコンタクトプラグである。３９は、各階層のビット線を共通に接続するためのグローバルビット線である。層間絶縁層７５の下に図示されない基板が配設される。
第５のスルーホール４８、第６のスルーホール４９、第７のスルーホール６８、第８のスルーホール６９はそれぞれ、第１のスルーホール４、第２のスルーホール１３、第３のスルーホール１９、第４のスルーホール２８と同様の構成を有する。
第５の充填部６４、第６の充填部６５、第７の充填部６６、第８の充填部６７はそれぞれ、第１の充填部５、第２の充填部１４、第３の充填部２０、第４の充填部２９と同様の構成を有する。
半導体層６４Ａ、６５Ｂ、６６Ａ、６７Ｂはそれぞれ、半導体層５Ａ、１４Ｂ、２０Ａ、２９Ｂと同様の構成を有する。
電極層６４Ｂ、６５Ａ、６６Ｂ、６７Ａはそれぞれ、電極層５Ｂ、１４Ａ、２０Ｂ、２９Ａと同様の構成を有する。
第６の配線３３、第８の配線３５はそれぞれ、第２の配線１１、第４の配線２６と同様の構成を有する。
第７の配線３４、第９の配線３６はそれぞれ、第３の配線１５、第５の配線３０と同様の構成を有する。
本実施形態の不揮発性記憶装置の構成においては、図７に示すように、第１の配線３、第３の配線１５、第５の配線３０、第７の配線３４、第９の配線３６はＸ方向（紙面垂直方向）に延びるように形成され、ワード線としての機能（メモリセルを活性化し、読み出し、書き込みを可能な状態にする機能。すなわち、ワード線にはデコーダーが接続され、デコーダーによりワード線が選択されると（電圧が印加されると）、ワード線に接続されたメモリセルが活性化されるという機能）を有する。一方、それらの上下のメモリセルの抵抗変化素子が集積化された第２の配線１１、第４の配線２６、第６の配線３３、第８の配線３５は、Ｙ方向（紙面横方向）に延びるように形成され、ビット線（副ビット線）としての機能（メモリセルとの間でデータの書き込み、読み出しを行うためのデータ線としての機能。ビット線にはセンスアンプが接続され、センスアンプにでビット線電位が増幅され、デジタル信号として処理されるという機能。）を有する。ビット線はＺ方向（積層方向）に重なるように配置され、偶数層のビット線である第４の配線２６、第８の配線３５は引き出しコンタクトプラグ５７〜６３、および引き出し配線９１〜９５にて共通に接続され（互いに電極層により電気的に接続され）、グローバルビット線３９に引き出しコンタクトプラグ７７によって接続されたＦＥＴトランジスタに接続されている。選択スイッチ３８は該ＦＥＴトランジスタのゲート電極である。すなわち、図示されない基板と選択スイッチ３８とでＦＥＴトランジスタが構成される。また、奇数層のビット線である第２の配線１１、第６の配線３３は引き出しコンタクトプラグ５１〜５６、および引き出し配線９６〜９９にて共通に接続され（互いに電極層により電気的に接続され）、グローバルビット線３９に引き出しコンタクトプラグ７６によって接続されたＦＥＴトランジスタに接続されている。選択スイッチ３７は該ＦＥＴトランジスタのゲート電極である。すなわち、図示されない基板と選択スイッチ３７とでＦＥＴトランジスタが構成される。
なお、引き出しコンタクトプラグ５６、６３は、図中、グローバルビット線３９と交差しているが、実際には両者は交差部分では絶縁されている。
このような構成とすることにより、Ｘ方向に延びて複数の層に形成されたワード線と、Ｙ方向に延びてワード線間の各層に形成されたビット線との交点位置（立体交差点）にメモリセルが形成され、そして、Ｚ方向に揃ったビット線群毎に、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各基本アレイ面において、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層及び奇数層のビット線は、選択スイッチ素子を付加することで、これに接続されるグローバルビット線との電気的な接続／非接続を切替制御される。すなわち、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができる不揮発性記憶装置を実現できる。
また、階層ビット線方式の特徴であるビット線を分割したこと、すなわち、配線長が長いグローバルビット線（主ビット線）と配線長の短い副ビット線を階層構造とすることで、この副ビット線が各アレイ面に配置されるので、各アレイ面でのビット線の長さが短くなる。この副ビット線に抵抗変化素子の電極の機能を有する配線層を集約することで、残りの配線長の長いワード線は、抵抗変化素子の電極であるという制約に縛られることなく、より低い抵抗率を有する配線層を使用することができる。これにより、クロスポイントメモリの駆動するための回路への配線の遅延、メモリセルに対する印加電圧の電圧降下を防止するだけでなく、メモリの高速動作を実現することができる。
（第１実施形態の第１の製造方法）
次に、図８〜図１０を用いて本発明の第１実施形態の不揮発性記憶装置の第１の製造方法について説明する。
図８（ａ）は、基板１上に、所望のマスクを用いたパターニング（スパッタリングとマスクを用いたエッチング）によりストライプ形状の第１の配線３を形成する工程を示す断面図である。本実施の形態の場合には、第１の配線３の主成分としてアルミニウムを用いうる。「ストライプ形状」とは、それぞれが所定の方向に延びるように互いに平行に複数の配線を形成することを言う。本工程では、基板１上に第１の方向に延びるように互いに平行に複数の第１の配線３が形成される。
次に、図８（ｂ）に示すように、基板１およびその上の第１の配線３を被覆するように第１の層間絶縁層２をスパッタリングにより基板１の全面に形成し、その表面をＣＭＰにより平坦化する。第１の層間絶縁層２の材料としては、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）が好適に用いられる。
次に、図８（ｃ）に示すように、第１の配線３上の第１の層間絶縁層２を貫通して第１の配線３に到達するように、所望のマスクを用いたパターニング（エッチング）によりそれぞれの第１の配線３の延びる方向（図８（ｃ）の紙面に垂直な方向）に沿って一定の配列ピッチ（間隔）で第１のスルーホール４を形成する。第１の配線３の幅が第１のスルーホール４より小さい場合には、マスク合わせずれの影響により第１の配線３と後に形成する電極層５Ｂの接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、第１の配線３の幅（図８（ｃ）における左右の幅：第１の配線３の長手方向を前後方向とするときの横幅）は第１のスルーホール４の下部開口の幅（図８（ｃ）における左右の幅：第１の配線３の長手方向を前後方向とするときの横幅）より大きい。これにより、第１の配線３は、第１のスルーホール４の下部開口の全面を覆いかつその周囲にはみ出す。
次に、図８（ｄ）に示すように、第１のスルーホール４内に第１の充填部５の第１層である半導体層５Ａを埋め込み形成する。半導体層５Ａにはスパッタリング法で形成したシリコンを用いる。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。第１のスルーホール４への埋め込みはＣＭＰプロセス、あるいはエッチバックプロセスを用いる。ここでは、オーバ研磨あるいはエッチバックを行うことで、第１のスルーホール４内の上部に凹部を形成する。
次に、図８（ｅ）に示すように、第１のスルーホール４内の上部の凹部に第１の充填部５の第２層である電極層５Ｂを埋め込み形成する。電極層５Ｂには窒化タンタルを用いうる。窒化タンタルの成膜は、タンタルをターゲットとした窒素反応性スパッタリング法で行いうる。また、埋め込みについては、ＣＭＰプロセスあるいはエッチバックプロセスを用いて形成することができる。以上により第１のスルーホール４内にショットキー接合ダイオードとなる第１の充填部５が形成される。また、電極層５Ｂの窒化タンタルは、第１の抵抗変化素子の電極の役割も果たす。
次に、図８（ｆ）に示すように、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とがこの順に積層されてなるストライプ形状の第２の配線１１を形成する。より具体的には本工程では、第１の層間絶縁層２上に第１の層間絶縁層の厚み方向から見て第１の方向と交差する第２の方向に延びるように互いに平行に複数の第２の配線１１が形成される。第２の配線１１は、所望のマスクを用いて、第１の充填部５の電極層５Ｂに物理的に接しかつ第１の配線３と立体交差（例えば直交）するように形成する。具体的には、第１の抵抗変化層６と導電層７と第２の抵抗変化層８とをスパッタリングを用いて積層した後、マスクを用いたエッチングにより、所望の形状の第２の配線をうる。このとき、第２の配線１１は第１の充填部５の上端面（電極層５Ｂの上端面）の全面を覆いかつその周囲にはみ出すように形成される。すなわち、第２の配線１１の幅（図８（ｆ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）は第１のスルーホール４の上部開口の幅（図８（ｆ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）より大きい。
次に、図９（ａ）に示すように、第１の層間絶縁層２およびその上の第２の配線１１を被覆するように第１の層間絶縁層２上に第２の層間絶縁層１２を形成する。第２の層間絶縁層１２は、第１の層間絶縁層３と同様の材料および方法により形成しうる。
次に、図９（ｂ）に示すように、所望のマスクを用いたパターニング（エッチング）により、第２の配線１１上の第２の層間絶縁層１２を貫通して第２の配線１１に到達するようにそれぞれの第２の配線の延びる方向（図９（ｂ）の左右方向）に沿って一定の配列ピッチ（間隔）で第２のスルーホール１３を形成する。第１のスルーホール４と同様な理由で、第２の配線１１の幅（図９（ｂ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）は第２のスルーホール１３の下部開口の幅（図９（ｂ）における紙面に垂直な方向の幅：第２の配線１１の長手方向を前後方向とするときの横幅）より大きい。これにより、第２の配線１１は、第２のスルーホール１３の下部開口の全面を覆いかつその周囲にはみ出す。更に、第２のスルーホール１３の位置は、第１のスルーホール４の直上が好ましい。セルレイアウトを微細化できる点と、クロスポイントメモリの上下のセルで対称性を維持して、回路動作のばらつきを抑制するためである。
次に、図９（ｃ）に示すように、第２のスルーホール１３内の下部に第２の充填部１４の第１層である電極層１４ＡをＣＭＰプロセス、あるいはエッチバックプロセスを用いて埋め込み形成する。電極層１４Ａには窒化タンタルを用いうる。オーバ研磨あるいはエッチバックを行うことで、第２のスルーホール１３内の上部に凹部を形成する。また、電極層１４Ａの窒化タンタルは、第２の抵抗変化素子の電極の役割も果たす。
次に、図９（ｄ）に示すように、第２のスルーホール１３内の上部に第２の充填部１４の第２層である半導体層１４Ｂを埋め込み形成する。半導体層１４Ｂにはスパッタリング方により形成したシリコンを用いうる。第１の充填部５と第２の充填部１４は第２の配線１１の上下両側に対称に形成する。これにより、回路設計を容易にし、回路動作のばらつきを減少させることができる。なお、これらの形成方法については、図８（ｄ）、（ｅ）で示したので、詳細な説明を省略する。
次に、図１０（ａ）に示すように、第２の層間絶縁層１２を貫通して第２の配線１１に接続される第１の引き出しコンタクトプラグ１６を形成する。第１の引き出しコンタクトプラグ１６は、例えば所望のマスクを用いてエッチングを行い、スパッタリング及びＣＶＤを用いてコンタクトホールを充填した後、ＣＭＰにより表面を平坦化することで形成しうる。第１の引き出しコンタクトプラグ１６はタングステンあるいは銅で構成しうる。もしくはタングステンあるいは銅の下層にチタン、窒化チタン、タンタル、窒化タンタルの組み合わせからなる材料を埋め込んだ積層構成としてもよい。第１の引き出しコンタクトプラグ１６は、第２の抵抗変化素子の抵抗変化層８を貫通して、第２の配線の導電層７に接続されている。オーミックなコンタクトを形成し、コンタクト不良を防止するためである。
最後に、図１０（ｂ）に示すように、所望のマスクを用いたパターニング（スパッタリングとマスクを用いたエッチング）により、ストライプ形状の第３の配線１５と第１の引き出し配線１７とを形成する。より具体的には本工程では、第２の層間絶縁層１２上に第２の層間絶縁層の厚み方向から見て第２の方向と交差する第３の方向に延びるように互いに平行に複数の第３の配線１５が形成され、同時に第１の引き出し配線１７が形成される。第３の配線１５は、第２の充填部１４の半導体層１４Ｂに物理的に接しかつ第２の配線１１と立体交差（例えば直交）するように形成する。このとき、第３の配線１５は第２の充填部１４の上端面（半導体層１４Ｂの上端面）の全面を覆いかつその周囲にはみ出すように形成される。すなわち、第３の配線１５の幅（図１０（ｂ）における左右の幅：第３の配線１５の長手方向を前後方向とするときの横幅）は第２のスルーホール１３の上部開口の幅（図８（ｆ）における左右の幅：第３の配線１５の長手方向を前後方向とするときの横幅）より大きい。また、第１の引き出し配線１７は第１の引き出しコンタクトプラグ１６と接続するように形成する。この後絶縁保護層（図示せず）を形成することで、図１に示すような本発明の第１実施形態の不揮発性記憶装置を製造することができる。
なお、本実施形態では、第１の充填部５、第２の充填部１４として電極層及び半導体層からなるショットキーダイオードを用いるが、ｐ型半導体層とｎ型半導体層を接続してなるｐｎ接合ダイオード、電極層と半導体層と電極層とからなるＭＳＭダイオードをスルーホールに形成してもかまわない。また、本実施形態ではダイオード素子の構成要素のすべてが、第１のスルーホール４、第２のスルーホール１３の内部に形成されているが、一部の構成要素がスルーホールの外側に形成されていてもかまわない。
（第１実施形態の第２の製造方法）
次に、図１１〜図１３を用いて本発明の第１実施形態の不揮発性記憶装置の第２の製造方法について説明する。なお、第１の絶縁層２中に第１のスルーホール４を形成する工程を示した図１１（ｄ）から、第２のスルーホール１３内に第２の充填部１４を埋め込み形成する工程を示した図１３（ａ）までの工程は、図８（ｃ）〜図９（ｄ）に示した工程と同様であるので、ここでは説明を省略する。また配線、層間絶縁層、抵抗変化層、充填部、コンタクトに用いられた材料なども、本発明の第１の実施形態の第１の製造方法の具体的態様で示したものと同様であるので、ここでは説明を省略する。
図１１（ａ）は、基板１上に、第１の層間絶縁層２Ａを基板１の全面に形成した後に、所定の位置に後に第１の配線３を埋め込み形成するための溝３Ａを形成する工程を示す断面図である。この工程は、スパッタリングにより第１の層間絶縁層２Ａを形成した後に所望のマスクを用いたエッチングを行うことで実現しうる。
次に、図１１（ｂ）に示すように、第１の配線３となる導電膜を形成した後にＣＭＰを用いるダマシンプロセスで、第１の配線３を形成する。ここでの第１の配線３の材料は、先端のＬＳＩプロセスで既に導入されている、より低抵抗で微細化に適したＣｕを主成分とする構成とする。
次に、図１１（ｃ）に示すように、スパッタリングにより第１の配線３を被覆して第１の層間絶縁層２Ｂを第１の配線３の上端面および第１の層間絶縁層２Ａの上端面の全面に形成する。
図１１（ｄ）〜図１３（ａ）は、第１の実施形態で述べた図８（ｃ）〜図９（ｄ）と同様のプロセスである。特筆すべきことは、第２の配線１１は所望のマスクを用いてエッチングで形成していることである。つまり、抵抗変化素子の複数の構成要素が第２の配線１１に集積化（一体的に形成）されて積層構造となっている配線であり、なおかつその配線膜厚が薄膜化できる場合には、微細化に適するエッチングを用いてパターンを形成している。
次に、図１３（ｂ）に示すように、第２のスルーホール１３を被覆して第２の層間絶縁層１２上にスパッタリングにより第３の層間絶縁層１８Ａを形成した後に、第２の層間絶縁層１２及び第３の層間絶縁層１８Ａを貫通した第１の引き出しコンタクトプラグを埋め込み形成するための開口部１６Ａをマスクを用いたエッチングにより形成する。第１の引き出しコンタクトプラグを埋め込み形成するための開口部１６Ａは、第２の抵抗変化層８を貫通して、第２の配線の導電層７が露出するように形成される。オーミックなコンタクトを形成し、コンタクト不良を防止するためである。第３の層間絶縁層１８Ａについては、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）が好適に用いられる。
次に、図１３（ｃ）に示すように、第３の層間絶縁層１８Ａ中の所定の位置に、第３の配線１５を埋め込み形成するための溝１５Ａと第１の引き出し配線を埋め込み形成するための溝１７Ａを、マスクを用いたエッチングにより形成する。溝１５Ａは第２のスルーホール１３中の半導体層１４Ｂが露出するように形成され、溝１７Ａは第１の引き出しコンタクトプラグ１６を埋め込み形成するための開口部１６Ａを含むように形成する。
最後に、図１３（ｄ）に示すように、第３の配線１５、第１の引き出し配線１７となる導電膜を形成した後にＣＭＰを用いるダマシンプロセスで、上述の溝１５Ａ、１７Ａ、開口部１６Ａを充填する。これにより、第３の配線１５、第１の引き出しコンタクトプラグ１６、第１の引き出し配線１７を形成する。ここでの配線（第３の配線１５、第１の引き出しコンタクトプラグ１６、第１の引き出し配線１７）の材料は、先端のＬＳＩプロセスで既に導入されている、より低抵抗で微細化に適したＣｕを主成分とする構成としうる。この後絶縁保護層（図示せず）を形成することで、図１に示すような本発明の第１実施形態の不揮発性記憶装置を製造することができる。
なお、図６に示した４層構造のクロスポイント方の不揮発性記憶装置、および図７に示した８層クロスポイント型で階層ビット線構造を有する不揮発性記憶装置についても、上述した第１の製造方法または第２の製造方法を同様に適用して積層化することで、４層、８層の積層構造を形成することができるのは明らかである。したがって、これらの場合の詳細な製法方法や工程図については省略する。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明は、ダイオード素子と抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関するものであり、メモリ容量が極めて大きい不揮発性メモリを実現することができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
１ 基板
２ 第１の層間絶縁層
２Ａ 第１の層間絶縁層（下層側）
２Ｂ 第１の層間絶縁層（上層側）
３ 第１の配線
３Ａ 第１の配線を埋め込み形成するための溝
４ 第１のスルーホール
５ 第１の充填部
５Ａ 半導体層
５Ｂ 電極層
６ 第１の抵抗変化層
７ 導電層
８ 第２の抵抗変化層
９ 第１の抵抗変化素子
１０ 第２の抵抗変化素子
１１ 第２の配線
１２ 第２の層間絶縁層
１３ 第２のスルーホール
１４ 第２の充填部
１４Ａ 電極層
１４Ｂ 半導体層
１５ 第３の配線
１５Ａ 第３の配線を埋め込み形成するための溝
１６ 第１の引き出しコンタクトプラグ
１６Ａ 第１の引き出しコンタクトプラグを埋め込み形成するための開口部
１７ 第１の引き出し配線
１７Ａ 第１の引き出し配線を埋め込み形成するための溝
１８ 第３の層間絶縁層
１８Ａ 第３の層間絶縁層（下層側）
１９ 第３のスルーホール
２０ 第３の充填部
２１ 第３の抵抗変化層
２２ 導電層
２３ 第４の抵抗変化層
２４ 第３の抵抗変化素子
２５ 第４の抵抗変化素子
２６ 第４の配線
２７ 第４の層間絶縁層
２８ 第４のスルーホール
２９ 第４の充填部
３０ 第５の配線
３１ 第２の引き出しコンタクトプラグ
３２ 第２の引き出し配線
３３ 第６の配線
３４ 第７の配線
３５ 第８の配線
３６ 第９の配線
３７ 選択スイッチ
３８ 選択スイッチ
３９ グローバルビット線

Claims (14)

  1. 基板と、
    前記基板上に互いに平行に形成された複数の第１の配線と、

    前記基板及び前記第１の配線上に形成された第１の層間絶縁層と、
    前記第１の配線上の前記第１の層間絶縁層に形成された第１のメモリセルホールと、
    前記第１のメモリセルホールの内部に形成され、前記第１の配線に接続される第１のダイオード素子と、
    前記第１のダイオード素子の上面を覆うとともに、前記第１の層間絶縁層上に形成され、前記第１の配線と直交し、かつ前記第１の抵抗変化素子の抵抗変化層、導電層、第２の抵抗変化素子の抵抗変化層をこの順に積層された複数層からなる互いに平行に形成された複数の第２の配線と、
    前記第２の配線及び前記第１の層間絶縁層上に形成された第２の層間絶縁層と、
    前記第２の配線上の前記第２の層間絶縁層を貫通して形成された第２のメモリセルホールと、
    前記第２のメモリセルホールの内部に形成され、前記第２の配線に接続される前記第２のダイオード素子と、
    前記第２のダイオード素子の上面を覆うとともに、前記第２の層間絶縁層上に形成され、前記第２の配線と直交し、かつ互いに平行に形成された複数の第３の配線と
    を備えることを特徴とする不揮発性半導体記憶装置。
  2. 基板と、
    前記基板上に第１の方向に延びるように互いに平行に形成された複数の第１の配線と、
    前記基板および前記複数の第１の配線の上に形成された第１の層間絶縁層と、

    前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に形成された複数の第２の配線と、
    前記第１の層間絶縁層および前記複数の第２の配線の上に形成された第２の層間絶縁層と、

    前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に形成された複数の第３の配線と、を備え、

    前記第１の層間絶縁層には、前記第１の配線と前記第２の配線の立体交差点のそれぞれにおいて前記第１の層間絶縁層を貫通するように、複数の第１のスルーホールが形成され、
    前記第２の層間絶縁層には、前記第２の配線と前記第３の配線の立体交差点のそれぞれにおいて前記第２の層間絶縁層を貫通するように、複数の第２のスルーホールが形成され、

    さらに、
    それぞれの前記第１のスルーホールの内部に形成された第１の充填部と、
    それぞれの前記第２のスルーホールの内部に形成された第２の充填部と、を備え、

    第１のダイオード素子が、前記第１の充填部により、または前記第１の充填部と前記第１の配線とにより、構成され、かつ、
    第２のダイオード素子が、前記第２の充填部により、または前記第２の充填部と前記第３の配線とにより、構成され、

    前記第２の配線は第１の抵抗変化層と導電層と第２の抵抗変化層とがこの順に積層された構造を有する、不揮発性記憶装置。

  3. 前記第１のスルーホールは、両端の開口部が前記第１の配線と前記第２の配線とで完全に覆われるように形成され、
    前記第２のスルーホールは、両端の開口部が前記第２の配線と前記第３の配線とで完全に覆われるように形成されている、請求項２に記載の不揮発性記憶装置。

  4. 前記第１の充填部は、前記第１の配線と物理的に接するように形成された第１の半導体層と、前記第１の半導体層と物理的に接するように形成された第１の電極層とから構成され、
    前記第２の充填部は、前記第３の配線と物理的に接するように形成された第２の半導体層と、前記第２の半導体層と物理的に接するように形成された第２の電極層とから構成される、請求項２に記載の不揮発性記憶装置。

  5. 前記第１の層間絶縁層と前記第１の充填部と前記複数の第２の配線と前記第２の層間絶縁層と前記第２の充填部と前記複数の第３の配線とを有する構成単位が複数積層された構造を有する、請求項２に記載の不揮発性記憶装置。

  6. 前記第２の配線の長手方向の長さは、前記第１の配線の長手方向の長さおよび前記第３の配線の長手方向の長さのいずれよりも短い、請求項２に記載の不揮発性記憶装置。

  7. 前記第２の配線の厚みが、前記第１の配線の厚みおよび第３の配線の厚みのいずれよりも薄い、請求項２に記載の不揮発性記憶装置。

  8. 前記第１の配線の配線抵抗および前記第３の配線の配線抵抗のいずれも、前記第２の配線の配線抵抗より低い、請求項２に記載の不揮発性記憶装置。

  9. 前記第２の配線は、白金、イリジウム、ルテニウム、タングステンからなる群より選ばれた少なくとも１つの材料を含む、請求項２に記載の不揮発性記憶装置。

  10. 前記複数の第１の配線および前記複数の第３の配線がワード線機能を有し、
    前記複数の第２の配線がビット線機能を有し、

    前記構成単位のそれぞれに属する前記第２の配線のそれぞれが厚み方向から見て重なり合うように形成され、
    基板側から数えて偶数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続され、
    基板側から数えて奇数番目の前記構成単位に属する第２の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続されている、

    請求項５に記載の不揮発性記憶装置。
  11. 基板上に互いに平行に形成された複数の第１の配線を形成する工程と、
    前記基板及び第１の配線上に第１の層間絶縁層を形成する工程と、
    前記第１の配線上でかつ前記第１の層間絶縁層の所定の位置に第１のメモリセルホールを形成する工程と、
    前記第１のメモリセルホール中に第１のダイオード素子を埋め込み形成する工程と、
    前記第１のダイオード素子の上面を覆うとともに、前記第１の層間絶縁層上に、前記第１の配線と直交し互いに平行に形成され、かつそれぞれが前記第１の抵抗変化素子の抵抗変化層、導電層、第２の抵抗変化素子の抵抗変化層をこの順に積層された複数層からなる、複数の第２の配線を形成する工程と、
    前記第２の配線及び前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、
    前記第２の配線上でかつ前記第２の層間絶縁層の所定の位置に第２のメモリセルホールを形成する工程と、
    前記第２のメモリセルホール中に第２のダイオード素子を埋め込み形成する工程と、
    前記第２のダイオード素子の上面を覆うとともに、前記第２の層間絶縁層上に、前記第２の配線と直交し互いに平行に形成された複数の第３の配線を形成する工程と
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。

  12. 基板上に第１の方向に延びるように互いに平行に複数の第１の配線を形成する工程と、
    前記基板および前記複数の第１の配線の上に第１の層間絶縁層を形成する工程と、

    それぞれの前記第１の配線の上に所定の間隔で並びかつ前記第１の層間絶縁膜を貫通する複数の第１のスルーホールを形成する工程と、

    前記第１のスルーホールの内部に第１の充填部を形成する工程と、

    前記第１の層間絶縁層の上に、前記第１の層間絶縁層の厚み方向から見て前記第１の方向と交差する第２の方向に延びるように互いに平行に、かつ、前記第１の充填部の上端面の全面を覆うように、第１の抵抗変化層と導電層と第２の抵抗変化層とがこの順に積層された構造を有する複数の第２の配線を形成する工程と、

    前記第１の層間絶縁層および前記複数の第２の配線の上に第２の層間絶縁層を形成する工程と、
    それぞれの前記第２の配線の上に所定の間隔で並びかつ前記第２の層間絶縁膜を貫通する複数の第２のスルーホールを形成する工程と、

    前記第２のスルーホールの内部に第２の充填部を形成する工程と、

    前記第２の層間絶縁層の上に、前記第２の層間絶縁層の厚み方向から見て前記第２の方向と交差する第３の方向に延びるように互いに平行に、かつ、前記第２の充填部の上端面の全面を覆うように、複数の第３の配線を形成する工程と、を有し、

    第１のダイオード素子が、前記第１の充填部により、または前記第１の充填部と前記第１の配線とにより、構成され、かつ、

    第２のダイオード素子が、前記第２の充填部により、または前記第２の充填部と前記第３の配線とにより、構成される、

    不揮発性記憶装置の製造方法。

  13. 前記第１の充填部を形成する工程は、

    前記第１のスルーホールの中に前記第１の配線と物理的に接するように第１の半導体層を形成する工程ａと、
    前記工程ａの後、前記第１のスルーホールの中に前記第１の半導体層と物理的に接するように第１の金属電極層を形成する工程ｂとを有し、

    前記第２の充填部を形成する工程は、

    前記第１のスルーホールの中に前記第２の配線と物理的に接するように第２の電極層を形成する工程ｃと、
    前記工程ｃの後、前記第２のスルーホールの中に前記第２の電極層と物理的に接するように第２の半導体層を形成する工程ｄとを有する、

    請求項１２に記載の不揮発性記憶装置の製造方法。

  14. 前記第１の配線を形成する工程は、前記第１の層間絶縁層に所望の溝を形成した後にＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであり、
    前記第２の配線を形成する工程は、第１の抵抗変化層と導電層と第２の抵抗変化層とをこの順に積層した後マスクを用いてエッチングするものであり、

    前記第３の配線を形成する工程は、前記第２の層間絶縁層に所望の溝を形成した後にＣＭＰ法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものである、請求項１２に記載の不揮発性記憶装置。
JP2009545334A 2007-12-10 2008-12-02 不揮発性記憶装置およびその製造方法 Active JP4598147B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007318133 2007-12-10
JP2007318133 2007-12-10
PCT/JP2008/003551 WO2009075073A1 (ja) 2007-12-10 2008-12-02 不揮発性記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP4598147B2 JP4598147B2 (ja) 2010-12-15
JPWO2009075073A1 true JPWO2009075073A1 (ja) 2011-04-28

Family

ID=40755322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009545334A Active JP4598147B2 (ja) 2007-12-10 2008-12-02 不揮発性記憶装置およびその製造方法

Country Status (4)

Country Link
US (1) US8198618B2 (ja)
JP (1) JP4598147B2 (ja)
CN (1) CN101897024B (ja)
WO (1) WO2009075073A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
US8565003B2 (en) * 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
WO2009069252A1 (ja) * 2007-11-29 2009-06-04 Panasonic Corporation 不揮発性記憶装置およびその製造方法
JP2009224610A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 半導体記憶装置
JP2009252974A (ja) * 2008-04-04 2009-10-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
KR101097433B1 (ko) * 2009-06-02 2011-12-23 주식회사 하이닉스반도체 상변화 메모리 장치 및 그 제조 방법
JP5684104B2 (ja) 2011-12-27 2015-03-11 株式会社東芝 メタルブリッジ型記憶装置の製造方法
JP2014082279A (ja) * 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
US9691981B2 (en) 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
US8975610B1 (en) 2013-12-23 2015-03-10 Intermolecular, Inc. Silicon based selector element
US9679945B2 (en) * 2015-09-04 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9553132B1 (en) 2015-09-09 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102395193B1 (ko) * 2015-10-27 2022-05-06 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR102471157B1 (ko) * 2017-11-09 2022-11-25 삼성전자주식회사 메모리 소자
KR20200118705A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10957741B2 (en) 2019-05-01 2021-03-23 Micron Technology, Inc. Multitier arrangements of integrated devices, and methods of forming sense/access lines
US11410714B2 (en) * 2019-09-16 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetoresistive memory device and manufacturing method thereof
KR102651904B1 (ko) * 2019-10-14 2024-03-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 상변화 메모리 디바이스들을 형성하는 방법들
JP2022076684A (ja) * 2020-11-10 2022-05-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031914A (ja) * 2002-03-14 2004-01-29 Hewlett Packard Co <Hp> 共通の導線を共有する一対の磁気ビットを有するメモリ素子アレイ
WO2004027877A1 (ja) * 2002-09-19 2004-04-01 Sharp Kabushiki Kaisha 抵抗変化機能体およびその製造方法
JP2005522045A (ja) * 2002-04-04 2005-07-21 株式会社東芝 相変化メモリ装置
JP2006514393A (ja) * 2003-03-18 2006-04-27 株式会社東芝 プログラマブル抵抗メモリ装置
JP2006237605A (ja) * 2005-02-24 2006-09-07 Samsung Electronics Co Ltd セルダイオードを採用する相変移記憶素子及びその製造方法
JP2006279042A (ja) * 2005-03-28 2006-10-12 Samsung Electronics Co Ltd 抵抗メモリセル、その形成方法及びこれを利用した抵抗メモリ配列
WO2007102341A1 (ja) * 2006-03-09 2007-09-13 Matsushita Electric Industrial Co., Ltd. 抵抗変化型素子、半導体装置、およびその製造方法
JP2008118022A (ja) * 2006-11-07 2008-05-22 Elpida Memory Inc 半導体記憶装置及び半導体記憶装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6531371B2 (en) 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US7623370B2 (en) * 2002-04-04 2009-11-24 Kabushiki Kaisha Toshiba Resistance change memory device
US7663132B2 (en) * 2002-04-04 2010-02-16 Kabushiki Kaisha Toshiba Resistance change memory device
US7767993B2 (en) * 2002-04-04 2010-08-03 Kabushiki Kaisha Toshiba Resistance change memory device
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
US7394680B2 (en) * 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
US7778062B2 (en) * 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
US6967149B2 (en) * 2003-11-20 2005-11-22 Hewlett-Packard Development Company, L.P. Storage structure with cleaved layer
KR100657911B1 (ko) * 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
JP5061469B2 (ja) 2006-02-15 2012-10-31 パナソニック株式会社 不揮発性記憶素子およびその製造方法
KR101309111B1 (ko) * 2006-07-27 2013-09-17 삼성전자주식회사 폴리실리콘 패턴의 형성방법과 폴리실리콘 패턴을 포함한다층 교차점 저항성 메모리 소자 및 그의 제조방법
KR101048199B1 (ko) * 2006-11-20 2011-07-08 파나소닉 주식회사 비휘발성 반도체 기억 장치 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031914A (ja) * 2002-03-14 2004-01-29 Hewlett Packard Co <Hp> 共通の導線を共有する一対の磁気ビットを有するメモリ素子アレイ
JP2005522045A (ja) * 2002-04-04 2005-07-21 株式会社東芝 相変化メモリ装置
WO2004027877A1 (ja) * 2002-09-19 2004-04-01 Sharp Kabushiki Kaisha 抵抗変化機能体およびその製造方法
JP2006514393A (ja) * 2003-03-18 2006-04-27 株式会社東芝 プログラマブル抵抗メモリ装置
JP2006237605A (ja) * 2005-02-24 2006-09-07 Samsung Electronics Co Ltd セルダイオードを採用する相変移記憶素子及びその製造方法
JP2006279042A (ja) * 2005-03-28 2006-10-12 Samsung Electronics Co Ltd 抵抗メモリセル、その形成方法及びこれを利用した抵抗メモリ配列
WO2007102341A1 (ja) * 2006-03-09 2007-09-13 Matsushita Electric Industrial Co., Ltd. 抵抗変化型素子、半導体装置、およびその製造方法
JP2008118022A (ja) * 2006-11-07 2008-05-22 Elpida Memory Inc 半導体記憶装置及び半導体記憶装置の製造方法

Also Published As

Publication number Publication date
US20100264393A1 (en) 2010-10-21
JP4598147B2 (ja) 2010-12-15
CN101897024A (zh) 2010-11-24
WO2009075073A1 (ja) 2009-06-18
US8198618B2 (en) 2012-06-12
CN101897024B (zh) 2012-07-04

Similar Documents

Publication Publication Date Title
JP4598147B2 (ja) 不揮発性記憶装置およびその製造方法
JP4611443B2 (ja) 不揮発性記憶装置およびその製造方法
JP5178743B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP5284270B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP4167298B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP4137994B2 (ja) 不揮発性記憶素子、不揮発性記憶素子アレイおよびその製造方法
JP5056096B2 (ja) 不揮発性半導体記憶装置およびその製造方法
TWI530953B (zh) 三維記憶體及解碼技術
WO2010064444A1 (ja) 不揮発性記憶素子及びその製造方法
KR20150057696A (ko) 전자 장치
JPWO2006095389A1 (ja) 磁気メモリ装置並びにその読み出し方法及び書き込み方法
JP2008306011A (ja) 不揮発性半導体記憶装置およびその製造方法
US20130094273A1 (en) 3d memory and decoding technologies
JP2010027753A (ja) 不揮発性記憶素子およびその製造方法
JPWO2009011113A1 (ja) 電流制限素子とそれを用いたメモリ装置およびその製造方法
JP4427630B2 (ja) 不揮発性記憶装置およびその製造方法
WO2009139185A1 (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100831

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100922

R150 Certificate of patent or registration of utility model

Ref document number: 4598147

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250