KR20230115412A - 반도체 장치 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230115412A
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Abstract

반도체 장치 및 이를 포함하는 반도체 패키지가 제공된다. 반도체 장치는 스택 영역 및 패드 영역을 포함하는 반도체 기판; 상기 반도체 기판 상의 주변 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상의 셀 어레이 구조체; 및 상기 셀 어레이 구조체 상의 재배선층으로서, 상기 재배선층은 상기 셀 어레이 구조체의 최상부 도전 패턴을 덮는 재배선 절연층 및 상기 재배선 절연층 상에 배치되며, 상기 최상부 도전 패턴과 연결되는 재배선 패턴을 포함하되, 상기 재배선층은 상기 패드 영역에서 두께가 상기 스택 영역에서 두께보다 클 수 있다.

Description

반도체 장치 및 이를 포함하는 반도체 패키지{SEMICONDUCOTR DEVICE AND SEMICONDUCOTOR PACKAGE INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 집적도가 보다 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 크기를 축소하면서 다수의 반도체 칩들을 탑재할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 스택 영역 및 패드 영역을 포함하는 반도체 기판; 상기 반도체 기판 상의 주변 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상의 셀 어레이 구조체; 및 상기 셀 어레이 구조체 상의 재배선층으로서, 상기 재배선층은 상기 셀 어레이 구조체의 최상부 도전 패턴을 덮는 재배선 절연층 및 상기 재배선 절연층 상에 배치되며, 상기 최상부 도전 패턴과 연결되는 재배선 패턴을 포함하되, 상기 재배선층은 상기 패드 영역에서 두께가 상기 스택 영역에서 두께보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 상면에 본딩 패드를 포함하는 패키지 기판; 및 상기 패키지 기판 상에 적층된 복수의 반도체 칩들로서, 상기 반도체 칩들 각각은 제1 두께를 갖는 스택 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 패드 영역을 포함하되, 상기 반도체 칩들의 상기 패드 영역들은 수직적으로 및 수평적으로 이격될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 상면에 본딩 패드들을 포함하는 패키지 기판; 및 상기 패키지 기판 상에 적층된 복수의 반도체 칩들로서, 상기 반도체 칩들 각각은 제1 두께를 갖는 스택 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 패드 영역을 포함하는 것; 상기 반도체 칩들과 상기 본딩 패드들을 연결하는 본딩 와이어들; 및 상기 패키지 기판 상에서 상기 반도체 칩들 및 상기 본딩 와이어들을 덮는 몰딩막을 포함하되, 상기 반도체 칩들 각각은: 반도체 기판; 상기 반도체 기판 상의 주변 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상의 셀 어레이 구조체; 및 상기 셀 어레이 구조체 상의 재배선층으로서, 상기 재배선층은 상기 셀 어레이 구조체의 최상부 도전 패턴을 덮는 재배선 절연층 및 상기 재배선 절연층 상에 배치되며, 상기 최상부 도전 패턴과 연결되는 재배선 패턴을 포함하고, 상기 반도체 칩들의 상기 패드 영역들은 수직적으로 및 수평적으로 이격될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 스택 영역 및 패드 영역을 포함하는 반도체 기판을 제공하는 것; 상기 반도체 기판 상에 주변 회로들을 포함하는 주변 회로 구조체를 형성하는 것; 상기 스택 영역에서 상기 주변 회로 구조체 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체를 형성하는 것; 상기 적층 구조체를 관통하는 수직 구조체들을 형성하는 것; 상기 주변 회로 구조체 상에서 상기 적층 구조체를 덮는 평탄 절연막을 형성하는 것; 상기 적층 구조체 및 상기 평탄 절연막 상에 다층의 층간 절연막들 및 다층의 도전 패턴들을 형성하는 것; 및 상기 층간 절연막들 중 최상층 층간 절연막 상에 재배선층을 형성하는 것을 포함하되, 상기 재배선층은 상기 패드 영역에서 두께가 상기 스택 영역에서 두께보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 칩의 패드 영역에 본딩 와이어와 접합되는 재배선 패턴의 패드 부분을 형성함으로써 패드의 사이즈 및 위치 변경이 용이할 수 있다. 또한, 재배선 패턴의 패드 부분 아래에 셀 어레이 및 주변 회로와 연결되는 도전 패턴을 배치함으로써, 패드 영역의 면적이 감소되어 반도체 칩의 사이즈를 감소시킬 수 있다.
본 발명의 실시예들에 따르면, 반도체 칩의 최상부에 위치하는 재배선층의 두께를 스택 영역과 패드 영역에서 다르게 형성함으로써, 패키지 기판 상에 적층된 반도체 칩들을 포함하는 반도체 패키지의 두께를 줄일 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 평면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도로서, 도 5의 A-A' 선을 따라 자른 단면을 나타낸다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 칩을 개략적으로 나타내는 사시도이다.
도 8a 및 도 8b는 본 발명의 예시적인 실시예들에 따른 반도체 칩들을 개략적으로 나타낸 단면도들이다.
도 9 내지 도 13은 본 발명의 예시적인 실시예들에 따른 반도체 칩의 단면도들이다.
도 14는 도 9의 P 부분을 확대한 도면이다.
도 15a, 도 15b, 및 도 15c는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16a, 도 16b, 및 도 16c는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17a, 도 17b, 및 도 17c는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18a 및 도 18b는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다.
제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
도면에 도시되지는 않았으나, 제1 구조물(1100F)은 전압 발생기(미도시)를 포함할 수 있다. 전압 발생기는 메모리 셀 스트링들(CSTR)의 동작에 필요한 프로그램 전압, 읽기 전압, 패스 전압, 및 검증 전압 등을 생성할 수 있다. 여기서, 프로그램 전압은 읽기 전압, 패스 전압, 및 검증 전압에 비해 상대적으로 고전압(예를 들어, 20V 내지 40V)일 수 있다.
예시적인 실시예들에서, 제1 구조물(1100F)은 고전압 트랜지스터들 및 저전압 트랜지스터들을 포함할 수 있다. 디코더 회로(1110)는 메모리 셀 스트링들(CSTR)의 워드 라인들(WL)과 연결되는 패스 트랜지스터들을 포함할 수 있다. 패스 트랜지스터들은 프로그램 동작시 워드 라인들(WL)에 인가되는 프로그램 전압과 같이 고전압에 견딜 수 있는 고전압 트랜지스터들을 포함할 수 있다. 페이지 버퍼(1120) 또한, 고전압에 견딜 수 있는 고전압 트랜지스터들을 포함할 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3 및 도 4는 각각 도 2의 반도체 패키지의 예시적인 실시예를 설명하며, 도 2의 반도체 패키지를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 상부 패드들(도 2의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소오스 구조체(3205), 소오스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100)/제2 구조물(3200)/반도체 칩들(2200) 각각은 후속에서 설명되는 분리 구조체들을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소오스 구조체(4205), 소오스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100)/제2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 소오스 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 3의 제1 구조물(3100) 및 도 4의 제1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 3의 제2 구조물(3200) 및 도 4의 제2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도로서, 도 5의 A-A' 선을 따라 자른 단면을 나타낸다. 도 7은 본 발명의 예시적인 실시예들에 따른 반도체 칩을 개략적으로 나타내는 사시도이다. 도 8a 및 도 8b는 본 발명의 예시적인 실시예들에 따른 반도체 칩들을 개략적으로 나타낸 단면도들이다.
도 5 및 도 6을 참조하면, 반도체 패키지(100)는 패키지 기판(110), 패키지 기판(110) 상의 제1 칩 스택(CS1), 제1 칩 스택(CS1) 상의 제2 칩 스택(CS2), 하부 와이어들(LW), 상부 와이어들(UW), 및 연결 와이어들(CW), 및 몰딩막(150)을 포함할 수 있다.
패키지 기판(110)은 인쇄 회로 기판(printed circuit board: PCB), 플렉서블(flexible) 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 일 예로, 패키지 기판(110)은 그 내부에 내부 배선들이 형성된 인쇄회로기판(printed circuit board)일 수 있다.
패키지 기판(110)은 그것의 상면에 배치되는 본딩 패드들(BP1, BP2) 및 그것의 하면에 배치되는 접속 패드들(113)을 포함할 수 있다.
본딩 패드들(BP1, BP2)은 내부 배선들을 통해 접속 패드들(113)과 전기적으로 연결될 수 있다. 본딩 패드들(BP1, BP2)은 금속 물질의 와이어들을 통해 제1 및 제2 칩 스택들(CS1, CS2)의 칩 패드들과 전기적으로 연결될 수 있다. 접속 패드들(113)에 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 연결 단자들(115)이 부착될 수 있다.
제1 본딩 패드들(MP1)은 제1 칩 스택(CS1)과 인접하며 제2 방향(D2)을 따라 일정 간격으로 이격되어 배열될 수 있다. 제2 본딩 패드들(MP2)은 제1 본딩 패드들(MP1)과 제1 방향(D2)으로 이격되어 배열될 수 있다. 제1 및 제2 본딩 패드들(BP1, BP2)은 신호 단자 또는 파워/그라운드 단자에 연결될 수 있다.
제1 및 제2 칩 스택들(CS1, CS2) 각각은 패키지 기판(110) 상에 적층된 복수의 제1 반도체 칩들(C1, 즉, 반도체 장치들)을 포함할 수 있다. 제1 반도체 칩들(C1)은 패키지 기판(110) 상에 제1 방향(D1)을 따라 계단식(staircase) 또는 캐스케이드(cascade) 구조로 적층될 수 있다. 제1 반도체 칩들(C1)은 접착막(ADL)을 통해 서로 부착될 수 있다.
일 예로, 제1 및 제2 칩 스택들(CS1, CS2) 각각은 패키지 기판(110) 상에 적층된 4개의 제1 반도체 칩들(C1)을 포함할 수 있다. 제1 및 제2 칩 스택들(CS1, CS2) 각각에서 제1 반도체 칩들(C1)의 적층 수는 이에 제한되지 않으며, 6개, 8개, 16개 등일 수도 있다. 또한, 제1 칩 스택(CS1)에서 제1 반도체 칩들(C1)의 적층 수와 제2 칩 스택(CS2)에서 제1 반도체 칩들(C1)의 적층 수가 다를 수도 있다.
제1 반도체 칩들(C1)은 데이터를 저장하는 메모리 칩들일 수 있다. 일 예로, 제1 반도체 칩들(C1)은 DRAM(dynamic random access memory) 칩, SRAM(Static Random Access Memory) 칩, NAND 플래시 메모리(NAND Flash Memory) 칩, PRAM 칩, RRAM 칩, FeRAM 칩, 또는 MRAM 칩일 수 있다.
실시예들에 따르면, 반도체 패키지(100)는 패키지 기판(110)과 제1 칩 스택(CS1) 사이에 제2 반도체 칩(C2) 및 제3 반도체 칩(C3)을 더 포함할 수 있다.
제2 반도체 칩(C2)은 컨트롤러(controller)와 같은 로직 칩(logic chip)일 수 있다. 제1 방향(D1)으로 제2 반도체 칩(C2)의 폭은 제1 반도체 칩(C1)의 폭보다 작을 수 있다. 제3 반도체 칩(C3)은 제2 반도체 칩(C2)과 실질적으로 동일한 수직 두께일 수 있다. 제3 반도체 칩(C3)은 지지대 또는 제2 반도체 칩(C2)과 유사한 구성의 더미 반도체 칩일 수 있다. 제2 반도체 칩(C2) 및 제3 반도체 칩(C3)는 동일 레벨에 탑재될 수 있다. 제2 반도체 칩(C2) 및 제3 반도체 칩(C3)의 상면들은 실질적으로 동일한 레벨일 수 있다.
연결 와이어들(CW)은 제1 및 제2 칩 스택들(CS1, CS2) 각각에서 제1 반도체 칩들(C1)의 칩 패드들(CP)을 서로 전기적으로 연결할 수 있다.
하부 와이어들(LW)은 제1 칩 스택(CS1)에서 최하층에 위치하는 제1 반도체 칩(C1)의 칩 패드들(CP)과 패키지 기판(110)의 제1 본딩 패드들(MP1)을 연결할 수 있다.
상부 와이어들(UW1)은 제2 칩 스택(CS2)에서 최하층에 위치하는 제1 반도체 칩(C1)의 칩 패드들(CP)과 패키지 기판(110)의 제2 본딩 패드들(MP2)을 연결할 수 있다. 상부 와이어들(UW)은 하부 와이어들(LW)보다 길 수 있다.상부 와이어들(UW)은 연결 와이어들(CW) 및 하부 와이어들(LW) 위를 지나 제2 본딩 패드들(MP2)에 본딩될 수 있다.
몰딩막(150)은 패키지 기판(110)의 상면 상에서 제1 및 제2 칩 스택들(CS1, CS2), 및 하부, 상부, 및 연결 와이어들(LW, UW, CW)을 덮을 수 있다.. 몰딩막(150)은 절연성 폴리머, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
상세하게, 도 7, 도 8a, 및 도 8b를 참조하면, 제1 반도체 칩들(C1) 각각은 스택 영역(R1) 및 패드 영역(R2)을 포함할 수 있다.
제1 반도체 칩들(C1) 각각은 패드 영역(R2)에서 제2 방향(D2)을 따라 배열되는 칩 패드들(CP)을 포함할 수 있다. 제1 반도체 칩들(C1) 각각에서, 칩 패드들(CP)은 신호들을 입출력하는 신호 패드들 및 파워 또는 그라운드 신호들이 입력되는 파워/그라운드 패드들을 포함할 수 있다.
각각의 제1 반도체 칩(C1)은 스택 영역(R1)에서 제1 두께(T1)를 갖고, 패드 영역(R2)에서 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 여기서, 제1 두께와 제2 두께의 차이(d)는 제1 두께(T1)보다 작을 수 있다.
제1 반도체 칩들(C1)은 각각의 아래에 위치하는 제1 반도체 칩(C1)의 패드 영역(R2)(즉, 칩 패드들(CP))을 노출시키면서 적층될 수 있다. 제1 반도체 칩들(C1)의 패드 영역들(R2)은 수평적으로 및 수직적으로 서로 이격될 수 있다. 각 제1 반도체 칩(C1)의 스택 영역(R1)은 그 상부의 제1 반도체 칩(C1)과 중첩될 수 있다.
패키지 기판(110)과 제1 반도체 칩(C1) 간의 와이어 본딩이 용이하도록 제1 반도체 칩(C1)들 각각의 최상부에 재배선층(RDL)이 제공될 수 있다.
재배선층(RDL)은 재배선 절연층 및 재배선 패턴을 포함할 수 있다. 각 제1 반도체 칩(C1)의 칩 패드들(CP)은 재배선 패턴의 일부일 수 있다.
일 예로, 도 8a를 참조하면, 재배선층(RDL)은 제1 반도체 칩(C1)의 스택 영역(R1)과 패드 영역(R2)에 제공될 수 있으며, 재배선층(RDL)의 두께가 스택 영역(R1)에 비해 패드 영역(R2)에서 두꺼울 수 있다.
다른 예로, 도 8b를 참조하면, 재배선층(RDL)은 제1 반도체 칩(C1)의 패드 영역(R2)에만 형성될 수 있다.
한편, 각 제1 반도체 칩(C1)에 재배선층(RDL)을 형성하는 경우, 재배선층(RDL)의 두께만큼 제1 및 제2 칩 스택들(CS1, CS2)의 두께가 증가할 수 있다. 그러나, 본 발명에 따르면, 재배선층(RDL)을 스택 영역(R1)에 비해 패드 영역(R2)에서 두껍게 형성함으로써, 재배선층(RDL)의 두께에 비례하여 제1 및 제2 칩 스택들(CS1, CS2)의 두께가 증가하는 것을 방지할 수 있다.
도 6을 참조하면, 실시예들에서 제1 및 제2 칩 스택들(CS1, CS2)의 두께(H)는 스택 영역(R1)의 제1 두께(T1)와 제1 반도체 칩(C1)들의 적층 수의 곱에 제1 두께(T1)와 제2 두께(T2)의 차이(d) 더한 값에 해당할 수 있다.
도 9 내지 도 13은 본 발명의 예시적인 실시예들에 따른 반도체 칩의 일부를 나타내는 단면도들이다. 도 14는 도 9의 P 부분을 확대한 도면이다.
도 9 내지 도 13을 참조하면, 본 발명의 예시적인 실시예들에 따른 반도체 칩(C1; 즉, 반도체 장치)은 반도체 기판(10) 및 반도체 기판(10) 상에 차례로 적층되는 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)와 셀 어레이 구조체(CS) 각각은 스택 영역(R1) 및 패드 영역(R2)을 포함할 수 있으며, 스택 영역(R1)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 회로들(PTR) 및 주변 회로들(PTR)을 덮은 주변회로 절연막(50)을 포함할 수 있다. 반도체 기판(10)은 실리콘 기판일 수 있다. 반도체 기판(10)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다.
주변 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 회로들(PTR)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들이 주변 콘택 플러그들(PCP)을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
주변회로 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 주변회로 절연막(50)은 반도체 기판(10) 상에서 주변 회로들(PTR), 주변 콘택 플러그들(PCP), 및 주변 회로 배선들(PLP)을 덮을 수 있다. 주변 콘택 플러그들(PCP), 주변 회로 배선들(PLP)은 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
주변회로 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 주변회로 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다. 일 예로, 주변회로 절연막(50)은 제1 하부 절연막(51), 제2 하부 절연막(55), 및 제1 및 제2 하부 절연막들(51, 55) 사이의 식각 정지막(53)을 포함할 수 있다. 식각 정지막(53)은 제1 및 제2 하부 절연막들(51, 55)과 다른 절연 물질을 포함할 수 있으며, 최상층 주변 회로 배선(PLP)의 상면들을 덮을 수 있다.
셀 어레이 구조체(CS)가 주변회로 절연막(50) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 소오스 구조체(CST), 전극 구조체(ST), 수직 구조체들(VS), 셀 콘택 플러그들(CPLG), 관통 콘택 플러그들(TPLG), 비트 라인들(BL), 및 도전 라인들(CL)을 포함할 수 있다.
소오스 구조체(CST)는 주변회로 절연막(50)와 전극 구조체(ST) 사이에 배치될 수 있다. 소오스 구조체(CST)는 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 전극 구조체(ST)와 나란하게 제1 방향(D1)으로 연장될 수 있다.
소오스 구조체(CST)는 반도체막(SL), 소오스 도전 패턴(SC) 및 소오스 도전 패턴(SC) 상의 서포트 도전 패턴(SP)을 포함할 수 있다.
실시예들에 따르면, 반도체막(100) 상에 도 1에 도시된 셀 스트링들(도 1의 CSTR)이 집적될 수 있다. 전극 구조체(ST) 및 제1 수직 구조체들(VS1)은 도 1에 도시된 셀 스트링들(도 1의 CSTR)을 구성할 수 있다.
보다 상세하게, 반도체막(SL)은 주변회로 절연막(50)의 상면 상에 배치될 수 있다. 반도체막(SL)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 반도체막(SL)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 반도체막(SL)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
소오스 도전 패턴(SC)은 셀 어레이 영역(CAR)에서 반도체막(SL)과 전극 구조체(ST) 사이에 배치될 수 있다. 소오스 도전 패턴(SC)은 제1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 소오스 도전 패턴은 n형 도펀트들이 도핑된 폴리실리콘막으로 이루어질 수 있다.
서포트 도전 패턴(SP)은 셀 어레이 영역(CAR)에서 소오스 도전 패턴(SC)의 상면을 덮을 수 있으며, 연결 영역(CNR)에서 더미 절연 패턴(101p, 103p, 105p)의 상면을 덮을 수 있다. 서포트 도전 패턴(SP)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
적층 구조체(ST)가 소오스 구조체(CST) 상에 배치될 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
적층 구조체(ST)는 서로 교차하는 제1 및 제2 방향들(D1, D2)에 대해 수직하는 제3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 전극들(GE) 및 절연막들(ILD)을 포함할 수 있다. 전극들(GE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시예들에 따르면, 반도체 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 적층 구조체(ST)의 전극들(GE)은 도 1을 참조하여 설명된 게이트 하부 라인들(LL1, LL2), 워드 라인들(WL), 및 게이트 상부 라인들(UL1, UL2)로써 사용될 수 있다.
전극들(GE)은 연결 영역(CNR)에서 계단 구조를 갖도록 소오스 구조체(CST) 상에 적층될 수 있다. 전극들(GE) 각각은 연결 영역(CNR)에서 패드부를 포함할 수 있다. 전극들(GE)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 전극들(GE)의 패드부들에 제1 콘택 플러그들(PLG1)이 각각 접속될 수 있다.
복수 개의 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 적층 구조체(ST)를 관통할 수 있다. 도시하지는 않았으나, 수직 구조체들(VS)과 동일한 구조의 더미 수직 구조체들이 연결 영역(CNR)에서 전극들(GE)의 패드부들을 관통할 수 있다.
상세하게, 도 14를 참조하면, 수직 구조체들(VS) 각각은 수직 반도체 패턴(VP) 및 수직 반도체 패턴의 측벽을 둘러싸는 데이터 저장 패턴(DSP)을 포함할 수 있다. 상세하게, 수직 반도체 패턴(VP)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴(VP)은 U자 형태를 가질 수 있으며, 내부가 절연 물질로 채워질 수 있다. 수직 반도체 패턴(VP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴(VP)은 도 1을 참조하여 설명된 상부 트랜지스터들(UT1, UT2), 메모리 셀 트랜지스터들(MCT), 및 하부 트랜지스터들(LT1, LT2)의 채널들로써 사용될 수 있다.
데이터 저장 패턴(DSP)이 제3 방향(D3)으로 연장되며 각 수직 반도체 패턴(VP)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 데이터 저장 패턴(DSP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 수직 반도체 패턴(VP)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 또한, 잔여 데이터 저장 패턴(RDSP)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 반도체막(100) 내에 배치될 수 있다. 잔여 데이터 저장 패턴(RDSP)은 데이터 저장 패턴(DSP)과 동일한 박막 구조를 가질 수 있다.
수평 절연 패턴(HP)이 전극들(GE)의 일측벽들과 데이터 저장 패턴(DSP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(GE)의 일측벽들 상에서 그것들의 상면들 및 하면들로 연장될 수 있다.
각 수직 구조체(VS)의 수직 반도체 패턴(VP)의 측벽 일부는 소오스 반도체 패턴(SC)과 접촉할 수 있다. 각 수직 구조체(VS)에서 데이터 저장 패턴(DSP)의 바닥면은 최하층 전극(GE)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 소오스 반도체 패턴(SC)의 상면보다 높은 레벨에 위치할 수 있다.
다시, 도 9를 참조하면, 평탄 절연막(61)이 주변회로 절연막(50) 상에 배치될 수 있으며, 적층 구조체(ST)의 계단 구조를 덮을 수 있다. 평탄 절연막(61)은 실질적으로 평탄한 상면을 가질 수 있다. 일 예로, 평탄 절연막(61)의 상면은 수직 구조체들(VS)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 평탄 절연막(120)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다.
층간 절연막들(63, 65, 67, 69)이 평탄 절연막(61) 상에 차례로 적층될 수 있다. 층간 절연막들(63, 65, 67, 69)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
비트 라인들(BL)이 셀 어레이 영역(CAR)에서 제2 층간 절연막(165) 상에 배치될 수 있으며, 적층 구조체(ST)를 가로질러 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BCT)을 통해 수직 구조체들(VS)과 전기적으로 연결될 수 있다.
제1 콘택 플러그들(PLG1)이 연결 영역(CNR)에서 제1 및 제2 층간 절연막들(65, 67) 및 평탄 절연막(61)을 관통하여 전극들(GE)의 패드부들에 각각 접속될 수 있다. 제1 콘택 플러그들(PLG1)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
제2 콘택 플러그들(PLG2)은 패드 영역(R2)에서 제1 및 제2 층간 절연막들(63, 65) 및 평탄 절연막(61)을 관통하여 주변 회로 배선(PLP)과 연결될 수 있다. 제2 콘택 플러그들(PLG2)의 상면들은 제1 콘택 플러그들(PLG1)의 상면들과 실질적으로 공면을 이룰 수 있다.
제3 콘택 플러그들(PLG3)은 패드 영역(R2)에서 제1 및 제2 층간 절연막들(63, 65), 평탄 절연막(61), 및 주변회로 절연막(50)을 관통하여 주변 회로 배선(PLP)과 연결될 수 있다. 제3 콘택 플러그들(PLG3)은 소오스 구조체(CST) 및 적층 구조체(ST)와 이격될 수 있다. 제3 콘택 플러그들(PLG3)의 상면들은 제2 콘택 플러그들(PLG2)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1, 제2, 및 제3 콘택 플러그들(PLG1, PLG2, PLG3) 각각은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등)을 포함하는 배리어 금속막 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등을 포함하는 금속막을 포함할 수 있다.
셀 도전 라인들(CL)이 제2 층간 절연막(65) 상에 배치될 수 있으며, 연결 콘택 플러그들(LCT)을 통해 제1 콘택 플러그들(PLG1)과 연결될 수 있다.
제1 내지 제4 층간 절연막들(63, 65, 67, 69) 내에 제1, 제2, 및 제3 금속 배선들(ML1, ML2, ML3)이 적층될 수 있다. 제1, 제2, 및 제3 금속 배선들(ML1, ML2, ML3)은 서로 다른 레벨에 위치할 수 있으며, 콘택 플러그들을 통해 서로 연결될 수 있다. 제1, 제2, 및 제3 금속 배선들(ML1, ML2, ML3)은 예를 들어, 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
실시예들에서 평탄 절연막(61) 상에 4층의 층간 절연막들이 적층되는 것으로 도시 및 설명하였으나, 본 발명은 이에 제한되지 않는다.
실시예들에 따르면, 제1 내지 제4 층간 절연막들(63, 65, 67, 69) 중 최상층에 해당하는 제4 층간 절연막(69) 상에 재배선층(RDL)이 배치될 수 있다. 재배선층(RDL)은 재배선 절연층(200), 재배선 패턴(210), 및 패시베이션층(220)을 포함할 수 있다.
재배선 절연층(200)은 최상층 제4 층간 절연막(69) 상에 배치될 수 있으며, 금속 배선들(ML1, ML2, ML3) 중 최상층에 배치되는 제3 금속 배선(ML3)을 덮을 수 있다. 재배선 절연층(200)은 단일막 또는 다층막으로 이루어질 수 있다. 재배선 절연층(200)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate)막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
재배선 패턴(210)은 스택 영역(R1)에 배치되는 재배선 부분 및 패드 영역(R2)에 제공되는 패드 부분을 포함할 수 있다. 재배선 패턴(210)은 제4 층간 절연막(69)을 관통하는 비아를 통해 제3 금속 배선(ML3)과 연결될 수 있다. 재배선 패턴(210)의 패드 부분을 통해 외부로부터 데이터 신호 또는 파워/그라운드 신호가 입력될 수 있다. 재배선 패턴(210)의 패드 부분(210b)은 제3 콘택 플러그(PLG3)를 통해 주변 회로 구조체(PS)의 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
재배선 패턴(210)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn), 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 일부 실시예들에서, 재배선 패턴(210)은 제1, 제2, 및 제3 금속 배선들(ML1, ML2, ML3)과 다른 금속 물질을 포함할 수 있다.
패시베이션층(220)은 실질적으로 균일한 두께를 가질 수 있으며, 스택 영역(R1)에서 패시베이션층(220)의 상면이 패드 영역(R2)에서 패시베이션층(220)의 상면보다 낮을 수 있다. 패시베이션층(220)은 스택 영역(R1)에서 재배선 패턴(210)의 배선 부분 상면을 덮을 수 있다. 패시베이션층(220)은 패드 영역(R2)에서 재배선 패턴(210)의 패드 부분 상면을 노출시키는 오프닝(OP)을 가질 수 있다. 패시베이션층(220)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 및/또는 감광성 폴리이미드(photo sensitive polyimide, PSPI)를 포함할 수 있다.
실시예들에 따르면, 재배선층(RDL)은 패드 영역(R2)에서 두께(Tb)가 스택 영역(R1)에서 두께(Ta)보다 클 수 있다.
도 9에 도시된 실시예에 따르면, 재배선 절연층(200)은 스택 영역(R1) 및 패드 영역(R2)에서 실질적으로 균일한 두께를 가질 수 있다. 재배선 패턴(210)에서 패드 부분의 두께(TRb)는 배선 부분의 두께(TRa)보다 클 수 있다. 배선 부분의 두께(TRa)는 약 0.5㎛ 내지 0.6㎛일 수 있으며, 패드 부분의 두께(TRb)는 약 1.0㎛ 내지 1.2㎛일 수 있다. 재배선 패턴(210)에서 패드 부분의 두께(TRb)는 금속 배선들(ML1, ML2, ML3) 중 최상층에 배치되는 제3 금속 배선(ML3)의 두께(Tm)보다 클 수 있다.
도 10에 도시된 실시예에 따르면, 재배선 패턴(210)은 스택 영역(R1)에 배치되는 재배선 부분 및 패드 영역(R2)에 제공되는 패드 부분을 포함하되, 패드 부분의 두께(TRb)와 배선 부분의 두께(TRa)가 실질적으로 동일할 수 있다. 배선 부분의 두께(TRa) 및 패드 부분의 두께(TRb)는 제3 금속 배선(ML3)의 두께(Tm)보다 클 수 있다. 일 예에서, 재배선 패턴(210)의 재배선 부분과 패드 부분은 서로 다른 금속 물질을 포함할 수 있다.
패드 영역(R2)에서 재배선 절연층(200)의 상면은 재배선 패턴(210)의 배선 부분의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
스택 영역(R1)에서 최상층 제3 금속 배선(ML3)과 재배선 패턴(210) 간의 간격(Sa)은 패드 영역(R2)에서 최상층 제3 금속 배선(ML3)과 재배선 패턴(210) 간의 간격(Sb)보다 작을 수 있다. 패드 영역(R2)에서, 최상층 제3 금속 배선(ML3)과 재배선 패턴(210) 간의 간격(Sb)은 제2 금속 배선(ML2)과 제3 금속 배선(ML3)간의 간격보다 클 수 있다.
도 11에 도시된 실시예에 따르면, 스택 영역(R1)에서 재배선 절연층(200)의 두께(TDa)보다 패드 영역(R2)에서 재배선 절연층(200)의 두께(TDb)가 클 수 있다. 스택 영역(R1)에서 재배선 절연층(200)의 상면이 패드 영역(R2)에서 재배선 절연층(200)의 상면보다 낮은 레벨에 위치할 수 있다.
재배선 패턴(210)에서 스택 영역(R1)의 두께(TRa)는 패드 영역(R2)에서 두께(TRb)와 실질적으로 동일할 수 있으며, 스택 영역(R1)에서 재배선 패턴(210)의 상면이 패드 영역(R2)에서 재배선 패턴(210)의 상면보다 낮을 수 있다.
도 12에 도시된 실시예에 따르면, 재배선층(RDL)이 제4 층간 절연막 상에 배치되되, 스택 영역(R1)에서 재배선 패턴(210)은 생략되고, 재배선 패턴(210)이 패드 영역(R2)에만 제공될 수 있다. 패드 영역(R2)에서 재배선 패턴(210)의 일부는 패시베이션층(220)의 오프닝에 의해 노출될 수 있다. 재배선 패턴(210)은 패드 영역(R2)에서 비아들에 의해 제3 금속 배선들(ML3)에 연결될 수 있다.
도 13에 도시된 실시예들에 따른 반도체 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 반도체 기판(10; 또는 제1 웨이퍼) 상에 주변 회로 구조체(PS)를 포함하는 상부 칩을 제작하고, 제1 반도체 기판(10)과 다른 제2 반도체 기판(또는 제2 웨이퍼) 상에 셀 어레이 구조체(CS)를 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패드와 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패드를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈 패드가 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈 패드는 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
주변 회로 구조체(PS)는 제1 반도체 기판(10) 상에 형성되며, 앞서 도 9 내지 도 12를 참조하여 설명한 것처럼, 주변 회로들(PTR), 주변 콘택 플러그들(PCP), 주변 회로 배선들(PLP), 및 주변회로 절연막(50)을 포함할 수 있다. 주변 회로들(PTR)은 제1 반도체 기판(10)의 상면 상에 집적될 수 있다. 제1 반도체 기판(10)의 후면에 표면 절연막(201)이 제공될 수 있다. 주변 회로 구조체(PS)는 앞서 설명한 실시예들과 실질적으로 동일한 특징들을 포함할 수 있다.
실시예에 따르면, 주변 회로 구조체(PS)는 최상층 주변 회로 절연막(50) 내에 제공되는 제1 본딩 패드들(MP1)을 더 포함할 수 있다. 제1 본딩 패드들(MP1)은 주변 회로 배선들(PLP) 및 주변 콘택 플러그들(PCP)을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다. 제1 본딩 패드들(MP1)의 상면들은 최상층 주변회로 절연막(50)의 상면과 실질적으로 공면을 이룰 수 있다.
셀 어레이 구조체(CS)는 앞서 도 9 내지 도 12를 참조하여 설명한 것처럼, 소오스 구조체(CST), 적층 구조체(ST), 수직 구조체들(VS), 비트 라인들(BL), 연결 라인들(CL), 및 콘택 플러그들(PLG1, PLG2, PLG3)을 포함할 수 있으며, 이러한 구성 요소들은 앞서 설명한 실시예들과 실질적으로 동일한 특징들을 포함할 수 있다.
이에 더하여, 셀 어레이 구조체(CS)는 비트 라인들(BL) 및 전극들(GE, 즉, 워드 라인들)과 전기적으로 연결되는 제2 본딩 패드들(MP2)을 포함할 수 있다. 제2 본딩 패드들(MP2)은 층간 절연막들 중 최상층 층간 절연막(69) 내에 제공될 수 있다. 제2 본딩 패드들(MP2) 중 일부는 패드 영역(R2)에서 연결 라인들(CL) 및 연결 콘택 플러그들(LCT)을 통해 제2 및 제3 플러그들(PLG2, PLG3)과 전기적으로 연결될 수 있다.
제2 본딩 패드들(MP2)은 주변 회로 구조체(PS)의 제1 본딩 패드들(MP1)과 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 즉, 제2 본딩 패드들(MP2)이 제1 본딩 패드들(MP1)과 직접 접촉할 수 있다.
제2 본딩 패드들(MP2)은 제1 본딩 패드들(MP1)과 동일한 금속 물질을 포함할 수 있다. 제2 본딩 패드들(MP2)은 제1 본딩 패드들(MP1)과 실질적으로 동일한 배열, 동일한 형태, 동일한 폭 또는 동일한 면적을 가질 수 있다.
이 실시예에 따르면, 하부 절연막(90)이 소스 구조체(CST)의 반도체막(SL) 상에 배치될 수 있으며, 하부 절연막(90) 상에 금속 배선들(ML)이 제공될 수 있다. 패드 영역(R2)에서 금속 배선(ML)은 콘택 플러그를 통해 제2 및 제3 플러그들(PLG2, PLG3)과 전기적으로 연결될 수 있다.
재배선층(RDL)이 하부 절연막(90) 상에 배치될 수 있으며, 재배선 절연층(200)이 금속 배선들(ML)을 덮을 수 있다. 일 예에서, 재배선 절연층(200)은 스택 영역(R1) 및 패드 영역(R2)에서 실질적으로 균일한 두께를 가질 수 있다.
재배선 패턴(210)이 도 9를 참조하여 설명한 것처럼, 재배선 절연층(200) 상에 배치될 수 있으며, 스택 영역(R1)에서 두께(TRa)가 패드 영역(R2)에서 두께(TRb)보다 작을 수 있다.
패시베이션층(220)은 스택 영역(R1) 및 패드 영역(R2)에서 실질적으로 균일한 두께를 가지며, 재배선 절연층(200)의 상면 및 재배선 패턴(210)의 상면을 덮을 수 있다. 패시베이션층(220)은 재배선 패턴(210)의 패드 부분을 노출시키는 오프닝을 가질 수 있다.
도 13에 도시된 재배선층(RDL)은 도 10 내지 도 12를 참조하여 설명된 재배선층(RDL)들의 특징들을 포함할 수도 있다.
도 15a, 도 15b, 및 도 15c는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15a를 참조하면, 반도체 기판(10)은 스택 영역(R1) 및 패드 영역(R2)을 포함할 수 있다.
반도체 기판 상에 주변 회로 구조체(CS)가 배치될 수 있다. 주변 회로 구조체(PS)는 반도체 기판 상에 형성된 주변 회로(PERI)를 포함할 수 있다. 주변 회로 구조체(PS)는 앞서 도 9 내지 도 13을 참조하여 설명한 주변 회로 구조체와 실질적으로 동일한 구성요소들을 포함할 수 있다.
일 예로, 주변 회로 구조체를 형성하는 것은, 반도체 기판(10) 상에 주변 회로들(도 9의 PTR)을 형성하는 것, 주변 회로들(PTR)과 연결되는 주변 배선 구조체들(도 9의 PCP, PLP)을 형성하는 것, 및 주변회로 절연막(도 9의 50)을 형성하는 것을 포함할 수 있다.
주변 회로 구조체 상에 셀 어레이 구조체(CS)가 형성될 수 있다. 셀 어레이 구조체는 스택 영역(R1)에서 셀 어레이(CAR)를 포함할 수 있으며, 패드 영역(R2)에서 다층의 절연막들(61/63/65)을 포함할 수 있다. 셀 어레이 구조체는 앞서 도 9 내지 도 13을 참조하여 설명한 셀 어레이 구조체와 실질적으로 동일한 구성요소들을 포함할 수 있다.
일 예로, 셀 어레이 구조체를 형성하는 것은 스택 영역(R1)에서 주변 회로 구조체 상에 소오스 구조체(도 9의 CST)를 형성하는 것, 상기 소오스 구조체(도 9의 CST) 상에 수직적으로 번갈아 적층된 전극들(도 9의 GE) 및 절연막(ILD)을 포함하는 적층 구조체(도 9의 ST)를 형성하는 것, 적층 구조체(ST)를 관통하는 수직 구조체들(VS)을 형성하는 것, 주변 회로 구조체 상에서 적층 구조체를 덮는 평탄 절연막(도 9의 61)을 형성하는 것; 적층 구조체(ST) 및 평탄 절연막(61) 상에 다층의 층간 절연막들(63/65/67) 및 제1, 제2, 및 제3 금속 배선들(ML1, ML2, ML3)을 형성하는 것을 포함할 수 있다.
최상층 제3 금속 배선들을 형성한 후, 최상층 층간 절연막(69) 상에 재배선 도전막(205)이 형성될 수 있다. 재배선 도전막(205)은 최상층 층간 절연막(69)을 관통하는 비아 홀을 채울 수 있다.
재배선 도전막(205)을 형성하는 것은, 최상층 층간 절연막(69)의 표면을 컨포말하게 덮는 금속 씨드막을 형성하는 것 및 금속 씨드막 상에 금속막을 형성하는 것을 포함할 수 있다. 금속 씨드막 및 금속막은 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다. 재배선 도전막(205)은, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 일부 실시예들에서, 재배선 도전막(205)은 제1, 제2, 및 제3 금속 배선들(ML1, ML2, ML3)과 다른 금속 물질을 포함할 수 있다. 일 예로, 제1, 제2, 및 제3 금속 배선들(ML1, ML2, ML3)은 텅스텐(W) 또는 구리(Cu)를 포함하고, 재배선 도전막(205)은 알루미늄(Al)을 포함할 수 있다.
재배선 도전막(205)은 제3 금속 배선들(ML3)과 전기적으로 연결될 수 있다. 재배선 도전막(205)은 최상층 층간 절연막(69) 상에서 실질적으로 균일한 두께를 가질 수 있다.
재배선 도전막(205)을 형성한 후, 재배선 도전막(205) 상에 제1 마스크 패턴(M1)이 형성될 수 있다. 제1 마스크 패턴(M1)은 패드 영역(R2)에서 재배선 도전막(205)의 상면을 덮을 수 있다. 이어서, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 재배선 도전막(205)의 일부를 이방성 식각할 수 있다. 이에 따라, 재배선 도전막(205)은 패드 영역(R2)에 비해 스택 영역(R1)에서 얇은 두께를 가질 수 있다.
이어서, 도 15b를 참조하면, 재배선 도전막(205) 상에 제2 마스크 패턴(M2)이 형성될 수 있다. 제2 마스크 패턴(M2)은 스택 영역(R1) 패드 영역(R2)에서 재배선 도전막(205)의 일부분들을 덮을 수 있다.
계속해서, 도 15c를 참조하면, 제2 마스크 패턴(M2)을 식각 마스크로 이용하여 재배선 절연층(200)이 노출되도록 재배선 도전막(205)이 식각될 수 있다. 이에 따라 앞서 도 9를 참조하여 설명한 것처럼, 스택 영역(R1)에서 제1 두께를 갖고, 패드 영역(R2)에서 제1 두께보다 큰 제2 두께를 갖는 재배선 패턴(210)이 형성될 수 있다.
이어서, 재배선 절연층(200) 및 재배선 패턴(210) 상에 패시베이션층(220)이 형성될 수 있다. 패시베이션층(220)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 폴리이미드계 물질을 포함할 수 있다.
패시베이션층(220)은 감광성 폴리이미드로 이루어질 수 있으며, 이러한 경우 패시베이션층(220)은 스핀 코팅(spin coating) 공정에 의해 재배선 절연층(200) 상에 증착될 수 있다. 패시베이션층(220)은 스택 영역(R1) 및 패드 영역(R2)에서 실질적으로 균일한 두께로 형성될 수 있다. 이어서, 별도의 포토레지스트층의 형성 없이, 노광 공정에 의해 패시베이션층(220)이 패터닝될 수 있다. 즉, 패드 영역(R2)에서 재배선 패턴(210)의 패드 부분(210b)의 일부가 패시베이션층(220)(153)의 오프닝(OP)에 의해 노출될 수 있다.
이와 같이 형성된 반도체 칩은 앞서 설명한 것처럼, 스택 영역(R1)에서 두께보다 패드 영역(R2)에서 두께가 클 수 있다.
도 16a, 도 16b, 및 도 16c는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16a를 참조하면, 도 15a를 참조하여 설명한 것처럼, 반도체 기판(10) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)가 차례로 형성될 수 있다.
셀 어레이 구조체의 최상층 층간 절연막(69) 상에 제3 금속 배선들(ML3)을 덮는 재배선 절연층(200)이 형성될 수 있다.
스택 영역(R1)에서, 재배선 절연층(200) 내에 재배선 패턴(210)의 배선 부분(210a)이 형성될 수 있다. 재배선 패턴(210)의 배선 부분(210a)은 비아를 통해 제3 금속 배선들(ML3)과 연결될 수 있다. 재배선 패턴(210)의 배선 부분(210a)은 스택 영역(R1)에서 재배선 절연층(200)의 일부를 식각하여 트렌치를 형성하고, 트렌치 내에 제1 금속 물질을 매립 및 평탄화하여 형성될 수 있다. 이에 따라, 재배선 패턴(210)의 배선 부분(210a)의 상면은 재배선 절연층(200)의 상면과 실질적으로 공면을 이룰 수 있다. 재배선 패턴(210)의 배선 부분(210a)의 두께는 제3 금속 배선들(ML3)의 두께와 같거나 클 수 있다.
이어서, 도 16b를 참조하면, 패드 영역(R2)에서 재배선 절연층(200) 상에 재배선 패턴(210)의 패드 부분(210b)이 형성될 수 있다. 패드 부분(210b)은 재배선 절연층(200) 상에 제1 금속 물질과 다른 제2 금속 물질을 증착 및 패터닝하여 형성될 수 있다. 패드 부분(210b)은 배선 부분(210)의 상면 일부와 직접 접촉할 수 있으며, 제1 내지 제3 금속 배선들(ML1, ML2, ML3)을 통해 제3 콘택 플러그(PLG)와 연결될 수 있다.
도 16c를 참조하면, 도 15c를 참조하여 설명한 것처럼, 재배선 절연층(200) 및 재배선 패턴(210) 상에 패시베이션층(220)이 형성될 수 있다. 패시베이션층(220)은 스택 영역(R1) 및 패드 영역(R2)에서 실질적으로 균일한 두께로 형성될 수 있다.
패드 영역(R2)에서 패시베이션층(220)을 패터닝하여 재배선 패턴(210)의 패드 부분(210b)의 일부를 노출시키는 오프닝이 형성될 수 있다.
도 17a, 도 17b, 및 도 17c는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17a를 참조하면, 도 15a를 참조하여 설명한 것처럼, 반도체 기판(10) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)가 차례로 형성될 수 있다. 이어서, 셀 어레이 구조체의 최상층 층간 절연막(69) 상에 제3 금속 배선들(ML3)을 덮는 재배선 절연층(200)이 형성될 수 있다.
재배선 절연층(200)을 형성한 후, 재배선 절연층(200) 상에 제1 마스크 패턴(M1)이 형성될 수 있다. 제1 마스크 패턴(M1)은 패드 영역(R2)에서 재배선 절연층(200)의 상면을 덮을 수 있다. 이어서, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 재배선 절연층(200)의 일부를 이방성 식각할 수 있다. 이에 따라, 스택 영역(R1)에서 재배선 절연층(200)의 두께(TDa)은 패드 영역(R2)에서 재배선 절연층(200)의 두께(TDb)보다 작아질 수 있다.
실시예에 따르면, 제1 마스크 패턴(M1)을 이용하여 재배선 절연층(200)을 형성하기 전에, 재배선 절연층(200)을 관통하는 비아 홀들(미도시)이 형성될 수 있다.
도 17b를 참조하면, 재배선 절연층(200) 상에 재배선 도전막(205)이 형성될 수 있다. 재배선 도전막(205)은 최상층 층간 절연막(69)을 관통하는 비아 홀들을 채울 수 있다.
재배선 도전막(205)을 형성하는 것은, 재배선 절연층(200)의 표면을 컨포말하게 덮는 금속 씨드막을 형성하는 것 및 금속 씨드막 상에 금속막을 형성하는 것을 포함할 수 있다. 금속 씨드막 및 금속막은 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다. 재배선 도전막(205)은 스택 영역(R1) 및 패드 영역(R2)에서 실질적으로 균일한 두께를 가질 수 있다.
이어서, 재배선 도전막(205) 상에 제2 마스크 패턴(M2)이 형성될 수 있다. 제2 마스크 패턴(M2)은 스택 영역(R1) 패드 영역(R2)에서 재배선 도전막(205)의 일부분들을 덮을 수 있다.
계속해서, 도 17c를 참조하면, 제2 마스크 패턴(M2)을 식각 마스크로 이용하여 재배선 절연층(200)이 노출되도록 재배선 도전막(205)이 식각될 수 있다. 이에 따라 앞서 도 11을 참조하여 설명한 것처럼, 스택 영역(R1)과 패드 영역(R2) 사이에 단차를 갖는 재배선 패턴(210)이 형성될 수 있다.
이어서, 도 15c를 참조하여 설명한 것처럼, 재배선 절연층(200) 및 재배선 패턴(210) 상에 패시베이션층(220)이 형성될 수 있다. 패시베이션층(220)은 스택 영역(R1) 및 패드 영역(R2)에서 실질적으로 균일한 두께로 형성될 수 있다.
패드 영역(R2)에서 패시베이션층(220)을 패터닝하여 재배선 패턴(210)의 패드 부분(210b)의 일부를 노출시키는 오프닝이 형성될 수 있다.
도 18a 및 도 18b는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18a를 참조하면, 도 15a를 참조하여 설명한 것처럼, 반도체 기판(10) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)가 차례로 형성될 수 있다. 이어서, 셀 어레이 구조체의 최상층 층간 절연막(69) 상에 제3 금속 배선들(ML3)을 덮는 재배선 절연층(200)이 형성될 수 있다.
이어서, 패드 영역(R2)에서 재배선 절연층(200)을 관통하는 비아 홀들(미도시)이 형성될 수 있다.
비아 홀들(미도시)을 형성한 후, 패드 영역(R2)의 재배선 절연층(200) 상에 국소적으로 재배선 패턴(210)이 형성될 수 있다. 재배선 패턴(210)은 재배선 절연층(200) 상에 재배선 도전막을 증착한 후, 재배선 도전막을 패터닝하여 형성될 수 있다. 재배선 도전막을 패터닝시 스택 영역(R1)에서 재배선 도전막이 제거될 수 있다.
이어서, 도 18b를 참조하면, 도 15c를 참조하여 설명한 것처럼, 재배선 절연층(200) 및 재배선 패턴(210) 상에 패시베이션층(220)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 스택 영역 및 패드 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상의 주변 회로들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상의 셀 어레이 구조체; 및
    상기 셀 어레이 구조체 상의 재배선층으로서, 상기 재배선층은 상기 셀 어레이 구조체의 최상부 도전 패턴을 덮는 재배선 절연층 및 상기 재배선 절연층 상에 배치되며, 상기 최상부 도전 패턴과 연결되는 재배선 패턴을 포함하되,
    상기 재배선층은 상기 패드 영역에서 두께가 상기 스택 영역에서 두께보다 큰 반도체 장치.
  2. 제 1 항에 있어서,
    상기 재배선 패턴은 상기 패드 영역에 제공되는 패드 부분 및 상기 스택 영역에 제공되는 재배선 부분을 포함하되,
    상기 패드 부분의 두께는 상기 재배선 부분의 두께보다 큰 반도체 장치.
  3. 제 2 항에 있어서,
    상기 재배선 절연층은 상기 스택 영역 및 상기 패드 영역에서 실질적으로 균일한 두께를 갖는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 재배선 절연층의 두께는 상기 스택 영역에서 보다 상기 패드 영역에서 큰 반도체 장치.
  5. 제 4 항에 있어서,
    상기 재배선 패턴은 상기 패드 영역에 제공되는 패드 부분 및 상기 스택 영역에 제공되는 재배선 부분을 포함하되,
    상기 패드 부분의 두께는 상기 재배선 부분의 두께와 실질적으로 동일한 반도체 장치.
  6. 제 1 항에 있어서,
    상기 최상부 도전 패턴과 상기 재배선 패턴 간의 간격은 상기 패드 영역에서 보다 상기 스택 영역에서 작은 반도체 장치.
  7. 제 1 항에 있어서,
    상기 재배선 절연층은 상기 스택 영역 및 상기 패드 영역에서 실질적으로 균일한 두께를 갖고,
    상기 재배선 패턴은 상기 패드 영역에 국소적으로 제공되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 재배선 패턴의 두께는 상기 최상부 도전 패턴의 두께보다 큰 반도체 장치.
  9. 제 1 항에 있어서,
    상기 재배선층은 상기 재배선 절연층 상에서 상기 재배선 패턴을 덮는 패시베이션층을 더 포함하되,
    상기 패시베이션층은 상기 패드 영역에서 상기 재배선 패턴의 일부를 노출시키는 오프닝을 갖는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 셀 어레이 구조체는:
    상기 스택 영역에서 수직적으로 적층된 복수의 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 수직 구조체들;
    상기 적층 구조체를 가로지르며 상기 수직 구조체들과 연결되는 비트 라인들; 및
    상기 적층 구조체와 이격되어 상기 패드 영역에 제공되며, 상기 최상부 도전 패턴과 상기 주변 회로를 연결하는 콘택 플러그를 포함하는 반도체 장치.
  11. 상면에 본딩 패드를 포함하는 패키지 기판; 및
    상기 패키지 기판 상에 적층된 복수의 반도체 칩들로서, 상기 반도체 칩들 각각은 제1 두께를 갖는 스택 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 패드 영역을 포함하되,
    상기 반도체 칩들의 상기 패드 영역들은 수직적으로 및 수평적으로 이격되는 반도체 패키지.
  12. 제 11 항에서 있어서,
    상기 반도체 칩들 각각은 최상부에 제공되는 재배선층을 포함하되,
    상기 재배선층은 상기 셀 어레이 구조체의 최상부 도전 패턴을 덮는 재배선 절연층 및 상기 재배선 절연층 상의 재배선 패턴을 포함하고,
    상기 패드 영역에서 상기 재배선층의 두께가 상기 스택 영역에서 상기 재배선층의 두께보다 큰 반도체 패키지.
  13. 제 12 항에서 있어서,
    상기 재배선층은 상기 재배선 절연층 상에서 상기 재배선 패턴을 덮되, 상기 패드 영역에서 상기 재배선 패턴의 일부를 노출시키는 오프닝을 갖는 패시베이션층을 더 포함하는 도체 패키지.
  14. 제 13 항에서 있어서,
    상기 패시베이션층의 상기 오프닝에 노출되는 상기 재배선 패턴의 일부와 상기 본딩 패드를 연결하는 본딩 와이어를 더 포함하는 반도체 패키지.
  15. 제 12 항에서 있어서,
    상기 재배선 절연층은 상기 스택 영역 및 상기 패드 영역에서 실질적으로 균일한 두께를 갖고,
    상기 패드 영역에서 상기 재배선 패턴의 두께가 상기 스택 영역에서 상기 재배선 패턴의 두께보다 큰 도체 패키지.
  16. 제 12 항에서 있어서,
    상기 패드 영역에서 상기 재배선 절연층의 두께가 상기 스택 영역에서 상기 재배선 절연층의 두께보다 크고,
    상기 재배선 패턴은 상기 스택 영역 및 상기 패드 영역에서 실질적으로 동일한 두께를 갖는 도체 패키지.
  17. 제 11 항에서 있어서,
    상기 제1 두께와 상기 제2 두께의 차이는 상기 제1 두께보다 작거나 같은 반도체 패키지.
  18. 제 11 항에 있어서,
    상기 반도체 칩들은 상기 패키지 기판 상의 제1 칩 스택 및 상기 제1 칩 스택 상의 제2 칩 스택을 구성하되,
    상기 반도체 패키지는:
    상기 제1 칩 스택과 상기 패키지 기판을 연결하는 하부 와이어들;
    상기 제2 칩 스택과 상기 패키지 기판을 연결하는 상부 와이어들; 및
    상기 제1 및 제2 칩 스택들 각각에서, 상기 반도체 칩들의 상기 칩 패드들을 서로 연결하는 연결 와이어들을 더 포함하는 반도체 패키지.
  19. 제 11 항에 있어서,
    상기 반도체 칩들 각각은:
    반도체 기판;
    상기 반도체 기판 상의 주변 회로들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상의 셀 어레이 구조체; 및
    상기 셀 어레이 구조체 상의 재배선층으로서, 상기 재배선층은 상기 셀 어레이 구조체의 최상부 도전 패턴을 덮는 재배선 절연층 및 상기 재배선 절연층 상에 배치되며, 상기 최상부 도전 패턴과 연결되는 재배선 패턴을 포함하는 반도체 패키지.
  20. 상면에 본딩 패드들을 포함하는 패키지 기판; 및
    상기 패키지 기판 상에 적층된 복수의 반도체 칩들로서, 상기 반도체 칩들 각각은 제1 두께를 갖는 스택 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 패드 영역을 포함하는 것;
    상기 반도체 칩들과 상기 본딩 패드들을 연결하는 본딩 와이어들; 및
    상기 패키지 기판 상에서 상기 반도체 칩들 및 상기 본딩 와이어들을 덮는 몰딩막을 포함하되,
    상기 반도체 칩들 각각은:
    반도체 기판;
    상기 반도체 기판 상의 주변 회로들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상의 셀 어레이 구조체; 및
    상기 셀 어레이 구조체 상의 재배선층으로서, 상기 재배선층은 상기 셀 어레이 구조체의 최상부 도전 패턴을 덮는 재배선 절연층 및 상기 재배선 절연층 상에 배치되며, 상기 최상부 도전 패턴과 연결되는 재배선 패턴을 포함하고,
    상기 반도체 칩들의 상기 패드 영역들은 수직적으로 및 수평적으로 이격되는 반도체 패키지.
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