KR101033390B1 - 반도체 메모리 장치 - Google Patents

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히데아끼 아오찌
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Abstract

반도체 메모리 장치는, 반도체 기판과, 복수의 도전층과 복수의 유전층이 교대로 적층되고 반도체 기판 상에 배치된 적층체와, 적층체를 관통하여 형성된 홀 내에 배치되고 도전층과 유전층의 적층 방향으로 연장되는 반도체층과, 도전층과 반도체층 사이에 배치된 전하 축적층을 포함하고, 복수의 메모리 스트링을 포함하는 메모리 셀 어레이 영역의 적층체는 층간 유전막이 매립되는 슬릿들에 의해 복수의 블록으로 분할되고, 메모리 스트링은 도전층들만큼 많은 적층 방향으로 직렬 연결된 메모리 셀들을 포함하고, 메모리 셀은 도전층, 반도체층, 및 도전층과 반도체층 사이에 배치된 전하 축적층을 포함하고, 블록들의 각각은 폐쇄 패턴으로 형성된 슬릿들에 의해 둘러싸인다.
반도체 메모리 장치, 적층체, 전하 축적층, 층간 유전막

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전극 적층 방향으로 조밀하게 배치된 메모리 셀들을 형성하도록 전극층들이 적층된 3차원 메모리 셀 어레이 구조를 갖는 반도체 메모리 장치에 관한 것이다.
관련 출원에 대한 상호 참조
본 출원은 2008년 11월 4일자로 출원된 일본 특허출원번호 제2008-282817호에 기초하며 이 우선권을 주장하며, 그 전체 내용은 본 명세서에 참고로 포함된다.
종래의 적층형 메모리 기술은 실리콘 기판 상에 전형적으로 평면형인 메모리 셀들을 형성하는 공정을 각 층에 대하여 반복함으로써 적층된 층들의 구조에 기초하고 있다. 이러한 구조는 층마다 많은 제조 단계들을 필요로 하기 때문에 대용량에는 부적합하다. 이러한 점에서, 고 제조 효율로 용량을 증가시키는 기술이 제안되어 있다(예를 들어, JP-A-2007-266143 참조). 이 기술에서는, 게이트 전극층들과 층간 유전층들이 적층 구조 내에 교대로 적층된다. 이러한 적층 구조의 최상위층으로부터 최하위층으로 관통하는 홀들은 한번에 형성되고, 실리콘은 그 내부에 기둥 형상으로 매립된다. 그 결과, 실리콘 기둥은 소정의 간격으로 게이트 전극층 들로 덮힌다. 메모리 셀 트랜지스터는 게이트 전극층과 실리콘 기둥 간의 교차부에 데이터 유지를 위한 전하 축적층을 제공함으로써 형성된다.
이렇게 집합적으로 패터닝된 적층형 메모리에서는, 메모리 셀 어레이를 복수의 블록으로 분할하기 위해, 워드 라인 전극층들을 포함하는 적층체가, 층간 유전막이 내부에 매립되는 슬릿들에 의해 분할된다. 게다가, 각 워드 라인 전극층과의 전기적 접합을 위해, 워드 라인 전극층들의 단부가 계단 형상으로 패터닝된다. 이러한 계단 형상 패터닝에서는, 즉, 워드 라인 전극층들의 불필요한 부분을 에칭에 의해 제거할 때에는, 워드 라인 전극층이 전류 공정 기술 하에 슬릿 측벽 옆에 부분적으로 남아 있을 수 있다. 슬릿 패턴 레이아웃에 따라, 슬릿 옆에 남아 있는 전극층들을 통해 슬릿을 가로질러 인접하는 블록들이나 영역들의 워드라인 전극층들 간에 단락이 발생하는 문제점이 있을 수 있다.
본 발명의 일 양태에 따르면, 반도체 기판과, 복수의 도전층과 복수의 유전층이 교대로 적층되고 반도체 기판 상에 배치된 적층체와, 적층체를 관통하여 형성된 홀 내에 배치되고 도전층과 유전층의 적층 방향으로 연장되는 반도체층과, 도전층과 반도체층 사이에 배치된 전하 축적층을 포함하고, 복수의 메모리 스트링을 포함하는 메모리 셀 어레이 영역의 적층체는 층간 유전막이 매립되는 슬릿(slit)들에 의해 복수의 블록으로 분할되고, 메모리 스트링이 도전층들만큼 많은 적층 방향으로 직렬 연결된 메모리 셀들을 포함하고, 메모리 셀이 도전층, 반도체층, 및 도전층과 반도체층 사이에 배치된 전하 축적층을 포함하고, 블록들의 각각은 폐쇄 패턴 으로 형성된 슬릿들에 의해 둘러싸인, 반도체 메모리 장치가 제공된다.
본 발명에 따르면, 슬릿이 블록 분할 방향으로도 연장되고, 각 블록은 폐쇄 패턴으로 형성된 슬릿들에 의해 둘러싸인다. 따라서, 각 블록의 잔여 도전층도 블록 내에 폐쇄된 폐루프 패턴을 구비하며, 인접하는 블록들의 잔여 도전층들 사이의 연결을 회피한다. 결국, 블록들 사이의 도전층들의 단락의 발생을 회피할 수 있다.
또한, 층간 유전막이 내부에 매립되는 슬릿은 칩 분할을 위한 다이싱 라인의 바로 안쪽에 형성되고 칩을 폐루프 패턴으로 완전히 둘러싼다. 다이싱 동안 칩 가장자리에서 크랙(crack)이 발생하더라도, 층간 유전막이 내부에 매립되어 있는 슬릿은, 버퍼층으로서 기능하며, 크랙이 주변 회로나 내부에 배치된 메모리 셀 어레이에 도달하는 것을 방지할 수 있다. 전술한 적층체에서, 다이싱 라인 내의 부분도 메모리 셀 어레이의 단부와 같이 계단 형상으로 패터닝될 수 있다. 이는 크랙이 내부 구성요소들에 도달하는 것을 방지하는 역할도 한다.
이하, 첨부 도면을 참조하여 본 발명의 일 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 주요 구성요소들의 평면 레이아웃을 도시하는 개략적인 도이다.
도 1은, 대략 메모리 셀 어레이 영역과 주변 회로 영역으로 분할된 하나의 칩 영역을 도시한다. 메모리 셀 어레이 영역은, 칩의 중심에 형성되며, 메모리 셀 들(3)을 포함한다. 주변 회로 영역은, 메모리 셀 어레이 영역 주위에 형성되며, 감지 증폭기(4), 로우 디코더(5), 및 기타 회로를 포함한다.
후술하는 복수의 도전층과 복수의 유전층이 교대로 적층된 적층체(stacked body)는 메모리 셀 어레이 영역과 주변 회로 영역을 포함하는 칩 전체에 걸쳐 배치된다. 적층체는 슬릿들(30)에 의해 복수의 블록으로 분할된다. 층간 유전막은 후술하는 바와 같이 슬릿들(30) 내에 매립된다.
메모리 셀 어레이(3), 감지 증폭기(4), 로우 디코더(5)와 같이 독립적인 기능을 갖는 구성요소는 폐쇄(폐루프) 패턴으로 형성된 슬릿들(30)에 의해 둘러싸인다. 게다가, 메모리 셀 어레이(3)는 슬릿들(30)에 의해 복수의 블록으로 분할되고, 각 블록도 폐쇄(폐루프) 패턴으로 형성된 슬릿들(30)에 의해 둘러싸인다.
메모리 셀 어레이(3)는 2차원 어레이로 배치된 복수의 메모리 스트링으로 구성된다. 하나의 메모리 스트링은 전술한 적층체의 적층 방향으로 직렬 연결된 복수의 메모리 셀로 구성된다.
이하에서는, 본 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 구성을 도 2 내지 도 5를 참조하여 설명한다.
도 2는 메모리 셀 어레이의 구성을 도시하는 개략적인 사시도이다.
도 3은 하나의 메모리 스트링의 개략적인 사시도이다.
도 4는 도 2의 XZ 방향으로 볼 때 관련 부분의 개략적인 단면도이다.
도 5는 도 2의 YZ 방향으로 볼 때 관련 부분의 개략적인 단면도이다.
도 2와 도 3에서는, 명확한 도시를 위해, 도전 부분들만 도시되어 있고, 유 전 부분들은 도시되어 있지 않다.
본 실시예에 따른 반도체 메모리 장치는 반도체 기판 상에 반도체층, 유전층, 도전층, 상호연결부 등이 형성되어 있는 구조를 구비한다. 본 실시예에서는 반도체를 실리콘으로 예시하고 있지만, 다른 반도체를 이용할 수도 있다.
도 4와 도 5에 도시한 바와 같이, 셀 소스(CS)는 실리콘 기판(11) 상에 배치된다. 셀 소스(CS)는 예시적으로 비교적 고 농도의 불순물 도핑에 의해 저항이 감소되는 실리콘층이다. 셀 소스(CS) 상에는 유전층(12)이 배치되고, 그 위에는 하위 선택 게이트(LSG)가 배치되고, 그 위에는 유전층(13)이 배치된다. 유전층들(12, 13)은 예시적으로 실리콘 산화층들이며, 하위 선택 게이트(LSG)는 예시적으로 실리콘층이다. 유전층(12), 하위 선택 게이트(LSG), 및 유전층(13)은 적층체(ML1)를 구성한다. 여기서, 유전층(13)은 반드시 필요한 것은 아니다.
적층체(ML1) 상에는, 예시적으로 실리콘 산화물로 형성된 복수의 유전층(14)과 예시적으로 비정질 실리콘이나 다결정 실리콘으로 형성된 복수의 도전층(WL)이 교대로 적층된 적층체(ML2)가 배치된다.
메모리 셀 어레이의 도전층(WL)은 워드 라인 전극층으로서 기능한다. 유전층(14)은 도전층들(WL)의 위, 아래, 사이에 배치되며, 도전층들(WL) 간의 절연을 위한 층간 유전층으로서 기능한다. 도전층들(WL)의 수는 임의로 될 수 있으며, 본 실시예에서는 예시적으로 네 개이다.
적층체(ML2) 상에는 유전층(15)이 배치되고, 그 위에는 상위 선택 게이트(USG)가 배치되고, 그 위에는 유전층(16)이 배치된다. 유전층들(15, 16)은 예시 적으로 실리콘 산화층이고, 상위 선택 게이트(USG)는 예시적으로 실리콘층이다. 유전층(15), 상위 선택 게이트(USG), 및 유전층(16)은 적층체(ML3)를 구성한다. 여기서, 유전층(16)은 반드시 필요한 것은 아니다.
이하에서는, 본 명세서에서 설명의 편의상 XYZ 직교 좌표계를 도입한다. 이 좌표계에서는, 실리콘 기판(11)의 상면(주면)에 평행하고 서로 직교하는 두 개의 방향을 X와 Y 방향이라 칭하고, X와 Y 방향 둘 다에 직교하는 방향, 즉, 유전층들(14)과 도전층들(WL)의 적층 방향을 Z 방향이라 칭한다.
적층체(ML1), 적층체(ML2), 및 적층체(ML3)(이하, 집합적으로 적층체(ML)라고도 칭함)는 전술한 슬릿들(30)에 의해 Y 방향을 따라 복수의 블록으로 분할된다.
상위 선택 게이트(USG)는 Y 방향을 따라 (실리콘층과 같은) 하나의 판형 도전층을 X 방향으로 연장되는 복수의 배선형 도전 부재로 분할함으로써 형성된다.
도전층(WL)과 하위 선택 게이트(LSG)는 XY면에 평행한 판과 같이 형성된다. 다른 방안으로, 하위 선택 게이트(LSG)는 상위 선택 게이트(USG)와 같이 복수의 부재로 분할될 수 있다. 셀 소스(CS)는 적층체(ML)의 복수의 블록의 바로 아래에 있는 영역들을 연결하도록 XY면에 평행한 하나의 판형 도전층이다.
적층체(ML)는 적층체(ML)를 완전히 관통하여 적층 방향(Z 방향)으로 연장되는 복수의 스루홀을 포함한다. 복수의 스루홀은 예를 들어 X와 Y 방향을 따라 행렬로 배치된다.
각 스루홀 내에는 실리콘 기둥(SP)이 기둥 형상 반도체층으로서 매립된다. 실리콘 기둥(SP)은 다결정 실리콘이나 비정질 실리콘으로 형성된다. 실리콘 기 둥(SP)은 Z 방향으로 연장되는 실린더처럼 기둥과 같은 형상을 갖는다. 실리콘 기둥(SP)은 적층 방향으로 적층체(ML)를 완전히 관통하여 배치되고, 이러한 실리콘 기둥의 하단부는 셀 소스(CS)에 연결된다.
유전층(18)(도 4와 도 5 참조)은 적층체(ML3) 상에 배치되고, Y 방향으로 연장되는 복수의 비트 라인(BL)은 유전층(18) 상에 배치된다. 비트 라인(BL)은 예시적으로 금속 재료로 형성된다. 여기서 "금속"이란 순수 금속뿐만 아니라 합금도 포함하는 것이다.
각 비트 라인(BL)은 Y 방향을 따라 배치된 실리콘 기둥들(SP)의 대응하는 시퀀스 바로 위를 통과하도록 배치되고, 유전층(18)에 형성된 비아홀(18a)을 통해 실리콘 기둥(SP)의 상단부에 연결된다. 즉, Y 방향으로 배치된 각 시퀀스의 실리콘 기둥들(SP)은 서로 다른 비트 라인(BL)에 연결된다. 각 실리콘 기둥(SP)은 비트 라인(BL)과 셀 소스(CS) 간에 연결된다.
도 2에 도시한 바와 같이, 상위 선택 게이트(USG)는 비아(20)를 통해 예시적으로 금속 재료로 형성된 상위 선택 게이트 상호 연결부(USL)에 연결된다.
적층체(ML)의 각 블록에 대하여, 복수의 워드 라인(WLL), 하나의 하위 선택 상호 연결부(LSL), 및 하나의 셀 소스 상호 연결부(CSL)가 배치된다. 워드 라인(WLL), 하위 선택 게이트 상호 연결부(LSL), 및 셀 소스 상호 연결부(CSL)는 예시적으로 금속 재료로 형성된다.
적층체의 하나의 블록에 연관된 워드 라인(WLL)의 수는 도전층(WL)의 수와 같다. 각 워드 라인(WL)은 계단 형상의 도전층들(WL) 중 대응하는 하나의 도전층 의 단부에 비아(21)를 통해 연결된다. 하위 선택 게이트 상호 연결부(LSL)는 비아(22)를 통해 하위 선택 게이트(LSG)에 연결되고, 셀 소스 상호 연결부(CSL)는 컨택트(23)를 통해 셀 소스(CS)에 연결된다. 상호 연결부들은 도시하지 않은 층간 유전막에 의해 서로 절연된다.
도전층들(WL)과 유전층들(14)의 적층 구조로 된 적층체(ML2) 내에 형성된 홀의 내주벽 상에는, 전하 축적층(26)이 제1 유전막과 제2 유전막 사이에 개재되어 있는 구조가 형성된다(도 4와 도 5에서는 전하 축적층(26)만이 도시되어 있다). 이러한 유전막들은 홀의 내주벽 상에 관 형상으로 형성된다.
실리콘 기둥(SP)은 제2 유전막 내에 매립되고, 제2 유전막은 실리콘 기둥(SP)과 접한다. 제1 유전막은 도전층들(WL)과 접하고, 전하 축적층(26)은 제1 유전막과 제2 유전막 사이에 배치된다.
적층체(ML2) 내에 배치된 실리콘 기둥(SP)은 채널로서 기능하고, 도전층(WL)은 제어 게이트로서 기능하고, 전하 축적층(26)은 실리콘 기둥(SP)으로부터 주입되는 전하들을 축적하기 위한 데이터 메모리층으로서 기능한다. 즉, 실리콘 기둥(SP)과 각 도전층(WL) 사이의 교차부에는, 채널이 게이트 전극에 의해 둘러싸인 구조를 갖는 메모리 셀이 형성된다.
메모리 셀은 전하 트랩 구조를 갖는다. 전하 축적층(26)은 전하들(전자들)을 구속하도록 동작가능한 많은 트랩을 포함하고, 예시적으로 실리콘 질화막으로 형성된다. 제2 유전막은, 예시적으로 실리콘 산화막으로 형성되고, 전하가 실리콘 기둥(SP)으로부터 전하 축적층(26) 내로 주입될 때 또는 전하 축적층(26) 내에 축 적된 전하가 실리콘 기둥(SP) 내로 확산될 때 전위 장벽으로서 기능한다. 제1 유전막은, 예시적으로 실리콘 산화막으로 형성되고, 전하 축적층(26)에 축적된 전하들이, 게이트 전극으로서 기능하는 도전층(WL) 내로 확산되는 것을 방지한다.
전술한 구조를 갖는 메모리 셀의 소형화에 의해, 소스/드레인 영역으로서 기능하는 확산층 없이 통상적인 기입/판독 동작이 수행될 수 있다. 따라서, 본 실시예에서, 메모리 셀은 실리콘 기둥(SP) 내에 도전형이 서로 다른 소스/드레인 영역으로서 기능하는 어떠한 확산층도 포함하지 않는다. 즉, 실리콘 기둥(SP)은 메모리 셀에서 채널 영역, 소스 영역, 드레인 영역으로서 기능한다. 게다가, 도전층(WL)에 대향하는 실리콘 기둥(SP)을 공핍화하도록 도전층(WL)에 인가되는 전압을 제어함으로써 OFF 상태가 실현된다.
도 3에 도시한 바와 같이, 도전층(WL)만큼 많은 메모리 셀들(MC)이 하나의 실리콘 기둥(SP) 주위에서 Z 방향으로 직렬 연결되어 하나의 메모리 스트링을 구성하게 된다. 이러한 메모리 스트링들은 X와 Y 방향으로 행렬로 배치되고, 이에 의해 복수의 메모리 셀이 X, Y, Z 방향으로 3차원 배치된다.
다시 도 4와 도 5를 참조해 보면, 적층체(ML2) 아래의 적층체(ML1) 내에 형성된 스루홀의 내주벽 상에는, 게이트 유전막(GD)이 관 형상으로 형성되고, 그 내부에 실리콘 기둥(SP)이 매립된다. 따라서, 적층체(ML1)는, 채널로서 기능하는 실리콘 기둥(SP)과 이러한 실리콘 기둥 주위에서 게이트 전극으로서 기능하는 하위 선택 게이트(LSG)를 구비하는 하위 선택 트랜지스터(LST)를 포함한다.
게다가, 적층체(ML2) 위의 적층체(ML1) 내에 형성된 스루홀의 내주벽 상에 는, 게이트 유전막(GD)이 관 형상으로 형성되고, 그 내부에 실리콘 기둥(SP)이 매립된다. 따라서, 적층체(ML3)는, 채널로서 기능하는 실리콘 기둥(SP)과 이러한 실리콘 기둥 주위에서 게이트 전극으로서 기능하는 상위 선택 게이트(USG)를 구비하는 상위 선택 트랜지스터(UST)를 포함한다.
하위 선택 트랜지스터(LST)와 상위 선택 트랜지스터(UST)는 전술한 메모리 셀처럼 채널이 게이트 전극에 의해 둘러싸인 구조를 갖는다. 그러나, 이러한 트랜지스터들은 메모리 셀들로서 기능하지 않고 실리콘 기둥(SP)을 선택하도록 기능한다.
게다가, 본 실시예에 따른 반도체 메모리 장치는, 비트 라인(BL)을 통해 실리콘 기둥(SP)의 상단부에 전위를 인가하기 위한 드라이버 회로, 셀 소스 상호 연결부(CSL), 컨택트(23), 셀 소스(CS)를 통해 실리콘 기둥(SP)의 하단부에 전위를 인가하기 위한 드라이버 회로, 상위 선택 게이트 상호 연결부(USL)와 비아(20)를 통해 상위 선택 게이트(USG)에 전위를 인가하기 위한 드라이버 회로, 하위 선택 게이트 상호 연결부(LSL)와 비아(22)를 통해 하위 선택 게이트(LSG)에 전위를 인가하기 위한 드라이버 회로, 및 워드 라인(WLL)과 비아(21)를 통해 각 도전층(WL)에 전위를 인가하기 위한 (도 1에 도시한 로우 디코더(5)에 대응하는) 드라이버 회로를 포함한다. 이러한 드라이버 회로들은 도 1에 도시한 주변 회로 영역에 형성된다. 주변 회로 영역은 트랜지스터와 기타 소자가 형성되는 P웰과 N 웰(도시하지 않음)을 포함한다.
본 실시예에 따른 반도체 메모리 장치는, 데이터가 전기적으로 자유롭게 소 거 및 기입될 수 있게 하며 파워 오프시 메모리 내용을 유지할 수 있는 비휘발성 반도체 메모리 장치이다.
메모리 셀의 X 좌표는 비트 라인(BL)을 선택함으로써 선택되고, 메모리 셀의 Y 좌표는 상위 선택 게이트(USG)를 선택하여 상위 선택 트랜지스터(UST)를 도전 상태 또는 비도전 상태로 변경함으로써 선택되고, 메모리 셀의 Z 좌표는 로우 디코더(5)를 이용하여 워드 라인으로서 기능하는 도전층(WL)을 선택함으로써 선택된다. 이어서, 정보는 전자들을 선택된 메모리 셀의 전하 축적층(26) 내에 주입함으로써 저장된다. 메모리 셀에 저장된 데이터는, 메모리 셀을 통과하는 실리콘 기둥(SP)에 감지 전류를 통과시킴으로써 판독된다.
다음으로, 전술한 도 4와 도 5에 더하여 도 6 내지 도 8을 참조하여 본 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명한다. 도 6 내지 도 8은 메모리 셀 어레이를 제조하기 위한 방법을 도시한다. 도 6 내지 도 8에서는, 도전 부분만이 도시되어 있으며, 유전 부분들은 도시되어 있지 않다.
실리콘 기판(11) 상에 셀 소스(CS)가 형성된 후(도 4와 도 5), 도 6a에 도시한 바와 같이, 예를 들어, STI(shallow trench isolation) 구조를 갖는 소자 분리 트렌치가 형성된다. 유전막은 소자 분리 트렌치 내에 매립된다.
다음으로, 도 6b에 도시한 바와 같이, 하위 선택 게이트(LSG)를 구성하는 실리콘층이 셀 소스(CS) 위의 유전층을 통해 형성되고, 그 위에 유전층이 추가로 형성된다. 따라서, 도 4와 도 5에 도시한 적층체(ML1)를 얻게 된다. 마찬가지로, P웰, N웰 등이 주변 회로 영역에 형성되고, (감지 증폭기(4)와 로우 디코더(5)와 같 은) 드라이버 회로들을 구성하는 트랜지스터들의 게이트들이 형성되며, 이 트랜지스터들의 소스/드레인이 형성된다.
다음으로, 적층체(ML1)에서는, Z 방향(적층 방향)으로 셀 소스(CS)를 향하여 연장되는 스루홀들이 에칭되고, 이어서 실리콘 산화막과 실리콘 질화막과 같은 유전막이 적층체(ML1) 상에 완전히 증착된다. 유전막은 적층체(ML1)의 상면뿐만 아니라 스루홀의 밑면과 측면 상에도 형성된다. 이어서, 적층체(ML1)의 상면과 스루홀의 밑면 상에 형성된 유전막이 예시적으로 RIE(반응성 이온 에칭)에 의해 제거된다. 따라서, 유전막은 스루홀의 측면 상에 남게 되어 게이트 유전막(GD)으로서 기능한다(도 4와 도 5 참조). 다음으로, 실리콘이 스루홀 내에 매립되어 스루홀 내에 실리콘 기둥(SP)을 형성하게 된다. 이에 따라, 하위 선택 트랜지스터(LST)가 형성된다.
다음으로, 도 4, 도 5 및 도 6c에 도시한 바와 같이, 적층체(ML1) 상에는, 예시적으로 TEOS(tetraethoxysilane)로 형성된 유전막(14)과 예시적으로 비정질 실리콘이나 다결정 실리콘으로 형성된 도전층(WL)이 교대로 적층되어 적층체(ML2)를 형성하게 된다.
다음으로, 유전막(14)과 도전층(WL)의 적층체(ML2)를 관통하며 이 적층체의 적층 방향으로 연장되는 홀들이 RIE(반응성 이온 에칭)에 의해 형성된다. 홀은 실리콘 기둥(SP)에 도달하도록 아래의 적층체(ML1)의 실리콘 기둥(SP) 바로 위에 형성된다.
전술한 홀들이 형성된 후, 예시적으로 전하 축적층(26)을 포함하는 ONO(산화 물-질화물-산화물) 구조를 갖는 유전막이 형성된다(이하, 이 유전막을 간단히 ONO 막이라 칭함). ONO 막은 적층체(ML2)의 상면 뿐만 아니라 홀의 밑면과 측면 상에도 형성된다.
다음으로, 적층체(ML2)의 상면과 홀의 밑면 상에 형성된 ONO 막이 제거된다. 따라서, ONO 막은 홀의 측면 상에만 남게 된다.
이어서, 홀 내에 실리콘이 매립되어 적층체(ML2) 내에 실리콘 기둥(SP)을 형성하게 된다(도 7a 참조). 따라서, 실리콘 기둥(SP)과 각 도전층(WL) 사이의 교차부에 메모리 셀이 형성된다. 적층체(ML2)의 실리콘 기둥(SP)의 하단은 적층체(ML1)의 실리콘 기둥(SP)의 상단과 접한다.
다음으로, 메모리 셀 어레이를 복수의 블록으로 분할하기 위해, 도 7b에 도시한 바와 같이, 적층체(ML2)를 분할하도록 슬릿(30)이 형성된다. 이 슬릿(30)은 예시적으로 RIE에 의해 형성된다. 이 슬릿(30)은 메모리 셀 어레이를 Y 방향으로 복수의 블록으로 분할한다. 예를 들어, 데이터의 소거는 각 블록에 대하여 집합적으로 수행된다.
도 9a는 슬릿 형성부의 개략적인 확대 평면도이고, 도 9b는 슬릿 형성부의 단면도이다. 슬릿(30)이 형성되기 전에, 실리콘 질화막(33)이 적층체(ML2) 상에 미리 형성된다. 도 9b에서는, 도 4와 도 5에 도시한 하위 선택 트랜지스터(LST)가 도시되어 있지 않으며, 하위 선택 트랜지스터(LST) 상의 유전층이 유전층(32)으로서 도시되어 있다.
슬릿(30)이 형성된 후, 도 10에 도시한 바와 같이 층간 유전막(31)이 슬 릿(30) 내에 매립된다. 도 10a와 도 10b는 층간 유전막(31)을 매립한 후의 상태를 도시하며, 도 9a와 도 9b에 각각 대응한다. 구체적으로, 실리콘 산화막은 슬릿(30)을 내부에 포함하는 적층체 상에 증착되고, 이어서 적층체 상의 실리콘 질화막(33)을 스토퍼로서 이용하는 CMP(화학적 기계적 연마)에 의해 평탄화된다. 따라서, 도 10b의 구조를 얻게 된다.
다음으로, 예를 들어, 포토레지스트막(도시하지 않음)이 (실리콘 질화막(32) 상의) 적층체(ML2) 상에 형성되고 직사각형으로 패터닝된다. 이어서, 포토레지스트막을 마스크로서 이용하여 RIE에 의해 유전막(14)과 도전막(WL)을 패터닝하는 공정, 포토레지스트막을 애싱(슬리밍)하여 포토레지스트막의 외형의 크기를 줄이는 공정, 슬리밍된 포토레지스트막을 마스크로서 이용함으로써 유전막(14)과 도전막(WL)을 패터닝하는 공정, 포토레지스트막을 더 슬리밍하는 공정 등을 반복하여, 도 8a와 도 11에 도시한 바와 같이 유전막(14)과 도전막(WL)의 적층체의 단부를 계단 형상으로 패터닝한다.
도 11의 (a)는 전술한 계단 형상 부분의 개략적인 평면도이고, 도 11의 (b)는 도 11의 (a)의 A-A 라인을 따라 절취한 단면도이다. 도 12는 도 11의 (a)의 B-B 라인을 따라 절취한 단면도이다.
전술한 적층체의 계단 형상 패터닝에서, 적층체를 복수의 블록으로 분할하는 슬릿(30)과 이러한 슬릿 내에 매립된 층간 유전막(31)을 포함하는 부분은 도 12에 도시한 바와 같이 에칭되지 않고 남게 된다.
슬릿(30)은 예시적으로 RIE에 의해 형성된다. 현재의 공정 기술에서는, 특 히 적층체가 다수의 층을 포함하고 큰 종횡비를 갖는 경우에는, 슬릿(30)의 폭이 깊이를 따라 일정하지 않지만, 도 9b에 도시한 바와 같이 개구단 상의 상부로부터 하부(밑면)를 향하여 좁아지는 경향이 있다.
따라서, 전술한 바와 같이 유전막들(14)과 도전막들(WL)의 단부가 계단 형상으로 에칭되면, 슬릿(30)이 넓은 개구단 측 상의 층간 유전막(31)은 마스크로서 기능하며 이러한 층간 유전막 아래에 배치된 도전층(WL)이 에칭되는 것을 방지한다. 따라서, 도 12에 도시한 바와 같이, 도전층(WL) 중 일부(WLa)가 슬릿(30)의 측벽 옆(밖)에 존재한다.
여기서, 도 14는 본 실시예에 대응하는 비교예로서 슬릿(30)의 패턴 레이아웃을 도시한다. 도 14에서, 슬릿(30)의 측벽 옆에 잔여 도전층(WLa)이 존재하는 영역은 빗금친 점선으로 개략적으로 도시되어 있다.
본 비교예에서, 슬릿(30)은 계단 형상의 도전층(WL)의 각 단부를 교차(직교)하는 방향으로만 연장되고, 도전층(WL)을 포함하는 적층체는 블록들(BL1 내지 BL3)로 분할된다. 이러한 패턴 레이아웃에서, 블록(BL1)의 잔여 도전층(WLa)과 블록(BL2)의 잔여 도전층(WLa)은 슬릿(30)의 단부를 우회하도록 형성된 부분을 통해 연결된다. 마찬가지로, 블록(BL2)의 잔여 도전층(WLa)과 블록(BL3)의 잔여 도전층(WLa)은 슬릿(30)의 단부를 우회하도록 형성된 부분을 통해 연결된다. 즉, 도 14에 도시한 비교예에서, 슬릿(30)을 가로질러 인접하는 블록들의 도전층들(WL)은 잔여 도전층(WLa)을 통해 서로 단락된다.
반면에, 본 실시예에서 슬릿(30)의 패턴 레이아웃은 도 1과 도 13에 도시되 어 있다. 도 13에서도, 도 14와 마찬가지로, 슬릿(30)의 측벽 옆에 잔여 도전층(WLa)이 존재하는 영역이 빗금친 점선으로 개략적으로 도시되어 있다.
본 실시예에서, 슬릿(30)은 블록 분할 방향으로도 연장되고, 각 블록은 폐쇄(폐루프) 패턴으로 형성된 슬릿들(30)에 의해 둘러싸인다. 따라서, 각 블록의 잔여 도전층(WLa)도 블록 내에 폐쇄된 폐루프 패턴을 구비하며, 인접하는 블록들의 잔여 도전층들(WLa) 사이의 연결을 회피한다. 결국, 블록들 사이의 도전층들(WL)의 단락을 회피할 수 있다.
전술한 바와 같이 메모리 셀 어레이의 도전층들(WL)의 단부가 계단 형상으로 패터닝된 후, 도 15에 도시한 바와 같이, (실리콘 질화막과 같은) 장벽층(35)이 계단 형상 부분 상에 증착된다. 이어서, 그 위에 (실리콘 산화막과 같은) 층간 유전막(36)이 추가로 매립되고 CMP에 의해 평탄화된다.
계단 형상의 도전층들(WL)의 단부와 하위 선택 게이트(LSG)에 도달하는 컨택트홀은 장벽층(35)과 층간 유전막(36)을 관통하여 형성되고, 그 내부에 도전 재료가 매립된다. 따라서, 도전층들(WL)과 하위 선택 게이트(LSG)는 각각 컨택트 부분들(65, 64)을 통해 위에서 전기적으로 추출된다.
공정을 더 진행한다. 상위 선택 게이트(USG)는 메모리 셀 어레이의 적층체(ML2) 위에 유전층을 통해 형성되고(도 8b), 그 위에 유전층이 더 형성된다. 따라서, 도 4와 도 5에 도시한 적층체(ML3)가 형성된다.
적층체(ML3)에서, 적층체(ML2)의 실리콘 기둥(SP)을 향하여 Z 방향(적층 방향)으로 연장되는 스루홀이 에칭되고, 이어서 실리콘 산화막과 실리콘 질화막과 같 은 유전막이 적층체(ML3) 상에 전체적으로 증착된다. 이 유전막은 적층체(ML3)의 상면뿐만 아니라 스루홀의 밑면과 측면 상에도 형성된다.
다음으로, 적층체(ML3)의 상면과 스루홀의 밑면 상에 형성된 유전막이 예시적으로 RIE에 의해 제거된다. 따라서, 유전막은 스루홀의 측면 상에 남게 되어 게이트 유전막(GD)으로서 기능한다(도 4와 도 5). 다음으로, 적층체(ML2)의 실리콘 기둥(SP)이 스루홀의 밑면에 노출된 후, 실리콘이 스루홀 내에 매립되어 적층체(ML3) 내에 실리콘 기둥(SP3)을 형성하게 된다. 따라서, 상위 선택 트랜지스터(UST)가 형성된다. 적층체(ML3)의 실리콘 기둥(SP)의 하단은 아래의 적층체(ML2)의 실리콘 기둥(SP)의 상단과 접한다. 도 15에 도시한 바와 같이, 상위 선택 게이트(USG)는 컨택트 부분(61)을 통해 위에서 전기적으로 추출된다.
후속하여, 금속 재료의 막 형성 및 패터닝에 의해, 비트 라인(BL), 상위 선택 게이트 상호 연결부(USL), 워드 라인(WLL), 하위 선택 게이트 상호 연결부(LSL), 셀 소스 상호 연결부(CSL) 등이 형성된다. 따라서, 도 2에 도시한 구조를 얻게 된다.
전술한 도 15의 단면도는 주변 회로 영역(200)의 일부도 도시한다. 도 15에서, 얇은 빗금은 도전층을 나타내고 두꺼운 빗금은 유전층을 나타낸다.
메모리 셀 어레이 영역(100)과 마찬가지로, 주변 회로 영역(200)도 복수의 도전층(WL)과 복수의 유전층(14)이 교대로 적층된 적층체를 포함한다. 도전층들(WL)과 유전층들(14)의 적층체는 기판(11) 상에 전면적으로 형성되고, 주변 회로 영역(200)의 적층체는 제거되지 않고 남겨진다. 주변 회로 영역(200)의 적층체는 소위 메모리 셀 어레이 영역(100)에 대한 큰 단차를 피하기 위한 더미(dummy) 구조이고, 주변 회로 영역(200)의 도전층(WL)은 전극이나 상호 연결층으로서 기능하지 않는다.
주변 회로 영역(200)의 도전층(57)은, 메모리 셀 어레이 영역(100)의 하위 선택 게이트(LSG)를 구성하는 도전층과 동일한 공정으로 형성되고, 주변 회로 영역(200)에 형성된 트랜지스터의 게이트 전극으로서 기능한다. 이 게이트 전극(57)은 유전층들(36, 37), 장벽층(35) 등을 관통하는 컨택트 부분(63)을 통해 위에서 전기적으로 추출된다.
전술한 바와 같이, 전술한 적층체는 주변 회로 영역(200)에도 배치된다. 따라서, 도전층(WL)과 유전층(14)의 적층체는, 도 1에 도시한 감지 증폭기(4)와 로우 디코더(5)를 포함하는 영역의 내부와 주위에도 배치된다.
본 실시예에서, 도 1에 도시한 바와 같이, 감지 증폭기(4) 주위의 적층체에도 슬릿(30)이 감지 증폭기(4)를 둘러싸는 폐쇄(폐루프) 패턴으로 배치된다. 게다가, 로우 리코더(5) 주위의 적층체에도 슬릿(30)이 로우 디코더(5)를 둘러싸는 폐쇄(폐루프) 패턴으로 배치된다.
따라서, 전술한 바와 같이 잔여 도전층들이 슬릿(30)의 측벽 옆에 남아 있더라도, 감지 증폭기(4)와 로우 디코더(5)의 각 영역의 잔여 도전층들은 폐루프 패턴을 형성한다. 따라서, 이러한 잔여 도전층들은 메모리 셀 어레이(3)와 기타 주변 회로 구성요소들의 잔여 도전층들과 연결되지 않는다.
즉, 본 실시예는 전기적으로 독립적이어야 하는 구성요소들 간의 절연과 분 리를 위해 슬릿(30)의 측벽 옆에 남아 있을 수 있는 잔여 도전층들을 통한 구성요소들 간의 단락 발생을 피할 수 있다.
게다가, 층간 유전막이 내부에 매립되는 슬릿(30)은 칩 분할을 위한 다이싱 라인의 바로 안쪽에 형성되고 칩을 폐루프 패턴으로 완전히 둘러싼다. 다이싱 동안 칩 가장자리에서 크랙(crack)이 발생하더라도, 층간 유전막이 내부에 매립되어 있는 슬릿(30)은, 버퍼층으로서 기능하며, 크랙이 주변 회로나 내부에 배치된 메모리 셀 어레이에 도달하는 것을 방지할 수 있다. 전술한 적층체에서, 다이싱 라인 내의 부분도 메모리 셀 어레이의 단부와 같이 계단 형상으로 패터닝될 수 있다. 이는 크랙이 내부 구성요소들에 도달하는 것을 방지하는 역할도 한다.
예를 들어 본 실시예를 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며 본 발명의 사상 내에서 다양하게 수정될 수 있다.
실리콘 기둥(SP)의 형상은 실린더로 한정되지 않으며 프리즘 형상일 수 있다. 게다가, 본 발명은 실리콘 기둥을 스루홀 내에 완전히 매립하는 것으로 한정되지 않는다. 다른 구조로는, 실리콘 기둥이 ONO 막과 접하는 부분에서 관 형상으로 형성될 수 있고, 그 내부에 유전막이 매립될 수 있다. 게다가, 도전층(WL)과 실리콘 기둥(SP) 사이의 막 구조는 ONO 막 구조로 한정되지 않으며, 예를 들어, 전하 축적층과 게이트 유전막의 2층 구조일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 주요 구성요소들의 평면 레이아웃을 도시하는 개략적인 도이다.
도 2는 반도체 메모리 장치의 메모리 셀 어레이의 구성을 도시하는 개략적인 사시도이다.
도 3은 도 2의 메모리 셀 어레이의 하나의 메모리 스트링의 개략적인 사시도이다.
도 4는 도 2의 XZ 방향으로 볼 때 관련 부분의 개략적인 단면도이다.
도 5는 도 2의 YZ 방향으로 볼 때 관련 부분의 개략적인 단면도이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 메모리 장치를 제조하는 방법을 도시하는 개략적인 도이다.
도 7a와 도 7b는 도 6b로부터 연속되는 공정들을 도시하는 개략적인 도이다.
도 8a와 도 8b는 도 7b로부터 연속되는 공정들을 도시하는 개략적인 도이다.
도 9a와 도 9b는 도 7b의 슬릿 형성 부분의 개략적인 도이다.
도 10a와 도 10b는 도 9a와 도 9b에 도시한 슬릿에 매립된 층간 유전막의 상태의 개략적인 도이다.
도 11의 (a)와 (b)는 도 8a의 적층체의 계단 형상 부분의 개략적인 도이다.
도 12는 도 11의 (a)에 도시한 B-B선을 따라 절취한 단면도이다.
도 13은 본 발명의 실시예에 따른 메모리 셀 어레이를 복수의 블록으로 분할하는 슬릿의 패턴 레이아웃을 도시하는 개략적인 도이다.
도 14는 도 14와 유사한 비교예의 개략적인 도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치의 관련 부분의 개략적인 단면도이다.
* 도면의 주요 부분에 대한 부호 설명 *
3 메모리 셀 어레이 4 감지 증폭기
5 로우 디코더 11 실리콘 기판
12, 13, 14, 15, 16 유전층 30 슬릿
LSG 하위 선택 게이트 USG 상위 선택 게이트
SP 실리콘 기둥 CS 셀 소스
LSG 하위 선택 게이트 USG 상위 선택 게이트
LSL 하위 선택 게이트 상호 연결부 USL 상위 선택 게이트 상호 연결부
WLL 워드 라인 BL 비트 라인
ML 적층체

Claims (20)

  1. 반도체 메모리 장치로서,
    반도체 기판과,
    복수의 도전층과 복수의 유전층이 교대로 적층되고 상기 반도체 기판 상에 배치된 적층체와,
    상기 적층체를 관통하여 형성된 홀 내에 배치되고 상기 도전층과 상기 유전층의 적층 방향으로 연장되는 반도체층과,
    상기 도전층과 상기 반도체층 사이에 배치된 전하 축적층을 포함하고,
    복수의 메모리 스트링을 포함하는 메모리 셀 어레이 영역의 상기 적층체는 층간 유전막이 매립되는 슬릿(slit)들에 의해 복수의 블록으로 분할되고, 상기 메모리 스트링은 상기 도전층들만큼 많은 상기 적층 방향으로 직렬 연결된 메모리 셀들을 포함하고, 상기 메모리 셀은 상기 도전층, 상기 반도체층, 및 상기 도전층과 상기 반도체층 사이에 배치된 상기 전하 축적층을 포함하고, 상기 블록들의 각각은 폐쇄 패턴으로 형성된 상기 슬릿들에 의해 둘러싸인, 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 슬릿은 상기 복수의 블록의 분할 방향으로도 연장되는, 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 슬릿은 자신의 개구단측(opening end side)으로부터 밑면을 향하여 좁아지는 폭을 갖는, 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 셀은 전하 트랩 구조(charge trap structure)를 갖는, 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 전하 축적층은 실리콘 질화막인, 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 도전층과 상기 전하 축적층 사이에 배치된 제1 유전막을 더 포함하는, 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 전하 축적층과 상기 반도체층 사이에 배치된 제2 유전막을 더 포함하는, 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 유전층은 실리콘 산화물을 포함하는, 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 도전층은 실리콘층인, 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 반도체층은 실리콘층인, 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 층간 유전막은 실리콘 산화물을 포함하는, 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 복수의 도전층은 상기 메모리 셀 어레이 영역의 단부에서 계단 형상으로 형성된, 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 도전층들의 상기 계단 형상부 상에 유전막이 배치된, 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 유전막에는 상기 유전막을 관통하여 상기 도전층들의 상기 계단 형상부에 이르는 컨택트홀이 형성되고, 상기 컨택트홀에는 도전 재료가 형성된, 반도체 메모리 장치.
  15. 제1항에 있어서,
    상기 메모리 셀 어레이 영역 주위에는 주변 회로 영역이 형성되고,
    상기 복수의 도전층과 상기 복수의 유전층이 교대로 적층된 상기 적층체는 상기 주변 회로 영역에도 배치된, 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 주변 회로 영역에는 상기 메모리 셀에 저장되어 있는 데이터를 판독하도록 구성된 감지 증폭기가 배치되고,
    상기 감지 증폭기 주위의 상기 적층체에도 상기 감지 증폭기를 둘러싸는 폐쇄 패턴으로 형성된 슬릿들이 형성된, 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 슬릿은 상기 메모리 셀 어레이 영역을 상기 감지 증폭기로부터 분할하는 반도체 메모리 장치.
  18. 제15항에 있어서,
    상기 메모리 셀 어레이 영역의 상기 도전층을 선택하도록 구성된 로우 디코더(row decoder)가 상기 주변 회로 영역에 배치되고,
    상기 로우 디코더 주위의 상기 적층체에도 상기 로우 디코더를 둘러싸는 폐쇄 패턴으로 형성된 슬릿들이 형성된, 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 슬릿은 상기 메모리 셀 어레이 영역을 상기 로우 디코더로부터 분할하는, 반도체 메모리 장치.
  20. 제1항에 있어서,
    상기 슬릿들은 상기 반도체 기판을 칩들로 분할하기 위한 다이싱 라인(dicing line)의 바로 안쪽에도 형성되며 상기 칩을 폐루프 패턴으로 둘러싸는, 반도체 메모리 장치.
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