TW202133408A - 鐵電記憶體陣列的整合方法 - Google Patents

鐵電記憶體陣列的整合方法 Download PDF

Info

Publication number
TW202133408A
TW202133408A TW109146059A TW109146059A TW202133408A TW 202133408 A TW202133408 A TW 202133408A TW 109146059 A TW109146059 A TW 109146059A TW 109146059 A TW109146059 A TW 109146059A TW 202133408 A TW202133408 A TW 202133408A
Authority
TW
Taiwan
Prior art keywords
metal
esl
ild
following
ferroelectric
Prior art date
Application number
TW109146059A
Other languages
English (en)
Other versions
TWI786499B (zh
Inventor
高拉夫 薩雷傑
沙西坎斯 曼尼佩楚尼
拉傑夫 杜卡尼亞
拉瑪摩瑟 拉米西
雅理塔 瑪塞理
Original Assignee
美商凱普勒運算公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商凱普勒運算公司 filed Critical 美商凱普勒運算公司
Publication of TW202133408A publication Critical patent/TW202133408A/zh
Application granted granted Critical
Publication of TWI786499B publication Critical patent/TWI786499B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本文敘述了用於將FE記憶體陣列整合至處理器中的方案，及其所得到的結構。本文還敘述了同時整合具有鐵電(FE)單元的區域及具有標準互連的區域。FE單元包括FE電容器，其包括FE層堆疊，並且用保護材料囊封。由於用於常規邏輯的結構是在同一晶粒中製造，因此保護材料保護可保護FE層堆疊。

Description

鐵電記憶體陣列的整合方法
本發明係有關於鐵電記憶體陣列的整合方法。優先權
本申請係2019年12月27日申請之標題為「Integration Method of Ferroelectric Memory Array」的美國專利申請案編號第16/729,273的延續並請求其優先權，並且以引用方式併入本文中。
用在處理器中的標準記憶體係靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)，及它們的衍生物。這些記憶體係揮發性記憶體。例如，當供應至記憶體的電源斷開，記憶體將遺失它們儲存的資料。現在，非揮發性記憶體也普遍用於計算平台中以取替磁硬碟。即使斷開供應至非揮發性記憶體的電源，但是非揮發性記憶體還是可以長時間(例如，數月、數年或永久)留存它們儲存的資料。非揮發性記憶體的實例係磁性隨機存取記憶體(MRAM)、NAND或NOR快閃記憶體。這些記憶體可能不適於低功耗及緊湊型計算裝置，因為這些記憶體遭受高寫入能量、低密度、及高電源耗損的困擾。
本文提供的先前技術的敘述是為了大致地呈現本發明上下文的目的。除非本文另有說明，否則本段落敘述的材料不是本申請的申請專利範圍的先前技術，並且不因包含在本段落中而被承認是先前技術。
及
一些實施例敘述鐵電電容器及其製造或圖案化以與電晶體整合的方法。所述方法包含形成具有至少第一和第二不連續的第一蝕刻停止層(ESL)。這些不連續用來連接電晶體與鐵電電容器。所述方法更包含在該第一ESL上方沉積第一層間介電質(ILD)，其中第一ILD具有實質上與第一ESL之第一和第二不連續對準的至少第一和第二不連續。所述方法更包含在第一ILD之第一和第二不連續之側壁上沉積襯裡，其中第一ILD之第一和第二不連續包括在側壁之襯裡之間的填充金屬。襯裡囊封各別通孔的側壁。所述方法包含在第一ILD上方沉積第二ESL，其中第二ESL包括第一不連續和第二不連續，其中第二ESL之第一不連續係實質上與第一ESL和第一IDL之第一不連續對準。現在開始製造FE記憶體單元的製程。所述方法包含用第一微影遮罩將用於鐵電(FE)記憶體單元的第一結構與常規邏輯分離。例如，所述常規邏輯可包括1T-1C記憶體位元單元的存取電晶體。
所述方法包含蝕刻第二ESL以露出用於第一結構的區域，使得在第一結構的區域上方剝離第一微影遮罩。所述方法接著包含形成用於鐵電電容器的層堆疊。所述方法包含在第二ESL之第一不連續中沉積FE記憶體單元的第一金屬。此第一金屬形成FE電容器的第一底部電極層。所述方法包含研磨第一金屬直到第二ESL。接著沉積堆疊的額外層。這些層包括在第一金屬上方的第二金屬，其中金屬形成底座，在第二金屬上方的FE材料；在FE材料上方的第三金屬；以及在第三金屬上方的第四金屬。
第二金屬形成第二底部電極層。第三金屬形成第一頂部電極，而第四金屬形成第二頂部電極。所述方法更包含用第二微影遮罩圖案化第二金屬、FE材料、第三金屬、及第四金屬。儘管假定兩個電極作為頂部電極，但是可以堆疊任何數量的層以形成多層頂部電極。底部電極也一樣。例如，頂部及/或底部電極可包含單一層或多層。用於頂部和底部電極之層的數量可以相同或不同。第二電極係相鄰於第一電極，鐵電材料係相鄰於第二電極，第三電極係相鄰於鐵電材料，及第四電極係相鄰於第三電極。
所述方法更包含用囊封材料將圖案化的第二金屬、FE材料、第三金屬及第四金屬囊封，直到研磨的第一金屬及該第二ESL。適形性沉積囊封材料，使得鐵電堆疊的側壁由囊封材料囊封。隨著整合製程的持續，囊封材料保護FE電容器堆疊。所述方法更包含在第二、第三和第四金屬與FE材料之囊封的側壁上方沉積第二ILD。所述方法包含形成第二結構，其包含實質上與第一ESL、第一ILD和第二ESL之第二不連續對準的通孔。接著研磨第二ILD。接著在研磨的ILD上方沉積第三ESL。
接著將第四金屬(第二頂部電極)耦接至板線(PL)，而耦接至第一底部電極的金屬層(例如，填充金屬)係耦接至電晶體的源極/汲極端子。其他不連續(其中未形成FE結構)的金屬填充係耦接至電晶體的源極/汲極端子。這些其他不連續的金屬填充形成通孔或耦接至金屬層，所述金屬層耦接至位元線(BL)。電晶體的閘極端子係耦接至字元線(WL)。
各種實施例具有許多技術效果。例如，形成鐵電電容器的製程確保鐵電電容器與電晶體整合在一起時得到保護。使用鐵電電容器形成的記憶體位元單元允許鐵電電容器中的鐵電(FE)狀態之非常低的電壓切換(例如，100 mV)。鐵電電容器可與任一類型的電晶體一起使用。例如，各個實施例的鐵電電容器可與平面或非平面電晶體一起使用。電晶體可經形成在晶粒的前端或後端。在具有多個電極層的情況下，與習知記憶體位元單元相比，使用鐵電電容器形成的記憶體位元單元導致更高或更窄的位元單元。如此一來，更多位元單元可經封裝在晶粒中而產生更高密度的記憶體，該記憶體可以在比習知記憶體更低的電壓下操作，而且提供廣受歡迎的非揮發性性能。在一些實施例中，為了進一步增加每一晶粒的記憶體密度，記憶體位元單元係形成在前端與後端。其它技術效應從各種實施例及圖式將顯而易見。
在下面的說明中，大量的細節被討論以提供對本揭示的實施例之更徹底的解釋。然而，對本發明所屬領域之具有通常知識者，本揭示的實施例可不用這些特定的細節可被實踐是顯而易見的。在其它例子中，為了避免模糊本揭示的實施例，已知的結構和裝置詳細敘述，而以方塊圖的形式被示出。
注意，在實施例之對應的圖式中，訊號以線代表。有些線可能比較粗以指示更多成份的訊號路徑，和/或具有箭頭在一或多個端，以指示主要資訊流動方向。如此之指示不意圖為被限制的。而是，線被使用以與一或多個示例性實施例有關以促進對電路或邏輯單元更容易的理解。任何代表的訊號，由設計需求或偏好所指定，可實際上包含一或多個訊號，其可在任一方向上移動且可與任何適當類型的訊號方案被實施。
用語「裝置」通常可以指根據該用語之使用背景的裝置。例如，裝置可以指的是層或結構的堆疊、單一結構或層、具有主動及/或被動元件之各種結構的連接等等。一般而言，裝置為具有沿著x-y方向之平面及沿著x-y-z笛卡爾座標系統之z方向之高度的三維結構。裝置之平面亦可為包含裝置之設備的平面。
貫穿說明書及在申請專利範圍中，用語「連接的」意指在連接的東西之間以諸如電性、機械或磁性的直接連接，而沒有任何中間的裝置。
用語「耦接」的意思是透過一或多個被動或主動中間裝置在連接的或間接連接的物之間的直接或間接連接，諸如直接電性、機械或磁性連接。
本文中的用語「相鄰」通常指的是事物的位置(例如，緊靠著它們之間的一或多處事物)或鄰接另一事物(例如，毗連它)。
用語「電路」或「模組」可指的是一或多個被動和/或主動組件，其為佈置以與另一個合作來提供所需的功能。
用語「訊號」可稱為至少一電流訊號、電壓訊號、磁性訊號或資料/時脈訊號。「一(a)」、「一個(an)」以及「該」的意思包括數個參考。「中」的意思包括「中」和「上」。
用語「縮放」通常是指將設計(示意圖和佈局)從一種處理技術轉換為另一種處理技術，並隨後減小其佈局面積。用語「縮放」通常還指縮小相同技術節點內的佈局和裝置。用語「縮放」還可以指相對於另一參數(例如，電源供應位準)調整(例如，減速或加速-即分別縮小或放大)訊號頻率。
用語「實質上」、「接近」、「大約」、「附近」以及「近似」一般指的是目標值在+/-10%之間。例如，除非在其使用之明確背景中另外指明，否則術語「實質上相等」、「大約相等」和「近似相等」表示在所敘述的事物之間僅存在偶然的變化。在本領域中，這種變化通常不大於預定目標值的+/-10%。
除非以其它方式指明，使用用以敘述一般物件之一般形容詞「第一」、「第二」以及「第三」等等，僅指示相似物件之不同實例被提及，並且不旨在暗示如此描述的物件必須以給定的順序，無論是時間、空間、排名或以在任何其他方式。
對於本揭露之目的，用語「A和/或B」及「A或B」的意思是(A)、(B)或(A和B)。對於本揭露之目的，用語「A、B和/或C」的意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
在敘述和申請專利範圍中「左」、「右」、「前」、「後」、「頂」、「底」、「之上」、「之下」等的用語為用於敘述性目的，而不一定用於描述永久的相對位置。例如，如本文所使用的用語「上方」、「下方」、「前側」、「背側」、「頂部」、「底部」、「之上」、「之下」和「在上」是指一個組件、結構、或材料相對於其它在裝置內之參考組件、結構、或材料的相對位置，其中這種物理關係是值得注意的。這些用語在本文中僅用於敘述目的，並且主要在裝置z軸的背景內使用，因此可以相對於裝置的取向。因此，如果裝置相對於所提供之圖式的背景顛倒定向，則在本文提供之圖式的背景中的第二材料「之上」的第一材料也可以在第二材料「之下」。在材料的上下文中，設置在另一個之上或之下的一種材料可以直接接觸或可以具有一或多種中間材料。此外，設置在兩種材料之間的一種材料可以直接與兩層接觸，或者可以具有一或多個中間層。相反，第一材料在第二材料「上」為與第二材料直接接觸。在組件集合的上下文中將做出類似的區別。
用語「之間」可採用在裝置之z軸、x軸、或y軸的背景中。兩種其它材料之間的材料可為與那些材料中的一種或兩種接觸，或者可以藉由一或多個中間材料將其與其它兩種材料分開。兩種其它材料「之間」的材料可因此與其它兩種材料中的任一種接觸，或者可以透過中間材料耦接至其它兩種材料。兩種其它裝置之間的裝置可直接與那些裝置中的一或兩種連接，或者可以藉由一或多個中間裝置將其與其它兩種裝置分開。
此處，多個非矽半導體材料層可堆疊在單一鰭片結構內。多個非矽半導體材料層可包括一或多個「P型」層，其適用於P型電晶體(例如，提供比矽更高的電洞移動率)。多個非矽半導體材料層可進一步包括一或多個「N型」層，其適用於N型電晶體(例如，提供比矽更高的電子移動率)。多個非矽半導體材料層可進一步包括將N型與P型層分開的一或多個中介層。中介層可以是至少部分犧牲的，例如允許閘極、源極、或汲極中的一或多個完全圍繞一或多個N型和P型電晶體的通道區域。多個非矽半導體材料層可至少部分利用自對準技術來製造，使得堆疊的CMOS裝置可同時包括具有單一FET(場效電晶體)之足跡的高移動率N型和P型電晶體。
此處，用語「後端」通常是指晶粒之與「前端」相對的區段，並且其中IC(積體電路)封裝耦接至IC晶粒凸塊。例如，高階金屬層(例如，在十金屬堆疊晶粒中的金屬層6和更高的金屬層)及更靠近晶粒封裝之相應通孔被認為是晶粒之後端的一部分。相反地，用語「前端」通常是指晶粒的一區段，其包括主動區(例如，其中製造半導體的地方)和低階金屬層及更靠近主動區(例如，在十金屬堆疊晶粒實例中的金屬層5及更低的金屬層)的相應通孔。
指出那些圖中具有相同的元件編號(或名稱)之元件與任何其它圖式的元件一樣可以以任何類似於所描述之方式操作或運作，但不限制於此。
圖1A-N分別繪示根據一些實施例之將鐵電電容器與電晶體圖案化與整合之製程的橫截面100、120、130、140、150、160、170、180、190、1910、1920、1930、1940、及1950。本文敘述的製程假定已經執行某些先前製程。例如，已經在基材上的或基材中製造主動裝置，並且可經可以製造通孔和金屬互連用於整合到藉由各種製程敘述的結構。
橫截面100繪示包含具有至少第一不連續102a和第二不連續102b之第一蝕刻停止層(ESL)101的結構。所述結構更包含在第一ESL上方的第一層間介電質(ILD)103，其中第一ILD具有實質上與第一ESL之第一和第二不連續對準的至少第一和第二不連續。所述結構更包含在第一ILD之第一和第二不連續之側壁上的襯裡105，其中第一ILD之第一和第二不連續包括在側壁上之襯裡105之間的填充金屬104。在一些實施例中，用於金屬填充104的材料包括下列中的一或多者：Co、W、Cu、Ag、Au、或Ru。在一些實施例中，用於襯裡105的材料包括TaN、TiN、Co、Ru、Ta、MgO、MgAlO、金屬襯裡、或它們的組合。在x方向與z方向中襯裡105的厚度係在1埃(A)至20 A的範圍內。該等不連續中的一者係用來耦接至鐵電(FE)電容器層堆疊，而其他不連續係用來耦接至主動裝置(例如，調節器邏輯、電晶體等等)。
ESL 101可包括蝕刻特性與襯裡105和金屬104完全不同的任何合適的材料。在一些實施例中，第一ESL 101包含包括下列中的一或多者的材料：Si、C、或N。在一些實施例中，第一ESL 101包括下列中的一者的材料：SiCN、SiN、SiC、或SiON。在各種實施例中，ILD 103係低k介電質材料。所述材料包括下列中的一或多者：Si、Ht、Zr、或N。ILD 103的實例化合物包括SiO2、HfSiO4、或ZrSiO4。接著研磨所述結構的頂表面。例如，化學機械拋光或平坦化(CPM)係用來以化學和機械力的組合來使頂表面平滑。ESL(例如，ESL1 101)的厚度係在10埃(A)至500 A的範圍內。
橫截面120繪示在圖1A所示之結構之經研磨的頂表面上方沉積第二ESL 121。第二ESL 121的厚度可以與ESL 101的厚度相同。在一些實施例中，第二ESL 121包含材料，所述材料包括下列中的一或多者：Si、C、或N。在各種實施例中，第二ESL 121係下列中的一者：SiCN、SiN、SiC、或SiON。
橫截面130繪示在第二ESL 121上方形成並定位微影遮罩133，所述微影遮罩係用以將鐵電記憶體電容器從調節器邏輯分離。這裡，遮罩133具有其中將形成FE電容器的開口。
橫截面140繪示蝕刻穿過ESL 121以露出用於FE結構的區域，使得第一微影遮罩在用於第一結構上方的開口141處剝離。
橫截面150繪示其中第一後端(BE1)材料151係沉積在經蝕刻的ESL 121上方的製造點。BE1材料151適形於經蝕刻的區域的內側(例如，ESL 121之第一不連續)。
橫截面160繪示其中BE1 151係研磨下至ESL 121的製造點。ESL 121之頂表面係使用(例如)化學機械研磨或平坦化(CPM)，以使用化學和機械力的組合來平滑ESL 121和BE1 151之頂表面。
橫截面170繪示具有用於形成FE電容器之層堆疊的製造點。層堆疊包括相鄰於ESL 121和BE1 151的底部電極材料171(BE2)；相鄰於BE2 171的FE材料172；第一頂部電極材料(TE1)173；以及第二頂部電極材料(TE2)174。TE2 174係相鄰於TE1 173。TE1 173係相鄰於FE材料172。
層堆疊係使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、及/或原子層沉積(ALD)之技術的沉積。這些層的沉積可被整合或分開。例如，BE1 151、BE2 171、FE 172、TE1 173、及TE2 174按以下序列沉積：沉積BE1 151和BE2 171，接著在空斷(air break)之後在BE2 171上方沉積FE 172。在空斷之後接著在FE 172上方沉積TE1 173。在一些實施例中，BE1 151、BE2 171、FE 172、TE1 173、及TE2 174按以下序列沉積：沉積BE1 151和BE2 171，接著在沒有任何空斷的情況下在BE2 171上方沉積FE 172。在沒有空斷之情況下接著在FE 172上方沉積TE1 173。在一些實施例中，為了改善各種膜特性，退火製程與BE1 151、BE2 171、FE 172、TE1 173、及TE2 174的沉積整合。 例如，BE1 151、BE2 171、FE 172、TE1 173、及TE2 174按以下序列沉積：沉積並退火BE1 151和BE2 171，接著沒有空斷的情況下在BE2 171上方沉積FE 172並進行退火。在沒有空斷之情況下接著在FE 172上方沉積TE1 173並進行退火。
膜特性包括下列中的一或多者：黏著性、封閉性、結構、電阻值、鐵電性、可靠性等。在此製程中，沉積BE 151和BE 171，然後進行退火。在某些材料存在的情況下，以特定溫度範圍內的升溫速率控制退火。例如，退火係以0.1C/min(攝氏溫度每分鐘)的受控速率、溫度範圍300℃至900℃、以及N2、O2、NH3、N2O、Ar或它們的組合的周圍氣體執行從1 ns至30分鐘之範圍的持續期間。任何合適的加熱源可用於退火。例如，可使用雷射、燈管、或熔爐作為加熱源。
儘管顯示用於底部電極(BE)的兩層(例如，BE1 151和BE2 171)，但是可以使用任意數量的N層來形成底部電極(BE)，其中N的範圍是從1到任何合適的數量。類似地，儘管顯示用於頂部電極(TE)的兩層(例如，TE1 173和TE2 174)，但是可以使用任意數量的M層來形成頂部電極(TE)，其中M的範圍是從1到任何合適的數量。在一些實施例中，N等於M。在一些實施例中，N不同於M。在堆疊中每一層的厚度係在1 nm(奈米)至50 nm的範圍。例如，沿著z軸的BE1 151之厚度tBE1 、BE2 171之厚度tBE2 、FE 172之厚度tFE 、TE2 173之厚度tTE2 、及TE1 174之厚度tTE1 係在1 nm至50 nm的範圍。
在一些實施例中，BE1 151、BE2 171、TE1 173、及TE2 174包含金屬材料，其包括下列中的一或多者：Ti、TiN、Ru、RuO2、IrO2、TaN、SrO、Ta、Cu、Co、W、WN、SrRuO3、或LaSrMnO3。在一些實施例中，直接相鄰於FE 172之電極包含導電氧化物。在一些實施例中，導電氧化物為AA’BB’O3 類型。A’是原子位點A的摻雜物，可以是鑭系系列的元素。B’是原子位點B的摻雜物，可以是來自過渡金屬元素的元素，特別是Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn。A’可能具有與A點相同的原子價，並且鐵電極化率不同。用於電極的材料可以相同或不同。例如，用於TE1 173的材料不同於用於TE2 174的材料，及用於BE1 151的材料不同於用於BE2 171的材料，而材料BE1 151和TE2 174可為相同，並且材料BE2 171和TE1 173可為相同。根據一些實施例，用於BE1、BE2、TE1、及TE2的材料可全部彼此不同。在一些實施例中，BE1及TE2係由不同材料製成而BE2及TE1係相同材料。
在各種實施例中，FE材料172可為任何合適的低電壓FE材料，其允許FE材料藉由低電壓(例如，100 mV)切換其狀態。在一些實施例中，FE材料172包含ABO3 類型的鈣鈦礦，其中「A」與「B」為兩個不同大小的陽離子，並且「O」是氧，其為與兩個陽離子鍵合的陰離子。一般而言，A原子的大小大於B原子的大小。在一些實施例中，鈣鈦礦可為經摻雜的(例如，由La或鑭系)。鈣鈦礦可被合適的摻雜，以實現0.3至2%範圍內的自發畸變。例如，對於化學取代的鈦酸鉛(諸如，在Ti位置的Zr；在Ti位置的La、Nb)，這些取代物的濃度應使其達到0.3至2%範圍內的自發畸變。對於化學取代的BiFeO3、BiCrO3、BiCoO3類的材料，取代Bi位置的La或稀土可調節自發畸變。在一些實施例中，FE材料係與導電金屬氧化物接觸，導電金屬氧化物包括導電鈣鈦礦金屬氧化物，其實例為：La-Sr-CoO3、SrRuO3、La-Sr-MnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、及LaNiO3。
在一些實施例中，FE材料172包含包括在導電氧化物之間(或夾在它們之間)之低電壓FE材料的層堆疊。於各種實施例中，當FE材料172為鈣鈦礦時，導電氧化物為AA’BB’O3 類型。A’是原子位點A的摻雜物，可以是鑭系系列的元素。B’是原子位點B的摻雜物，可以是來自過渡金屬元素的元素，特別是Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn。A’可能具有與A點相同的原子價，並且鐵電極化率不同。
在一些實施例中，FE材料172包含h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、及釔(Y)。鐵電相位的特徵在於層狀MnO5多面體的彎曲(buckling)，伴隨著Y離子的置換，這導致了淨電極化。在一些實施例中，六方晶FE包括下列中的一者：YMnO3或LuFeO3。於各種實施例中，當FE材料172包含六方晶鐵電時，導電氧化物為A2O3(例如，In2O3、Fe2O3)及ABO3類型，其中「A」為稀土元素而「B」為Mn。
在一些實施例中，FE材料172包含瑕FE材料。瑕鐵電為其中主階參數係諸如原子序列的應變或彎曲的序列機制的鐵電。瑕FE材料之實例分別是LuFeO3類材料或鐵電和順電材料PbTiO3(PTO)和SnTiO3(STO)的超晶格，以及分別是LaAlO3(LAO)和STO。例如，[PTO/STO]n或[LAO/STO]n的超晶格，其中「n」係在1至100之間。雖然這裡參考用於儲存電荷狀態的鐵電材料172敘述了各種實施例，但是這些實施例也適用於順電材料。例如，可使用順電材料代替鐵電材料來形成各個實施例的電容器。
在一些實施例中，鐵電材料係摻雜有s軌道材料(例如，用於第一週期、第二週期以及離子第三和第四週期的材料)。在一些實施例中，將f軌道材料(例如，鑭系)摻雜至鐵電材料，以製造順電材料。室溫順電材料的實例包括：SrTiO3、Ba(x)Sr(y)TiO3(其中x係-0.05，且y係0.95)、HfZrO2、Hf-Si-O、La取代的PbTiO3、基於PMN-PT的遲緩性鐵電。
在一些實施例中，FE材料172包含下列中的一或多者：鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物。在一些實施例中，FE材料172包括下列中的一或多者：Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數。在一些實施例中，FE材料172包括下列中的一或多者：鐵酸鉍(BFO)、鋯鈦酸鉛(PZT)、具有摻雜材料的BFO、或具有摻雜材料的PZT，其中摻雜材料係Nb或La中的一者；以及遲緩性鐵電(諸如，PMN-PT)。
在一些實施例中，FE材料172包括鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的任一元素。在一些實施例中，FE材料172包括鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La、Nb中的一者。在一些實施例中，FE材料105包括遲緩性鐵電(relaxor ferro-electric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)、鈦酸鋇-鈦酸鍶鋇(BT-BST)。
在一些實施例中，FE材料172包括Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y。在一些實施例中，FE材料105包括鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉、或鈮酸鍶鉀。
在一些實施例中，FE材料172包含多層。例如，可使用[Bi2O2]2+的替代層及偽鈣鈦礦塊(Bi4Ti3O12及相關的奧利維里斯(Aurivillius)相)，其鈣鈦礦層的厚度為n個八面體層。
在一些實施例中，FE材料172包含有機材料。例如，聚偏氟乙烯或聚偏二氟乙烯(PVDF)。
FE材料172中的臨限在極化對電壓響應中具有高度非線性的轉移函數。臨限係與a)切換轉移函數的非線性、及b)與FE切換的直角度有關。切換轉移函數的非線性係極化對電壓圖之導數的寬度。直角度由剩餘極化(remnant polarization)與飽和極化(saturation polarization)之比來定義；完美的直角度將顯示為1的值。
FE切換的垂直度可以用化學取代適當地操作。例如，在PbTiO3中，可藉由La或Nb取代來修飾P-E(極化電場)方環來建立S型環。形狀可經系統地調變以最終地產生非現行介電質。FE切換的直角度可藉由FE層172之粒度進行改變。與多晶FE相比，完美磊晶的單晶FE層將顯示出更高的直角度(例如，比率接近1)。這種完美經可使用晶格匹配的底部和頂部電極來實現。在一個實例中，BiFeO(BFO)可使用晶格匹配的SrRuO3底部電極磊晶地合成，產生方形的P-E環。La逐步摻雜會降低直角度。
在一些實施例中，BE2 171和TE1 173係導電氧化物。在一些實施例中，當金屬鈣鈦礦係用於FE材料172時，導電氧化物可包括下列中的一或多者：IrO2 、RuO2 、PdO2 、OsO2 、或ReO3 。在一些實施例中，鈣鈦礦係摻雜La或鑭系。在一些實施例中，具有非鈣鈦礦結構、但導電性更高以為在低溫下純鈣鈦礦鐵電之成長提供晶種或模板的薄層(例如，大約10 nm)鈣鈦礦模板導體(例如塗覆在IrO2、RuO2、PdO2、PtO2頂部的SrRuO3)係用做BE2 171和TE1 173的導電氧化物。
在一些實施例中，BE2 171和TE1 173係鈣鈦礦模板的導體。在此模板的結構中，鈣鈦礦導體(諸如，SrRuO3)的薄層(例如，約10 nm)係塗覆在IrO2、RuO2、PdO2、或PtO2(其具有非鈣鈦礦結構但導電性更高)的頂部，為在低溫下生長鈣鈦礦鐵電提供晶種或模板。在一些實施例中，當鐵電邏輯172包含六方晶鐵電材料時，BE2 171和TE1 173可具有六方晶金屬、尖晶石、或立方金屬。六方晶金屬的實例包括：PtCoO2、PdCoO2、及其它銅鐵礦結構的六方晶金屬氧化物，諸如摻雜Al的ZnO。尖晶石的實例包括Fe3O4和LiV2O4。立方金屬的實例包括氧化銦錫(ITO)，諸如摻雜Sn的In2O3。
橫截面180繪示其中將第二微影遮罩181放置在TE2 174上方以圖案化BE 171、FE 172、TE1 173、及TE2 174的製造點。遮罩181指明FE電容器堆疊的輪廓。
橫截面190繪示其中參考遮罩181蝕刻BE 171、FE 172、TE1 173及TE2 174以形成柱狀結構的製造點，其中BE1 151形成底座。可以使用任何合適的垂直蝕刻製程。例如，可使用乾式蝕刻、濕式蝕刻、電漿蝕刻、或反應離子蝕刻來蝕刻BE2 171、FE 172、TE1 173、及TE2 174。
橫截面1910繪示在將囊封材料191適形性沉積在經圖案化的BE2 171、FE 172、TE1 173和TE2 174上方直至經研磨的BE2 171和ESL 121之後的製造點。囊封材料191用作保護層，其保護FE結構與邏輯裝置的整合。在一些實施例中，囊封層191包含下列中的一或多者：Si、C、或N。在一些實施例中，囊封層191包含：SiO2、SiCN、SiN、Al2O3、或HfO2。SiO2和SiN可藉由PVD(物理氣相沉積)沉積。囊封層191之厚度係在10 A至200 A的範圍內。
在一些實施例中，將橫截面190的蝕刻製程及橫截面1910之囊封層191的沉積整合以防止任何空氣曝露。在各種實施例中，囊封材料191之沉積係無氫的，以避免化學衝擊或漂移至FE層172。
橫截面1920繪示在保護層191上方沉積ILD 1921之後的製造點。IDL 1921為FE電容器堆疊提供結構化整合性。在各種實施例中，ILD 1921係低k材料，以減少金屬線之間得電容值。用於ILD 1921的材料包括下列中的一或多者：Si、Ht、Zr、或N。ILD 1921的實例化合物包括SiO2、HfSiO4、或ZrSiO4。
橫截面1930繪示研磨ILD 1921之頂表面以去除囊封層191的頂層(沿著x軸並在TE2 174的頂部上)之後的製造點。CPM製程可用來研磨。
橫截面1940繪示在第二不連續102a上方實質上製造用於第二結構的區域之後的製造點。所屬技術領域中具有通常知識者應理解到隨後進行蝕刻製程的微影遮罩係用來使開口1941凹陷。
橫截面1950繪製在開口1941中沉積襯裡105和金屬1953之後的製造點。包含通孔1953的第二結構與第一ESL 101、第一ILD 103和第二ESL 121的第二不連續102a實質上對準。研磨金屬1953、IDL 1921、及TE2 174的頂表面。接著在研磨的表面上方沉積另一ESL 1952。如此一來，用於常規邏輯的區域1954和用於FE單元的區域1955係整合在單一晶粒中。
圖2繪示根據一些實施例之將鐵電電容器與電晶體圖案化和整合之方法的流程圖200。流程圖200繪示參考圖1A-N之橫截面敘述的方法。
在方塊201，所述方法包含形成具有至少第一102a和第二102b不連續的第一蝕刻停止層(ESL)101。這些不連續分別用來連接電晶體與鐵電電容器。在方塊202，所述方法包含在第一ESL 101上方的沉積第一層間介電質(ILD)103，其中第一ILD 103具有實質上與第一ESL 101之第一和第二不連續(分別為102a和102b)對準的至少第一和第二不連續。在方塊203，所述方法包含在第一ILD 103之第一和第二不連續(分別為102a和102b)之側壁上沉積襯裡105，其中第一ILD之第一和第二不連續包括在側壁上之襯裡105之間的填充金屬104。襯裡係囊封各別通孔之側壁的襯裡。
在方塊204，所述方法包含在第一ILD 103上方沉積第二ESL 121，其中第二ESL 121包括第一不連續和第二不連續，其中第二ESL 121之第一不連續係實質上與第一ESL和第一IDL之第一不連續對準。現在開始製造FE記憶體單元的製程。
在方塊205，所述方法包含用第一微影遮罩133將用於鐵電(FE)記憶體單元之第一結構的區域141與常規邏輯分離。例如，所述常規邏輯可包括1T-1C記憶體位元單元的存取電晶體。
在方塊206，所述方法包含蝕刻第二ESL 121以露出用於第一結構的開口區域141，使得在第一結構的區域上方剝離第一微影遮罩133。
在方塊207，所述方法接著包含形成用於鐵電電容器的層堆疊。所述方法包含在第二ESL 121之第一不連續102b中沉積FE記憶體單元的第一金屬BE1 151。此第一金屬形成FE電容器的第一底部電極層(BE1 151)。所述方法包含研磨第一金屬直到第二ESL。
在方塊208，接著沉積堆疊的額外層。這些層包括在第一金屬BE1 151上方的第二金屬BE2 171，其中金屬BE1 151形成底座，在第二金屬BE2 171上方的FE材料172；在FE材料172上方的第三金屬TE1 173；以及在第三金屬TE1 173上方的第四金屬174 TE2。第二金屬形成第二背電極層。第三金屬形成第一頂部電極，而第四金屬形成第二頂部電極。
在方塊209，所述方法包含用第二微影遮罩181圖案化第二金屬BE2 171、FE材料172、第三金屬TE1 173及第四金屬TE2 174。儘管假定兩個電極作為頂部電極，但是可以堆疊任何數量的層以形成多層頂部電極。底部電極也一樣。例如，頂部及/或底部電極可包含單一層或多層。用於頂部和底部電極之層的數量可以相同或不同。第二電極係相鄰於第一電極，鐵電材料係相鄰於第二電極，第三電極係相鄰於鐵電材料，及第四電極係相鄰於第三電極。
在方塊210，所述方法包含用囊封材料191將圖案化的第二金屬BE2 171、FE材料172、第三金屬TE1 173及第四金屬TE2 174囊封，直到研磨的第一金屬BE1 151及該第二ESL 121。適形性沉積囊封材料191，使得鐵電堆疊的側壁由囊封材料囊封。隨著整合製程的持續，囊封材料191保護FE堆疊。
所述方法更包含在第二BE2 171、第三TE1 173和第四TE2 174金屬與FE材料172之囊封的側壁上方沉積第二ILD 1921。所述方法包含在開口區域1941中形成第二結構，其包含實質上與第一ESL 101、第一ILD 103、及第二ESL 121的第二不連續102b對準的通孔1953。接著研磨第二ILD 1921。接著在研磨的ILD 1921上方沉積第三ESL 1952。
接著將第四金屬(第二頂部電極)耦接至板線(PL)，而耦接至第一底部電極的金屬層(例如，填充金屬)係耦接至電晶體的源極/汲極端子。其他不連續(其中未形成FE結構)的金屬填充係耦接至電晶體的源極/汲極端子。這些其他不連續的金屬填充形成通孔或耦接至金屬層，所述金屬層耦接至位元線(BL)。電晶體的閘極端子係耦接至字元線(WL)。
圖3A-B繪示包含各種實施例之鐵電電容器的1T-1C(一個電晶體、一個電容器)位元單元300和320。記憶體單元300係使用參考圖1A-N和圖2敘述之各種製程形成之FE結構320的一個實際使用。這裡，繪示一個電晶體、一個電容器(1T-1C)裝置。在一些實施例中，形成n型電晶體MN1並且耦接至FE電容器320。
電晶體MN1和MN2(統稱為MN)可為平面或非平面電晶體。在一些實施例中，電晶體MN可經形成在前端或後端。在一些實施例中，FE結構320係形成在前端或後端。儘管電晶體MN係繪示為n型電晶體，但其可被p型電晶體取代。此處電晶體可為方形線、矩形帶狀電晶體、環繞式閘極圓柱形電晶體、穿隧FET(TFET)、鐵電邏輯FET(FeFET)、雙極性(BJT)、BiCMOS、或其他實施電晶體功能的裝置，例如碳奈米管或自旋電子裝置。在一些實施例中，電晶體係典型的金屬氧化物半導體(MOS)電晶體或其衍生物，包括三閘極和鰭片式FET電晶體。儘管MOSFET具有對稱的源極和汲極端子，TFET裝置具有不對稱的源極和汲極端子。
電晶體MN係形成在基材301中/上，並包含源極302、汲極303、通道區域304、源極接觸308a、汲極接觸308b、及包含閘極介電質305、閘極襯裡306a和306b的閘極；閘極金屬307。
基材301包括一合適的半導體材料，諸如：單晶矽、多晶矽、及絕緣體上的矽(silicon on insulator，SOI)。在一實施例中，基材101包括其它半導體材料，諸如：Si、Ge、SiGe、或合適的III-V族或III-N族化合物。基材101也可包括半導體材料、金屬、摻雜物、及半導體基板中常見的其他材料。
在一些實施例中，源極區域302及汲極區域303係形成在基板301內與電晶體之閘極堆疊相鄰。源極區域302及汲極區域303通常使用蝕刻/沉積製程或佈植/擴散製程形成。
在蝕刻/沉積製程中，首先在源極302和汲極303區域的位置處蝕刻基材301以形成凹陷。然後可以進行磊晶沉積製程以使用用於製造源極區域302和汲極區域303的材料填充凹陷。在佈植/擴散製程中，可以將諸如硼、鋁、銻、磷或砷的摻雜物離子佈植到基材中以形成源極區域302和汲極區域303。退火製程活化了摻雜物並且導致它們進一步擴散至基材301內，退火製程通常接在離子佈植製程後。
在一些實施例中，金屬和/或金屬合金之一或多個層係用來形成源極區域302和汲極區域303。在一些實施例中，源極區域302和汲極區域303係使用一或多個替代半導體材料形成，諸如鍺或合適的III-V族化合物。在一些實施例中，源極區域302和汲極區域303係使用矽合金製成，諸如鍺化矽或碳化矽。在一些實施例中，磊晶沉積的矽合金係用如硼、砷或磷的摻雜物原位摻雜。
根據一些實施例，對於通道區域304的半導體材料可具有與基材301相同的材料。在一些實施例中，通道區域104包括下列中的一者：Si、SiGe、Ge、及GaAs。
閘極介電質層305可包括一層或堆疊層。一或多個層可包括高k介電質材料、氧化矽、及/或二氧化矽(SiO2 )。高k介電質材料可包括諸如以下元素：鋅、鈮、鈧、貧釔、鉿、矽、鍶、氧、鋇、鈦、鋯、鉭、鋁、及鑭。可用在閘極介電質層中的高k材料的一實例：鉛鋅鈮酸鹽、氧化鉿、鉛鈧鉭氧化物、矽酸鉿氧化合物、氧化釔、氧化鋁、氧化鑭、鋇鍶鈦氧化物、鋁鑭氧化物、氧化鈦、氧化鋯、氧化鉭、及氧化矽鋯。在一些實施例中，當使用高k材料時，在閘極介電質層305上使用退火製程，以改善其品質。
在一些實施例中，一對襯裡層(側壁襯裡)306a/b可被形成在閘極堆疊的相對側，該閘極堆疊支撐著閘極堆疊。該對襯裡層306a/b係從一材料形成，諸如：氮氧化矽、氮化矽、摻雜碳的氮化矽、或碳化矽。用於形成側壁襯裡之製程為本領域眾所周知的，並且通常包括沉積和蝕刻製程操作。在一些實施例中，可使用複數個襯裡對。例如，可以在閘極堆疊的相對側上形成兩對、三對或四對側壁襯裡。
閘極金屬層307可包含P型功函數金屬或N型功函數金屬中的至少一者，其取決電晶體是p型或n型電晶體。閘極金屬層307可包含兩或多個金屬層的堆疊，其中一或多個金屬層係功函數金屬層並且至少一金屬層係導電填充層。
對於n型電晶體，可用於閘極金屬層307的金屬包括：碳化鋁、碳化鉭、碳化鋯、及碳化鉿。在一些實施例中，對於用於n型電晶體的閘極金屬層307的金屬包括：鋁、鉿、鋯、鈦、鉭、及其合金。一n型金屬層將能夠形成具有約3.9eV至約4.2eV之間的一功函數的n型閘極金屬層307。在一些實施例中，金屬層307包括下列中的一者：TiN、TiSiN、TaN、Cu、Al、Au、W、TiSiN、或Co。在一些實施例中，金屬層107包括下列中的一或多者：Ti、N、Si、Ta、Cu、Al、Au、W、或Co。
對於一p型電晶體，用於閘極金屬層307的金屬包括但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物。導電氧化物的一實例包括釕氧化物。一p型金屬層將能夠形成具有約4.9eV至約5.2eV之間的一功函數的p型閘極金屬層307。
源極接觸308b係耦接至通孔309b，其係耦接至金屬填充104。相鄰於FE材料堆疊之通孔的金屬層104係連接至任何電晶體或其他互連。板線(PL)通孔係耦接至蝕刻通過ESL 1952的金屬接觸322。汲極接觸308a係耦接至位元線(BL)。BL金屬層係在FE材料結構之下。任何合適的材料可用於汲極和源極接觸308a/b及通孔309a/b。例如，Ti、N、Si、Ta、Cu、Al、Au、W、或Co中的一或多者可用於汲極和源極接觸308a/b及通孔309a/b。電晶體MN1之閘極電極307可直接地連接至字元線(WL1)，或者分別透過通孔和金屬層316和317連接至字線(WL1)。電晶體MN2之閘極電極307係耦接至WL2。板線(PL)係透過蝕刻通過ESL3 1952的金屬接觸322耦接至FE結構。這裡，PL1係耦接至FE結構(C1)而PL2係耦接至FE結構(C2)。WL1與WL2並聯。BL係在MN1與MN2之間共享。儘管通孔1953係顯示為相連塊，但可以將其在多個層上方分成多個通孔，以使與邏輯區域中的常規邏輯電晶體進行更緊密連接。
圖3C繪示根據一些實施例之圖3B的橫截面330。
圖4繪示根據一些實施例之包括具有1T-1C位元單元陣列及邏輯之記憶體晶片的系統單晶片(SOC)400。SOC 400包含具有非揮發性(NV)鐵電隨機存取記憶體(FE-RAM)陣列402的記憶體401。記憶體模組401更包含CMOS邏輯403，諸如解碼器、多工器、及用以驅動BL(位元線)、WL(字元線)、PL(板線)的驅動器。記憶體模組401更包括輸入-輸出(IO)介面404，其用來經由互連406與另一裝置(諸如處理器405)通訊。
SOC更包含記憶體I/O(輸入-輸出)介面404。所述介面可為符合雙倍資料速率(DDR)介面或用以與處理器通訊的任何其他合適的介面。SOC 400之處理器605可為單一核心或多核心處理器。處理器605可為通用處理器(CPU)、數位訊號處理器(DSP)、或特定應用積體電路(ASIC)處理器。在一些實施例中，處理器605係人工智慧(AI)處理器(例如，專用的AI處理器、組態成AI處理器的圖形處理器)。
AI係硬體和軟體計算的廣泛領域，其中對資料進行分析、分類，然後對資料進行決策。例如，隨著時間的流逝，使用大量資料來訓練描述用於一或多個特定性質的資料分類的模型。訓練模型的過程需要大量的資料及分析資料的處理能力。當模型經訓練時，基於模型的輸出修改權重或權重因子。一旦藉由重複分析資料及修改權重以獲得預期結果將用於模型的權重計算至高信賴水準(例如95%或更高)，就將模型視為「經訓練的」。具有固定權重之此經訓練模型接著用來做出有關新資料的決策。訓練模型、然後將經訓練的模型應用於新的資料係硬體密集活動。在一些實施例中，AI處理器405減少了計算訓練模型和使用訓練模型的延遲，其減少這種AI處理器系統的功耗。
處理器405可經耦接至與SOC 400在相同晶粒上的數個其他小晶片。這些小晶片包括連接電路406、I/O控制器407、電源管理組件408、及顯示系統409、及週邊連接410。
連接406表示用於與其他裝置通訊之硬體裝置和軟體組件。連接406可支持各種連接電路和標準。例如，連接606可支持GSM(全球行動通訊系統)或變形或衍生物、CDMA(分碼多重存取)或變形或衍生物、TDM(分時多工)或變形或衍生物、第三代合夥專案(3GPP)環球行動電訊系統(UMTS)或變形或衍生物、3GPP長期演進(LTE)系統或變形或衍生物、3GPP進階LTE(LTE-A)系統或變形或衍生物、第五代(5G)無線系統或變形或衍生物、5G行動網路系統或變形或衍生物、5G新射頻(NR)系統或變形或衍生物、或其他蜂巢式服務標準。在一些實施例中，連接406可支持非蜂巢式標準，諸如WiFi。
I/O控制器407代表與使用者互動有關的硬體裝置和軟體組件。I/O控制器607係操作以管理聲頻子系統及/或顯示子系統之部分的硬體。例如，透過麥克風或其它聲頻裝置的輸入可對SOC 400的一或多個應用程式或功能提供輸入或命令。在一些實施例中，I/O控制器407闡明用於連接至SOC 400的額外的裝置的連接點，其中使用者可能透過其與系統互動。例如，可被附加至SOC 400的裝置可包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其它顯示裝置、鍵盤或小鍵盤裝置、或用於以特定應用像是讀卡機或其它裝置使用之其它I/O裝置。
電源管理408表示例如至少部分地基於從電源測量電路、溫度測量電路、電池充電位準、及/或任何其他可用於電源管理之合適的資訊接收測量而執行電源管理操作的硬體或轉體。藉由使用各種實施例的多數和臨限閘極，在這些邏輯的輸出處實現了非揮發性。電源管理408可因此使此種邏輯處於低電源狀態，而不必擔心丟失資料。電源管理可根據針對SOC 400之一或所有組件的先進組態及電源介面(ACPI)規範選擇電源狀態。
顯示系統409代表硬體(例如，顯示裝置)和軟體(例如，驅動器)組件，其對使用者提供視覺的和/或觸覺的顯示以與處理器405互動。在一些實施例中，顯示系統409包括觸控螢幕(或觸控板)裝置，其向使用者提供輸出和輸入兩者。顯示系統409可包括顯示介面，其包括用來向使用者提供顯示的特定螢幕或硬體裝置。在一些實施例中，顯示介面包括從處理器405分離的邏輯，其用以執行與顯示有關的至少一些處理。
週邊連接410可表示用於連接至週邊裝置(諸如，印表機、充電器、相機等等)的硬體裝置及/或軟體裝置。週邊連接410可支持通訊協定，例如PCIe(快捷週邊組件互連)、USB(通用串列匯流排)、雷靂(Thunderbolt)、高解析度多媒體介面(High Definition Multimedia Interface，HDMI)、火線等等。
參照說明書中的「實施例」、「一實施例」、「一些實施例」、或「其它實施例」指的是與實施例有關所描述之特別特徵、結構、或特性可被包括在至少一些實施例中，但不一定為所有實施例。不同表現形式之「實施例」、「一實施例」、或「一些實施例」不一定全指相同的實施例。如果說明書說明組件、特徵、結構、或特性包括「可(may)」、「可能(might)」，或「可以(could)」，那特別的組件、特徵、結構、或特性不要求被包括。如果說明書或申請專利範圍中指出「一」或「一個」元件，其不代表僅有一個元件。如果說明書或申請專利範圍中指出「額外的」元件，其並不排除存在一個以上額外的元件。
再者，特定特徵、結構、功能或特性可以合適的方式結合在一或多個實施例中。例如，第一實施例可與第二實施例可在任何地方被結合，與兩個實施例關聯的獨特的特徵、結構、功能或特性為不相互互斥的。
雖然本揭示已經與其特定實施例一同描述，鑑於前面的描述，此種實施例的許多替代、修改及變化對本發明領域技術之熟悉者而言將會是顯而易見的。本揭示的實施例意圖包含關於所附的申請專利範圍的最廣範疇之所有如此之替代、修改及變化。
此外，為了說明和討論的簡潔及不模糊本揭示，連接至積體電路(IC)晶片及其它組件的已知電源/接地可或可能不顯示在所呈現的圖式內。再者，為了避免模糊本揭示，配置可以方塊圖的形式被顯示，以及鑑於關於如此之方塊圖配置的實施詳情係高度取決於本揭示將被實施(即，如此之詳情應在本發明所屬領域具通常知識者的視界內)之平台內的事實。其中為了描述本揭示的實例實施例而被提出之特定細節(例如，電路)，對本發明所屬領域具通常知識者而言，本揭示可不以這些特定細節或這些特定細節的變化來被實踐將會是顯而易見的。敘述因此被視為說明性而非限制性。
提供下列實例來說明各種實施例。該等實例可與其它實例組合。如此一來，各種實施例可與其它實施例組合，而不需改變本發明的範圍。
實例1：一種設備，包含：第一蝕刻停止層(ESL)，其具有至少第一和第二不連續；第一層間介電質(ILD)，其在該第一ESL上方，其中該第一ILD具有實質上與該第一ESL之該等第一和第二不連續對準的至少第一和第二不連續；襯裡，其在該第一ILD之該等第一和第二不連續之側壁上，其中該第一ILD之該等第一和第二不連續包括在該等側壁上之該等襯裡之間的填充金屬；第二ESL，其在該第一ILD上方，其中該第二ESL包括第一不連續和第二不連續，其中該第二ESL之該第一不連續係實質上與該第一ESL和第一IDL之該等第一不連續對準；第一結構，其包含：第一金屬，其在該第二ESL之該第一不連續中；第二金屬，其在該第一金屬上方；鐵電(FE)材料，其在該第二金屬上方；第三金屬，其在該FE材料上方；以及囊封材料，其在該等第二和第三金屬與該FE材料之側壁上；第二結構，其包含實質上與該第一ESL、第一ILD和第二ESL之該等第二不連續對準的通孔；第二ILD，其相鄰於該囊封材料；以及第三ESL，其在該囊封材料上方。
實例2：如實例1之設備，其中該等第一、第二和第三ESL包括下列中的一或多者：Si、C、或N。
實例3：如實例1之設備，其中該第一結構之該第一金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir。
實例4：如實例1之設備，其中該第一結構之該第二金屬包括下列中的一或多者：Ru、TaN、TiN、Pt、或SrO。
實例5：如請求項1之設備，其中該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La或Nb中的一者；遲緩性鐵電(relaxor ferro-electric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦包括下列中的一者：BaTiO3、PbTiO3、KNbO3、NaTaO3、LaCoO3、SrCoO3、SrRuO3、LaMnO3、SrMnO3、YBa2Cu3O7、Bi2Sr2CaCu2O8、或LaNiO3；該六方晶鐵電包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
實例6：如實例1之設備，其中該第一結構之該第三金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir。
實例7：如實例1之設備，其中在該第一ILD之該等第一和第二不連續之該等側壁上的該等襯裡包含TaN、TiN、Co、Ru、Ta、金屬襯裡或它們的組合。
實例8：如實例1之設備，其中該填充金屬包括下列中的一或多者：Co、W、Cu、或Ru。
實例9：如實例1之設備，其中該囊封材料包括Si、C、或N。
實例10：如實例1之設備，包含耦接至該第一IDL之該第二不連續之該填充金屬的電晶體，其中該電晶體係在基材上方或在該基材中。
實例11：一種整合鐵電電容器的方法，該方法包含：形成第一蝕刻停止層(ESL)，其具有至少第一和第二不連續；在該第一ESL上方沉積第一層間介電質(ILD)，其中該第一ILD具有實質上與該第一ESL之該等第一和第二不連續對準的至少第一和第二不連續；在該第一ILD之該等第一和第二不連續之側壁上沉積襯裡，其中該第一ILD之該等第一和第二不連續包括在該等側壁上之該等襯裡之間的填充金屬；在該第一ILD上方沉積第二ESL，其中該第二ESL包括第一不連續和第二不連續，其中該第二ESL之該第一不連續係實質上與該第一ESL和第一IDL之該等第一不連續對準；用第一微影遮罩將用於鐵電(FE)記憶體單元的第一結構與常規邏輯分離；蝕刻該第二ESL以露出用於第一結構的區域，使得在該第一結構的該區域上方剝離該第一微影遮罩；在該第二ESL之該第一不連續中沉積該FE記憶體單元的第一金屬；研磨該第一金屬直到該第二ESL；在該第一金屬上方沉積該FE記憶體單元的第二金屬，其中該金屬形成底座；在該第二金屬上方沉積FE材料；在該FE材料上方沉積第三金屬；以及用第二微影遮罩圖案化該第二金屬、FE材料及該第三金屬。
實例12：如實例11之方法，更包含：用囊封材料將該圖案化的第二金屬、FE材料及該第三金屬囊封，直到該研磨的第一金屬及該第二ESL；在該等第二和第三金屬與該FE材料之該囊封的側壁上沉積第二ILD；形成第二結構，其包含實質上與該第一ESL、第一ILD和第二ESL之該等第二不連續對準的通孔；研磨該第二ILD；以及在該研磨的ILD上方沉積第三ESL。
實例13：如實例12之方法，其中該等第一、第二和第三ESL包括下列中的一或多者：Si、C、或N。
實例14：如實例12之方法，其中該第一結構之該第一金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir。
實例15：如實例12之方法，其中該第一結構之該第二金屬包括下列中的一或多者：Ru、TaN、TiN、Pt、或SrO。
實例16：如實例12之方法，其中該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La或Nb中的一者；遲緩性鐵電(relaxor ferro-electric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦包括下列中的一者：BaTiO3、PbTiO3、KNbO3或NaTaO3；六方晶鐵電包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
實例17：如實例12之方法，其中該第一結構之該第三金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir。
實例18：如實例12之方法，其中在該第一ILD之該等第一和第二不連續之該等側壁上的該等襯裡包含TaN、TiN、Co、Ru、Ta、MgO、MgAlO、金屬襯裡或它們的組合。
實例19：如實例12之方法，其中該填充金屬包括下列中的一或多者：Co、W、Cu、或Ru。
實例20：如實例12之方法，其中該囊封材料包括Si、C、或N。
實例21：如實例12之方法，包含形成電晶體，將該電晶體耦接至該第一IDL之該第二不連續之該填充金屬，其中該電晶體係在基材上方或在該基材中。
實例22：一種系統，包含：處理器；通訊介面，其通訊地耦接至該處理器；以及記憶體，其耦接至該處理器，其中該記憶體包括位元單元，其中該位元單元中的一者包括第一蝕刻停止層(ESL)，其具有至少第一和第二不連續；第一層間介電質(ILD)，其在該第一ESL上方，其中該第一ILD具有實質上與該第一ESL之該等第一和第二不連續對準的至少第一和第二不連續；襯裡，其在該第一ILD之該等第一和第二不連續之側壁上，其中該第一ILD之該等第一和第二不連續包括在該等側壁上之該等襯裡之間的填充金屬；第二ESL，其在該第一ILD上方，其中該第二ESL包括第一不連續和第二不連續，其中該第二ESL之該第一不連續係實質上與該第一ESL和第一IDL之該等第一不連續對準；第一結構，其包含：第一金屬，其在該第二ESL之該第一不連續中；第二金屬，其在該第一金屬上方；鐵電(FE)材料，其在該第二金屬上方；第三金屬，其在該FE材料上方；以及囊封材料，其在該等第二和第三金屬與該FE材料之側壁上；第二結構，其包含實質上與該第一ESL、第一ILD和第二ESL之該等第二不連續對準的通孔；第二ILD，其相鄰於該囊封材料；以及第三ESL，其在該囊封材料上方。
實例23：如實例22之系統，其中該等第一、第二和第三ESL包括下列中的一或多者：Si、C、或N；該第一結構之該第一金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、或WN；該第一結構之該第二金屬包括下列中的一或多者：Ru、TaN、TiN、Pt、或SrO；以及該鐵電材料包括下列中的一者：鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者；鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La或Nb中的一者；遲緩性鐵電(relaxor ferro-electric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)；鈣鈦礦包括下列中的一者：BaTiO3、PbTiO3、KNbO3、NaTaO3、LaCoO3、SrCoO3、或SrRuO3；六方晶鐵電包括下列中的一者：YMnO3或LuFeO3；h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)；鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物；Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y；Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數；鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
實例24：如實例22之系統，其中該第一結構之該第三金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir；以及在該第一ILD之該等第一和第二不連續之該等側壁上的該等襯裡包含TaN、TiN、Co、Ru、Ta、MgO、MgAlO、金屬襯裡或它們的組合。
摘要被提供為將允許讀者確定本技術公開的性質和要點。摘要是在能被了解其將不被用來限制申請專利範圍的範圍和意義被提交。下面的申請專利範圍由此被結合到詳細描述中，每個申請專利範圍本身作為單獨的實施例。
100,120,130,140,150,160,170,180,190,330,1910,1920,1930,1940,1950:橫截面 101,1952:蝕刻停止層(ESL) 102a:第一不連續 102b:第二不連續 103,1921:層間介電質(ILD) 104:填充金屬 105:襯裡 121:第二ESL 133,181:遮罩 141,1941:開口 151:第一後端(BE1)材料 171:底部電極材料(BE2) 172:FE材料 173:第一頂部電極材料(TE1) 174:第二頂部電極材料(TE2) 191:囊封材料 200:流程圖 201,202,203,204,205,206,207,208,209,210:方塊 300:記憶體單元 301:基材 302:源極 303:汲極 304:通道區域 305:閘極介電質 306a,306b:閘極襯裡 307:閘極金屬 308a:源極接觸 308b:汲極接觸 309a,309b:通孔 316,317:金屬層 320:FE結構 322:金屬接觸 400:系統單晶片(SOC) 401:記憶體 402:非揮發性(NV)鐵電隨機存取記憶體(FE-RAM)陣列 403:CMOS邏輯 404:I/O(輸入-輸出)介面 405:處理器 406:連接 407:I/O控制器 408:電源管理組件 409:顯示系統 410:週邊連接 1953:金屬 1954,1955:區域
本揭露實施例從下面給定之詳細的敘述以及從本揭露各種實施例伴隨的圖式將更完整地了解，然而，其不應限制本揭露為具體實施例，但其僅用為解釋和了解。
[圖1A-N]繪示根據一些實施例之將鐵電電容器與電晶體圖案化和整合之製程的橫截面。
[圖2]繪示根據一些實施例之將鐵電電容器與電晶體圖案化和整合之方法的流程圖。
[圖3A-B]繪示包含各種實施例之鐵電電容器的1T-1C記憶體位元單元。
[圖3C]繪示根據一些實施例之圖3B的橫截面。
[圖4]繪示根據一些實施例之包括具有1T-1C位元單元陣列及邏輯之記憶體的系統單晶片(SOC)。
101:蝕刻停止層(ESL)
103,1921:層間介電質(ILD)
104:填充金屬
105:襯裡
121:第二ESL
151:第一後端(BE1)材料
171:底部電極材料(BE2)
172:FE材料
173:第一頂部電極材料(TE1)
174:第二頂部電極材料(TE2)
191:囊封材料
301:基材
302:源極
303:汲極
304:通道區域
305:閘極介電質
306a,306b:閘極襯裡
307:閘極金屬
308a:源極接觸
308b:汲極接觸
309a,309b:通孔
316,317:金屬層
320:FE結構
322:金屬接觸
1953:金屬

Claims (23)

  1. 一種鐵電記憶體的設備，該設備包含： 第一蝕刻停止層(ESL)，其具有至少第一和第二不連續； 第一層間介電質(ILD)，其在該第一ESL上方，其中該第一ILD具有實質上與該第一ESL之該等第一和第二不連續對準的至少第一和第二不連續； 襯裡，其在該第一ILD之該等第一和第二不連續之側壁上，其中該第一ILD之該等第一和第二不連續包括在該等側壁上之該等襯裡之間的填充金屬； 第二ESL，其在該第一ILD上方，其中該第二ESL包括第一不連續和第二不連續，其中該第二ESL之該第一不連續係實質上與該第一ESL和第一IDL之該等第一不連續對準； 第一結構，其包含： 第一金屬，其在該第二ESL之該第一不連續中； 第二金屬，其在該第一金屬上方； 鐵電(FE)材料，其在該第二金屬上方； 第三金屬，其在該FE材料上方；以及 囊封材料，其在該等第二和第三金屬與該FE材料之側壁上； 第二結構，其包含實質上與該第一ESL、第一ILD和第二ESL之該等第二不連續對準的通孔； 第二ILD，其相鄰於該囊封材料；以及 第三ESL，其在該囊封材料上方。
  2. 如請求項1之設備，其中該等第一、第二和第三ESL包括下列中的一或多者：Si、C、或N。
  3. 如請求項1之設備，其中該第一結構之該第一金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir。
  4. 如請求項1之設備，其中該第一結構之該第二金屬包括下列中的一或多者：Ru、TaN、TiN、Pt、或SrO。
  5. 如請求項1之設備，其中該鐵電材料包括下列中的一者： 鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者； 鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La或Nb中的一者； 遲緩性鐵電(relaxor ferro-electric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)； 鈣鈦礦包括下列中的一者：BaTiO3、PbTiO3、KNbO3、或NaTaO3； 六方晶鐵電包括下列中的一者：YMnO3或LuFeO3； h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)； 鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物； Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y； Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數； 鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或 瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
  6. 如請求項1之設備，其中該第一結構之該第三金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir。
  7. 如請求項1之設備，其中在該第一ILD之該等第一和第二不連續之該等側壁上的該等襯裡包含TaN、TiN、Co、Ru、Ta、金屬襯裡或它們的組合。
  8. 如請求項1之設備，其中該填充金屬包括下列中的一或多者：Co、W、Cu、或Ru。
  9. 如請求項1至9中任一項之設備，其中該囊封材料包括Si、C、或N。
  10. 如請求項1至9中任一項之設備，包含耦接至該第一IDL之該第二不連續之該填充金屬的電晶體，其中該電晶體係在基材上方或在該基材中。
  11. 一種整合鐵電電容器的方法，該方法包含： 形成第一蝕刻停止層(ESL)，其具有至少第一和第二不連續； 在該第一ESL上方沉積第一層間介電質(ILD)，其中該第一ILD具有實質上與該第一ESL之該等第一和第二不連續對準的至少第一和第二不連續； 在該第一ILD之該等第一和第二不連續之側壁上沉積襯裡，其中該第一ILD之該等第一和第二不連續包括在該等側壁上之該等襯裡之間的填充金屬； 在該第一ILD上方沉積第二ESL，其中該第二ESL包括第一不連續和第二不連續，其中該第二ESL之該第一不連續係實質上與該第一ESL和第一IDL之該等第一不連續對準； 用第一微影遮罩將用於鐵電(FE)記憶體單元的第一結構與常規邏輯分離； 蝕刻該第二ESL以露出用於第一結構的區域，使得在該第一結構的該區域上方剝離該第一微影遮罩； 在該第二ESL之該第一不連續中沉積該FE記憶體單元的第一金屬； 研磨該第一金屬直到該第二ESL； 在該第一金屬上方沉積該FE記憶體單元的第二金屬，其中該金屬形成底座； 在該第二金屬上方沉積FE材料； 在該FE材料上方沉積第三金屬；以及 用第二微影遮罩圖案化該第二金屬、FE材料及該第三金屬。
  12. 如請求項11之方法，更包含： 用囊封材料將該圖案化的第二金屬、FE材料及該第三金屬囊封，直到該研磨的第一金屬及該第二ESL； 在該等第二和第三金屬與該FE材料之該囊封的側壁上沉積第二ILD； 形成第二結構，其包含實質上與該第一ESL、第一ILD和第二ESL之該等第二不連續對準的通孔； 研磨該第二ILD；以及 在該研磨的ILD上方沉積第三ESL。
  13. 如請求項12之方法，其中該等第一、第二和第三ESL包括下列中的一或多者：Si、C、或N。
  14. 如請求項12之方法，其中該第一結構之該第一金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir。
  15. 如請求項12之方法，其中該第一結構之該第二金屬包括下列中的一或多者：Ru、TaN、TiN、Pt、或SrO。
  16. 如請求項12之方法，其中該第一結構之該第三金屬包括下列中的一或多者：Ti、Ru、Cu、Co、Ta、W、TaN、TiN、WN、SrRuO3、LaSrMnO3、IrO2、或Ir。
  17. 如請求項12之方法，其中在該第一ILD之該等第一和第二不連續之該等側壁上的該等襯裡包含TaN、TiN、Co、Ru、Ta、MgO、MgAlO、金屬襯裡或它們的組合。
  18. 如請求項12之方法，其中該填充金屬包括下列中的一或多者：Co、W、Cu、或Ru。
  19. 如請求項12之方法，其中該囊封材料包括Si、C、或N。
  20. 如請求項12之方法包含： 形成電晶體，以及 將該電晶體耦接至該第一IDL之該第二不連續之該填充金屬，其中該電晶體係在基材上方或在該基材中。
  21. 如請求項11至20中任一項之方法，其中該鐵電材料包括下列中的一者： 鐵酸鉍(BFO)，BFO具有摻雜材料，其中該摻雜材料中係鑭、或從週期表之鑭系中的元素中的一者； 鋯鈦酸鉛(PZT)、或具有摻雜材料的PZT，其中該摻雜材料係La或Nb中的一者； 遲緩性鐵電(relaxor ferro-electric)，其包括鈮鎂酸鉛(PMN)、鈮鎂酸鉛-鈦酸鉛(PMN-PT)、鋯鈦酸鉛鑭(PLZT)、鈮酸鈧鉛(PSN)、鈦酸鋇-鉍鋅鈮鉭(BT-BZNT)或鈦酸鋇-鈦酸鍶鋇(BT-BST)； 鈣鈦礦包括下列中的一者：BaTiO3、PbTiO3、KNbO3、或NaTaO3； 六方晶鐵電包括下列中的一者：YMnO3或LuFeO3； h-RMnO3類型的六方晶鐵電，其中R係稀土元素，即，鈰(Ce)、鏑(Dy)、鉺(Er)、銪(Eu)、釓(Gd)、鈥(Ho)、鑭(La)、鎦(Lu)、釹(Nd)、鐠(Pr)、鉅(Pm)、釤(Sm)、鈧(Sc)、鋱(Tb)、銩(Tm)、鐿(Yb)、或釔(Y)； 鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、它們的氧化物或它們的合金氧化物； Hf1-x Ex Oy形式的氧化鉿，其中E可為Al、Ca、Ce、Dy、er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y； Al(1-x)Sc(x)N、Ga(1-x)Sc(x)N、Al(1-x)Y(x)N或Al(1-x-y)Mg(x)Nb(y)N、y摻雜的HfO2，其中x包括下列中的一者：Al、Ca、Ce、Dy、Er、Gd、Ge、La、Sc、Si、Sr、Sn、或Y，其中「x」係分數； 鈮酸類型的化合物LiNbO3、LiTaO3、氧氟化鋰鐵鉭、鈮酸鍶鋇、鈮酸鋇鈉或鈮酸鍶鉀；或 瑕鐵電包括下列中的一者：[PTO/STO]n或[LAO/STO]n，其中「n」係在1至100之間。
  22. 一種系統，包含： 處理器； 通訊介面，其通訊地耦接至該處理器；以及 記憶體，其耦接至該處理器，其中該記憶體包括位元單元，其中該位元單元中的一者包括如請求項1至10中任一項之設備。
  23. 一種設備，其包含用於執行如請求項11至21中任一項之整合鐵電電容器之方法的構件。
TW109146059A 2019-12-27 2020-12-24 鐵電記憶體陣列的整合方法 TWI786499B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/729,273 2019-12-27
US16/729,273 US11289497B2 (en) 2019-12-27 2019-12-27 Integration method of ferroelectric memory array

Publications (2)

Publication Number Publication Date
TW202133408A true TW202133408A (zh) 2021-09-01
TWI786499B TWI786499B (zh) 2022-12-11

Family

ID=76546701

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109146059A TWI786499B (zh) 2019-12-27 2020-12-24 鐵電記憶體陣列的整合方法

Country Status (3)

Country Link
US (4) US11289497B2 (zh)
TW (1) TWI786499B (zh)
WO (1) WO2021133981A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI821898B (zh) * 2021-10-06 2023-11-11 旺宏電子股份有限公司 半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法
TWI850728B (zh) 2021-09-09 2024-08-01 南韓商三星電子股份有限公司 半導體記憶體裝置

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251365B2 (en) 2018-03-30 2022-02-15 Intel Corporation High blocking temperature spin orbit torque electrode
US11257613B2 (en) 2018-03-31 2022-02-22 Intel Corporation Spin orbit torque (SOT) memory devices with enhanced tunnel magnetoresistance ratio and their methods of fabrication
US11575083B2 (en) 2018-04-02 2023-02-07 Intel Corporation Insertion layer between spin hall effect or spin orbit torque electrode and free magnet for improved magnetic memory
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11245068B2 (en) 2018-06-14 2022-02-08 Intel Corporation Transition metal dichalcogenide based magnetoelectric memory device
US11398562B2 (en) 2018-06-14 2022-07-26 Intel Corporation Magnetoelectric spin orbit logic transistor with a spin filter
US11393515B2 (en) 2018-06-14 2022-07-19 Intel Corporation Transition metal dichalcogenide based spin orbit torque memory device
US11476412B2 (en) 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11665975B2 (en) 2018-06-19 2023-05-30 Intel Corporation Spin orbit coupling memory device with top spin orbit coupling electrode and selector
US11374163B2 (en) 2018-06-19 2022-06-28 Intel Corporation Spin orbit memory with multiferroic material
US11367749B2 (en) 2018-06-28 2022-06-21 Intel Corporation Spin orbit torque (SOT) memory devices and their methods of fabrication
US11508903B2 (en) 2018-06-28 2022-11-22 Intel Corporation Spin orbit torque device with insertion layer between spin orbit torque electrode and free layer for improved performance
US11616192B2 (en) 2018-06-29 2023-03-28 Intel Corporation Magnetic memory devices with a transition metal dopant at an interface of free magnetic layers and methods of fabrication
US11362263B2 (en) 2018-06-29 2022-06-14 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
US11444237B2 (en) 2018-06-29 2022-09-13 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
US11380838B2 (en) 2018-06-29 2022-07-05 Intel Corporation Magnetic memory devices with layered electrodes and methods of fabrication
US11411046B2 (en) 2018-09-11 2022-08-09 Intel Corporation Semiconductor device heat extraction by spin thermoelectrics
US11264558B2 (en) 2018-09-11 2022-03-01 Intel Corporation Nano-rod spin orbit coupling based magnetic random access memory with shape induced perpendicular magnetic anisotropy
US11411047B2 (en) 2018-09-11 2022-08-09 Intel Corporation Stacked transistor bit-cell for magnetic random access memory
US11387404B2 (en) 2018-09-13 2022-07-12 Intel Corporation Magnetoelectric spin orbit logic based minority gate
US11581417B2 (en) 2018-09-13 2023-02-14 Intel Corporation Improper ferroelectric active and passive devices
US11411172B2 (en) 2018-09-13 2022-08-09 Intel Corporation Magnetoelectric spin orbit logic based full adder
US11594270B2 (en) 2018-09-25 2023-02-28 Intel Corporation Perpendicular spin injection via spatial modulation of spin orbit coupling
US11476408B2 (en) 2018-09-27 2022-10-18 Intel Corporation Spin orbit torque (SOT) memory devices with enhanced magnetic anisotropy and methods of fabrication
US11557717B2 (en) 2018-11-16 2023-01-17 Intel Corporation Transition metal dichalcogenide based spin orbit torque memory device with magnetic insulator
US11276730B2 (en) 2019-01-11 2022-03-15 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11574666B2 (en) 2019-01-11 2023-02-07 Intel Corporation Spin orbit torque memory devices and methods of fabrication
US11557629B2 (en) 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US11594673B2 (en) 2019-03-27 2023-02-28 Intel Corporation Two terminal spin orbit memory devices and methods of fabrication
US11482528B2 (en) 2019-12-27 2022-10-25 Kepler Computing Inc. Pillar capacitor and method of fabricating such
US11430861B2 (en) 2019-12-27 2022-08-30 Kepler Computing Inc. Ferroelectric capacitor and method of patterning such
US11316027B2 (en) * 2020-03-27 2022-04-26 Intel Corporation Relaxor ferroelectric capacitors and methods of fabrication
US11942133B2 (en) 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US12069866B2 (en) * 2021-09-02 2024-08-20 Kepler Computing Inc. Pocket integration process for embedded memory
US12108607B1 (en) 2021-10-01 2024-10-01 Kepler Computing Inc. Devices with continuous electrode plate and methods of fabrication
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices
CN114988861B (zh) * 2022-06-09 2023-04-07 江西理工大学 六角稀土铁氧化物单相多铁性材料及其制备方法和应用
US20230402497A1 (en) * 2022-06-10 2023-12-14 Samsung Electronics Co., Ltd. Capacitor, and device comprising the same, and method of preparing the same

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479317A (en) 1994-10-05 1995-12-26 Bell Communications Research, Inc. Ferroelectric capacitor heterostructure and method of making same
US5541807A (en) 1995-03-17 1996-07-30 Evans, Jr.; Joseph T. Ferroelectric based capacitor for use in memory systems and method for fabricating the same
US5519235A (en) 1994-11-18 1996-05-21 Bell Communications Research, Inc. Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes
US5651857A (en) 1995-09-08 1997-07-29 International Business Machines Corporation Sidewall spacer using an overhang
US5777356A (en) 1996-01-03 1998-07-07 Bell Communications Research, Inc. Platinum-free ferroelectric memory cell with intermetallic barrier layer and method of making same
US5716875A (en) 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device
JPH10242426A (ja) 1996-12-26 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
GB2323188B (en) 1997-03-14 2002-02-06 Nokia Mobile Phones Ltd Enabling and disabling clocking signals to elements
JP2001504282A (ja) 1997-06-09 2001-03-27 テルコーディア テクノロジーズ インコーポレイテッド 結晶ペロブスカイト強誘電体セルのアニールおよび改良された障壁特性を示すセル
US6115281A (en) 1997-06-09 2000-09-05 Telcordia Technologies, Inc. Methods and structures to cure the effects of hydrogen annealing on ferroelectric capacitors
US6346741B1 (en) 1997-11-20 2002-02-12 Advanced Technology Materials, Inc. Compositions and structures for chemical mechanical polishing of FeRAM capacitors and method of fabricating FeRAM capacitors using same
US6344413B1 (en) 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
US6211035B1 (en) 1998-09-09 2001-04-03 Texas Instruments Incorporated Integrated circuit and method
US6194754B1 (en) 1999-03-05 2001-02-27 Telcordia Technologies, Inc. Amorphous barrier layer in a ferroelectric memory cell
US6066868A (en) 1999-03-31 2000-05-23 Radiant Technologies, Inc. Ferroelectric based memory devices utilizing hydrogen barriers and getters
JP2002353414A (ja) 2001-05-22 2002-12-06 Oki Electric Ind Co Ltd 誘電体キャパシタおよびその製造方法
US6635498B2 (en) 2001-12-20 2003-10-21 Texas Instruments Incorporated Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch
US6713342B2 (en) 2001-12-31 2004-03-30 Texas Instruments Incorporated FeRAM sidewall diffusion barrier etch
US6656748B2 (en) 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
US20030143853A1 (en) 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
JP2003243621A (ja) 2002-02-15 2003-08-29 Fujitsu Ltd 半導体装置及びその製造方法
US6587367B1 (en) 2002-03-19 2003-07-01 Texas Instruments Incorporated Dummy cell structure for 1T1C FeRAM cell array
US6828160B2 (en) 2002-06-11 2004-12-07 Winbond Electronics Corporation Method of forming ferroelectric random access memory cell
KR100481867B1 (ko) 2002-11-11 2005-04-11 삼성전자주식회사 강유전체 커패시터 및 그 제조 방법
US7500126B2 (en) 2002-12-04 2009-03-03 Nxp B.V. Arrangement and method for controlling power modes of hardware resources
US20050145908A1 (en) 2003-12-30 2005-07-07 Moise Theodore S.Iv High polarization ferroelectric capacitors for integrated circuits
KR100601953B1 (ko) 2004-05-03 2006-07-14 삼성전자주식회사 메모리 소자의 캐패시터 및 그 제조 방법
KR101026170B1 (ko) 2005-11-25 2011-04-05 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치의 제조 방법
JP4887802B2 (ja) 2006-01-26 2012-02-29 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7678636B2 (en) 2006-06-29 2010-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective formation of stress memorization layer
US7435683B2 (en) 2006-09-15 2008-10-14 Intel Corporation Apparatus and method for selectively recessing spacers on multi-gate devices
KR101110802B1 (ko) 2007-03-20 2012-02-24 후지쯔 세미컨덕터 가부시키가이샤 반도체장치의 제조방법
US7812384B2 (en) 2007-04-27 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor device including a transistor and a ferroelectric capacitor
KR100865726B1 (ko) 2007-07-02 2008-10-29 주식회사 하이닉스반도체 필라형 스토리지전극을 구비한 캐패시터 및 그 제조 방법
JP5568845B2 (ja) 2008-07-01 2014-08-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US8293578B2 (en) 2010-10-26 2012-10-23 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks
CN103250251A (zh) 2010-12-09 2013-08-14 德克萨斯仪器股份有限公司 使用氢阻挡层包封的铁电电容器
US20130086395A1 (en) 2011-09-30 2013-04-04 Qualcomm Incorporated Multi-Core Microprocessor Reliability Optimization
US20130264620A1 (en) 2012-04-06 2013-10-10 Texas Instruments Incorporated Integrated circuit having ferroelectric memory with dense via barrier
US9111944B2 (en) 2013-09-09 2015-08-18 Cypress Semiconductor Corporation Method of fabricating a ferroelectric capacitor
US9466660B2 (en) 2013-10-16 2016-10-11 Micron Technology, Inc. Semiconductor structures including molybdenum nitride, molybdenum oxynitride or molybdenum-based alloy material, and method of making such structures
JP6287278B2 (ja) 2014-02-03 2018-03-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US9542987B2 (en) 2015-02-02 2017-01-10 Globalfoundries Singapore Pte. Ltd. Magnetic memory cells with low switching current density
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US10818638B2 (en) 2015-11-30 2020-10-27 Pezy Computing K.K. Die and package
KR102534633B1 (ko) 2016-04-14 2023-05-23 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10297588B2 (en) 2016-12-14 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method of the same
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
US10446606B2 (en) 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10318301B2 (en) 2017-08-31 2019-06-11 Micron Technology, Inc. Managed multiple die memory QoS
US10438645B2 (en) 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10229874B1 (en) 2018-03-22 2019-03-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and a transistor and methods of forming such arrays
US10763270B2 (en) 2018-04-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming an integrated circuit and an integrated circuit
US10826492B2 (en) 2018-08-31 2020-11-03 Xilinx, Inc. Power gating in stacked die structures
US11195840B2 (en) 2018-09-28 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structures pertaining to improved ferroelectric random-access memory (FeRAM)
US11096284B2 (en) 2018-10-01 2021-08-17 Intel Corporation Compact semiconductor chip system and method
US11121308B2 (en) 2019-10-15 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure for memory cell
US11164817B2 (en) 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US11652075B2 (en) 2021-05-13 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Honeycomb pattern for conductive features
US20210335718A1 (en) 2021-07-07 2021-10-28 Intel Corporation Opossum redistribution frame for configurable memory devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI850728B (zh) 2021-09-09 2024-08-01 南韓商三星電子股份有限公司 半導體記憶體裝置
TWI821898B (zh) * 2021-10-06 2023-11-11 旺宏電子股份有限公司 半導體記憶體元件、積體電路晶片以及製造垂直記憶體結構的方法

Also Published As

Publication number Publication date
US11289497B2 (en) 2022-03-29
US20220278116A1 (en) 2022-09-01
US20220199633A1 (en) 2022-06-23
US20210202510A1 (en) 2021-07-01
TWI786499B (zh) 2022-12-11
US20240099018A1 (en) 2024-03-21
US11758738B2 (en) 2023-09-12
US11641747B2 (en) 2023-05-02
WO2021133981A1 (en) 2021-07-01

Similar Documents

Publication Publication Date Title
TWI786499B (zh) 鐵電記憶體陣列的整合方法
TWI773050B (zh) 柱狀電容器及其製造方法
TWI776328B (zh) 鐵電電容器及其圖案化方法
TWI738226B (zh) 具有單向板線和位元線及柱狀電容器的高密度低電壓非揮發性記憶體（ｎｖｍ）
US11514967B1 (en) Non-linear polar material based differential multi-memory element gain bit-cell
US11716858B1 (en) Ferroelectric device film stacks with texturing layer which is part of a bottom electrode and a barrier, and method of forming such
US11394387B1 (en) 2-input NAND gate with non-linear input capacitors
US11785782B1 (en) Embedded memory with encapsulation layer adjacent to a memory stack