KR20090011220A - 플래시 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판의 소스 영역이 형성되는 영역 내에 트렌치를 형성하는 단계와, 상기 트렌치를 금속 물질로 채워 하부 소스 콘택을 형성하는 단계와, 상기 반도체 기판 상에 게이트 패턴을 형성하는 단계와, 이온 주입 공정을 실시하여 상기 소스 영역을 형성하는 단계와, 상기 게이트 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막을 선택 식각하여 상기 소스 영역 내의 상기 하부 소스 콘택이 노출되는 콘택홀을 형성하는 단계, 및 상기 콘택홀을 금속 물질로 채워 상기 하부 소스 콘택과 전기적으로 연결되는 상부 소스 콘택을 형성하는 단계를 포함한다.
플래시, 소스, 바운싱, 저항
Description
본 발명은 플래시 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 안정된 소스 역할을 위한 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리(Flash Memory) 등이 있다.
플래시 메모리는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 직렬 연결 된 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터 및 소스 선택 트랜지스터로 구성된다. 드레인 선택 트랜지스터의 드레인 영역은 비트라인과 접속되고, 소스 선택 트랜지스터의 소스 영역은 공통 소스 라인과 접속된다.
플래시 메모리 소자의 소스는 무한한 전자를 안정적으로 공급하기 위한여 전기적으로 접지를 이루어지도록 형성된다. 특히 낸드 플래시 메모리 소자의 경우 수많은 스트링이 하나의 공통된 소스 라인에 연결되어 있어 소스 라인의 저항이 커질 경우 IR 드롭에 따른 소스 바운싱(bouncing) 효과가 발생한다. 이를 해결하기 위해서는 소스 라인의 면적을 증가시켜 주어야 한다.
본 발명이 이루고자 하는 기술적 과제는 소스 영역이 형성되는 반도체 기판 내부에 하부 소스 콘택을 형성한 후 반도체 기판 상에 게이트 및 층간 절연막을 형성하고 상기 하부 소스 콘택의 상부와 연결되는 상부 소스 콘택을 형성함으로써, 소스 콘택의 면적을 증가시켜 저항을 감소시킬 수 있는 플래시 메모리 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 게이트 패턴들과, 상기 게이트 패턴들 사이의 상기 반도체 기판에 형성된 소스 영역, 및 상기 소스 영역을 관통하여 형성되는 소스 콘택을 포함한다.
상기 소스 콘택은 상기 소스 영역을 관통하여 상기 반도체 기판 내에 형성된 하부 소스 콘택, 및 상기 하부 소스 콘택 상부의 상기 반도체 기판 상에 형성된 상부 소스 콘택을 포함한다.
상기 하부 소스 콘택의 상부 표면은 상기 상부 소스 콘택의 하부 표면보다 1.5 내지 2배 넓다. 상기 소스 콘택은 텅스텐으로 이루어진다.
본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판의 소스 영역이 형성되는 영역 내에 트렌치를 형성하는 단계와, 상기 트렌치를 금속 물질로 채워 하부 소스 콘택을 형성하는 단계와, 상기 반도체 기판 상에 게이 트 패턴을 형성하는 단계와, 이온 주입 공정을 실시하여 상기 소스 영역을 형성하는 단계와, 상기 게이트 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막을 선택 식각하여 상기 소스 영역 내의 상기 하부 소스 콘택이 노출되는 콘택홀을 형성하는 단계, 및 상기 콘택홀을 금속 물질로 채워 상기 하부 소스 콘택과 전기적으로 연결되는 상부 소스 콘택을 형성하는 단계를 포함한다.
상기 하부 소스 콘택의 상부 표면이 상기 상부 소스 콘택의 하부 표면 보다 1.5 내지 2 배 크게 형성한다. 상기 트렌치는 500nm 내지1000nm의 깊이로 형성한다. 상기 하부 소스 콘택 및 상기 상부 소스 콘택은 텅스텐 또는 폴리 실리콘으로 형성한다.
본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 게이트 패턴들을 형성하는 단계와, 이온 주입 공정을 실시하여 상기 게이트 패턴들 사이의 상기 반도체 기판 내에 소스 영역을 형성하는 단계와, 상기 소스 영역을 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막, 상기 소스 영역 및 상기 반도체 기판을 선택 식각하여 상기 소스 영역이 관통되는 콘택홀을 형성하는 단계, 및 상기 콘택홀을 도전 물질로 채워 소스 콘택을 형성하는 단계를 포함한다.
상기 게이트 패턴을 형성한 후, 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계를 더 포함한다.
상기 이온 주입 공정은 Ph 또는 As를 사용하여 실시하며, 상기 이온 주입 공정은 Rp를 1 내지 200Å로 제어하여 실시한다. 상기 이온 주입 공정은 불순물 주입 농도를 1E15~1E16 atom/cm2 로 하여 실시한다.
상기 콘택홀 형성 후, 상기 콘택홀의 측벽 및 저면에 배리어 금속층을 형성하는 단계를 더 포함하며, 상기 배리어 금속층은 Ti와 TiN막을 단일 또는 이중막으로 형성한다. 상기 배리어 금속층을 형성한 후, 열처리 공정을 실시하는 단계를 더 포함한다. 상기 열처리 공정은 600 내지 800의 온도에서 실시한다.
본 발명의 실시 예에 따르면, 소스 영역이 형성되는 반도체 기판 내부에 하부 소스 콘택을 형성한 후 반도체 기판 상에 게이트 및 층간 절연막을 형성하고 상기 하부 소스 콘택의 상부와 연결되는 상부 소스 콘택을 형성함으로써, 소스 콘택의 면적을 증가시켜 저항을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 하드 마스크막(101)을 형성한다. 이 후, 하드 마스크막(101) 상에 포토 레지스트 패턴(미도시)을 형성한 후, 식각 공정을 실시하여 반도체 기판(100)의 소스 영역이 형성될 영역의 일부분이 노출되도록 하드 마스크막(101)을 패터닝한다.
도 2를 참조하면. 패터닝된 하드 마스크막(101)을 이용한 식각 공정으로 반도체 기판(100)을 식각하여 트렌치(102)를 형성한다. 트렌치(102)는 500nm 내지1000nm의 깊이로 형성하는 것이 바람직하다.
이 후, 트렌치(102)를 포함한 전체 구조 상에 도전막(103)을 형성한다. 도전막(103)은 텅스텐막으로 형성하는 것이 바람직하나, 다른 금속 물질 또는 금속의 특성을 갖는 다른 물질막, 예를 들어 폴리 실리콘막으로 형성하여도 무방하다.
도 3을 참조하면, 반도체 기판(100)이 노출되도록 평탄화 공정을 실시하여 하부 소스 콘택(103)을 형성한다.
이 후, 반도체 기판(100) 상에 게이트 패턴(104)을 형성한다. 게이트 패턴(104)은 게이트 절연막과 게이트 도전막을 적층한 후, 식각하여 형성하는 것이 바람직하다. 이 후, 게이트 패턴(104)과 인접한 반도체 기판(100)에 이온 주입 공정을 실시하여 소스 영역(105)을 형성한다.
도 4를 참조하면, 소스 영역(105)을 포함한 전체 구조 상에 절연막을 형성한 후, 건식 식각 공정을 실시하여 게이트 패턴(104) 측벽에 스페이서(106)를 형성한 다. 이 후, 스페이서(106)를 포함한 전체 구조 상에 SAC 보호막(미도시)을 형성할 수 있다. 이 후, 스페이서(106)를 포함한 전체 구조 상에 절연막(107)을 형성한다. 절연막(107)은 산화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 절연막(107)을 선택 식각하여 하부 소스 콘택(103)의 상부가 노출되는 콘택홀(108)을 형성한다. 이 후, 콘택홀(108)을 포함한 전체 구조 상에 도전막을 형성한 후, 절연막(107)이 노출되도록 평탄화 공정을 실시하여 상부 소스 콘택(109)을 형성한다. 상부 소스 콘택은 텅스텐 또는 폴리 실리콘막으로 형성할 수 있다.
도 6 내지 도 8은 본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 6을 참조하면, 반도체 기판(200) 상에 게이트 패턴(201)을 형성한다. 게이트 패턴(201)은 게이트 절연막과 게이트 도전막을 적층한 후, 식각하여 형성하는 것이 바람직하다. 이 후, 게이트 패턴(201)과 인접한 반도체 기판(200)에 이온 주입 공정을 실시하여 소스 영역(202)을 형성한다. 이온 주입 공정은 도핑되는 불순물을 Ph 또는 As를 사용하며, 불순물 주입 농도를 1E15~1E16 atom/cm2 로 하여 실시하는 것이 바람직하다. 또한, 이온 주입 공정시 도핑되는 깊이(Rp)를 1 내지 200Å로 제어하여 실시하는 것이 바람직하다.
도 7을 참조하면, 소스 영역(202)을 포함한 전체 구조 상에 절연막을 형성한 후, 건식 식각 공정을 실시하여 게이트 패턴(201) 측벽에 스페이서(203)를 형성한다. 이 후, 스페이서(203)를 포함한 전체 구조 상에 SAC 보호막(미도시)을 형성할 수 있다. 이 후, 스페이서(203)를 포함한 전체 구조 상에 절연막(204)을 형성한다. 절연막(204)은 산화막으로 형성하는 것이 바람직하다.
도 8을 참조하면, 절연막(204), 소스 영역(202), 및 반도체 기판(200)을 선택 식각하여 소스 영역(202)을 관통하는 콘택홀(205)을 형성한다. 콘택홀(205)의 깊이는 메모리 셀들의 소자 분리막 깊이보다 깊게 형성되는 것이 바람직하다.
이후, 콘택홀(205)의 저면 및 측벽에 배리어 금속층(206)을 형성한다. 배리어 금속층(206)은 Ti와 TiN막을 단일 또는 이중막으로 형성할 수 있다. 이 후, 배리어 금속층(206)의 결정화를 위해 600 내지 800℃의 열처리 공정을 실시한다.
이 후, 콘택홀(205)을 포함한 존체 구조 상에 도전막을 형성한 후, 절연막(204)이 노출되도록 평탄화 공정을 실시하여 소스 콘택(207)을 형성한다. 소스 콘택(207)은 텅스텐 또는 폴리 실리콘막으로 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1 내지 도 5는 본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 6 내지 도 8은 본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 하드 마스크막
102 : 트렌치 103 : 하부 소스 콘택
104 : 게이트 패턴 105 : 소스 영역
106 : 스페이서 107 : 절연막
108 : 콘택홀 109 : 상부 소스 콘택
200 : 반도체 기판 201 : 게이트 패턴
202 : 소스 영역 203 : 스페이서
204 : 절연막 205 : 콘택홀
206 : 배리어 금속층 207 : 소스 콘택
Claims (17)
- 반도체 기판 상에 형성된 게이트 패턴들;상기 게이트 패턴들 사이의 상기 반도체 기판에 형성된 소스 영역; 및상기 반도체 기판 내에 형성된 상기 소스 영역을 관통하여 형성되는 소스 콘택을 포함하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 소스 콘택은 상기 소스 영역을 관통하여 상기 반도체 기판 내에 형성된 하부 소스 콘택; 및상기 하부 소스 콘택 상부의 상기 반도체 기판 상에 형성된 상부 소스 콘택을 포함하는 플래시 메모리 소자.
- 제 2 항에 있어서,상기 하부 소스 콘택의 상부 표면은 상기 상부 소스 콘택의 하부 표면보다 1.5 내지 2배 넓은 플래시 메모리 소자.
- 제 1 항에 있어서,상기 소스 콘택은 텅스텐 또는 폴리 실리콘막으로 이루어진 플래시 메모리 소자.
- 반도체 기판의 소스 영역이 형성되는 영역 내에 트렌치를 형성하는 단계;상기 트렌치를 도전 물질로 채워 하부 소스 콘택을 형성하는 단계;상기 반도체 기판 상에 게이트 패턴을 형성하는 단계;이온 주입 공정을 실시하여 상기 소스 영역을 형성하는 단계;상기 게이트 패턴 및 상기 하부 소스 콘택을 포함한 상기 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막을 선택 식각하여 상기 소스 영역 내의 상기 하부 소스 콘택이 노출되는 콘택홀을 형성하는 단계; 및상기 콘택홀을 도전 물질로 채워 상기 하부 소스 콘택과 전기적으로 연결되는 상부 소스 콘택을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 하부 소스 콘택의 상부 표면이 상기 상부 소스 콘택의 하부 표면 보다 1.5 내지 2 배 크게 형성하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 트렌치는 500nm 내지1000nm의 깊이로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 하부 소스 콘택 및 상기 상부 소스 콘택은 텅스텐 또는 폴리 실리콘막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 반도체 기판 상에 게이트 패턴들을 형성하는 단계;이온 주입 공정을 실시하여 상기 게이트 패턴들 사이의 상기 반도체 기판 내에 소스 영역을 형성하는 단계;상기 소스 영역 및 상기 게이트 패턴을 포함한 상기 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막, 상기 소스 영역 및 상기 반도체 기판을 선택 식각하여 상기 소스 영역이 관통되는 콘택홀을 형성하는 단계; 및상기 콘택홀을 도전 물질로 채워 소스 콘택을 형성하는 단계를 포함하는 플 래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 게이트 패턴을 형성한 후, 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 이온 주입 공정은 Ph 또는 As를 사용하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 이온 주입 공정은 Rp를 1 내지 200Å로 제어하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 이온 주입 공정은 불순물 주입 농도를 1E15~1E16 atom/cm2 로 하여 실시하는 플래시 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 콘택홀 형성 후, 상기 콘택홀의 측벽 및 저면에 배리어 금속층을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 14 항에 있어서,상기 배리어 금속층은 Ti와 TiN막을 단일 또는 이중막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 14 항에 있어서,상기 배리어 금속층을 형성한 후, 열처리 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 16 항에 있어서,상기 열처리 공정은 600 내지 800의 온도에서 실시하는 플래시 메모리 소자의 제조 방법.
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| KR1020070074590A KR20090011220A (ko) | 2007-07-25 | 2007-07-25 | 플래시 메모리 소자 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090011220A true KR20090011220A (ko) | 2009-02-02 |
Family
ID=40682394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070074590A KR20090011220A (ko) | 2007-07-25 | 2007-07-25 | 플래시 메모리 소자 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090011220A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8482055B2 (en) | 2010-12-31 | 2013-07-09 | Hynix Semiconductor Inc. | Non-volatile memory device and method for fabricating the same |
-
2007
- 2007-07-25 KR KR1020070074590A patent/KR20090011220A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8482055B2 (en) | 2010-12-31 | 2013-07-09 | Hynix Semiconductor Inc. | Non-volatile memory device and method for fabricating the same |
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