KR102212808B1 - 감소된 라인 부하를 위한 메모리 레이아웃 - Google Patents

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Abstract

본 출원의 다양한 실시예는 감소된 라인 부하를 위한 메모리 레이아웃에 관한 것이다. 일부 실시예에서, 메모리 디바이스는 비트 셀의 어레이, 제 1 도전성 라인, 제 2 도전성 라인 및 복수의 도전성 브리지를 포함한다. 제 1 및 제 2 도전성 라인은 예를 들어, 소스 라인 또는 일부 다른 도전성 라인일 수 있다. 비트 셀들의 어레이는 복수의 행 및 복수의 열을 포함하고, 복수의 열은 제 1 열 및 제 2 열을 포함한다. 제 1 도전성 라인은 제 1 열을 따라 연장되고 제 1 열의 비트 셀에 전기적으로 결합된다. 제 2 도전성 라인은 제 2 열을 따라 연장되고 제 2 열의 비트 셀에 전기적으로 결합된다. 도전성 브리지는 제 1 도전성 라인으로부터 제 2 도전성 라인까지 연장되어 제 1 도전성 라인 및 제 2 도전성 라인을 전기적으로 결합한다.

Description

감소된 라인 부하를 위한 메모리 레이아웃{MEMORY LAYOUT FOR REDUCED LINE LOADING}
관련 출원의 참조
본 출원은 2018년 5월 18일 출원된 미국 가출원 제62/673,233호의 우선권을 청구하며, 그 내용은 그 전체가 참조로서 통합된다.
기술 분야
본 발명은 감소된 라인 부하를 위한 메모리 레이아웃에 관한 것이다.
오늘날의 많은 전자 디바이스는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전력이 없을 때 데이터를 저장할 수 있는 전자 메모리이다. 차세대 비휘발성 메모리의 일부 유망한 후보로는 저항성 랜덤 액세스 메모리(resistive random-access memory, RRAM)를 포함한다. RRAM은 비교적 간단한 구조를 가지며 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor, CMOS) 로직 제조 공정과 호환가능하다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 감소된 라인 부하를 위한 레이아웃을 갖는 메모리 디바이스의 일부 실시 예의 블록도를 예시한다.
도 2a 내지 도 2h는 상이한 도전성 브릿지 구성을 갖는 도 1의 메모리 디바이스의 다양한 실시예의 블록도를 예시한다.
도 3a 및 도 3b는 도 1 및 도 2a 내지 도 2g 중 어느 하나의 메모리 디바이스에서 비트 셀의 다양한 실시예의 블록도를 예시한다.
도 4a 및 도 4b는 도 3a 및 도 3b의 비트 셀을 각각 갖는 도 1의 메모리 디바이스의 다양한 실시예의 블록도를 예시한다.
도 5a 내지 도 5c는 도 4b의 메모리 디바이스 부분의 일부 실시예의 다양한 상부 레이아웃을 예시한다.
도 6은 도전성 브리지가 2개 행의 피치를 갖는 도 5b의 메모리 디바이스 부분의 일부 대안적인 실시예의 상부 레이아웃을 예시한다.
도 7a 내지 도 7c는 도 5a 내지 도 5c의 메모리 디바이스 부분의 일부 실시예의 다양한 단면도를 예시한다.
도 8 내지 도 12는 감소된 라인 부하를 위한 레이아웃을 갖는 메모리 디바이스를 형성하는 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 13은 도 8 내지 도 12의 방법의 일부 실시예의 흐름도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM) 메모리 디바이스는 하나 이상의 비트 셀 뱅크를 포함하며, 각 뱅크는 복수의 비트 셀을 포함한다. 비트 셀은 복수의 행 및 복수의 열로 배열되고, 각각은 액세스 트랜지스터 및 RRAM 구조물을 포함한다. RRAM 구조물은 상단 전극, 하단 전극, 및 상단 전극과 하단 전극 사이에 개재된 금속 산화물 요소를 포함한다. 금속 산화물 요소는 데이터 비트를 나타내는 가변 저항을 가진다. 예를 들어, 금속 산화물 요소의 저 저항 상태는 바이너리 "1"을 나타낼 수 있는 반면, 금속 산화물 요소의 고 저항 상태는 바이너리 "0"을 나타낼 수 있다. 상단 전극으로부터 하단 전극으로 셋(set) 전압을 인가함으로써, 금속 산화물 요소는 저 저항 상태로 변경될 수 있다. 상단 전극으로부터 하단 전극으로 리셋(reset) 전압을 인가함으로써, 금속 산화물 요소는 고 저항 상태로 변경될 수 있다. 액세스 트랜지스터는 하단 전극을 통해 RRAM 구조물과 직렬로 전기적으로 결합된다.
각 비트 셀 뱅크는 복수의 워드 라인, 복수의 비트 라인, 및 복수의 소스 라인을 더 포함한다. 워드 라인 각각은 대응하는 행을 따라 연장되고 대응하는 행 내의 액세스 트랜지스터의 게이트 전극과 전기적으로 결합한다. 비트 라인 각각은 대응하는 열을 따라 연장되고 대응하는 열 내의 RRAM 구조물의 상단 전극과 전기적으로 결합한다. 소스 라인 각각은 대응하는 열을 따라 연장되고 대응하는 열 내의 액세스 트랜지스터를 통해 대응하는 컬럼의 RRAM 구조물의 하부 전극과 선택적으로 전기적으로 결합한다. 워드 라인은 행 단위로 비트 셀에 액세스를 허용하지만, 소스 및 비트 라인은 열 단위로 액세스된 비트 셀에 데이터를 기록하거나 그로부터 데이터를 판독할 수 있다.
비트 셀 뱅크는 종종 128개의 행과 512개의 행 사이에 있다. 그러나, 이는 긴 소스 및 비트 라인으로 이어지며, 그에 따라 소스 및 비트 라인은 높은 부하를 가진다. 높은 부하는 결국, 소스 및 비트 라인 상에 높은 최소 판독 전압 및 높은 최소 기록 전압으로 이어질 수 있다. 높은 최소 판독 전압 및 높은 최소 기록 전압 미만의 판독 전압 및 기록 전압은 비트 셀에 대해 판독하고 기록하는 동안의 불안정으로 이어진다. 또한, 높은 최소 판독 전압 및 높은 최소 기록 전압은 결국, 높은 동적 전력 소모로 이어질 수 있다. 긴 소스 및 비트 라인의 효과를 완화하는 하나의 해결책은 작은 비트 셀 뱅크를 사용하는 것이다. 예를 들어, 128개의 행을 갖는 하나의 큰 비트 셀 뱅크는 각각 64개의 행을 갖는 2개의 작은 비트 셀 뱅크로 대체될 수 있다. 그러나, 비트 셀 뱅크의 수를 증가시키는 것은 비트 셀에 의해 사용되는 영역을 증가시키고, 이는 비용을 증가시킬 수 있다.
본 출원의 다양한 실시예는 감소된 라인 부하를 위한 메모리 레이아웃에 관한 것이다. 일부 실시예에서, 메모리 디바이스는 비트 셀의 어레이, 제 1 도전성 라인, 제 2 도전성 라인 및 복수의 도전성 브리지를 포함한다. 제 1 및 제 2 도전성 라인은 예를 들어, 소스 라인 또는 일부 다른 도전성 라인일 수 있다. 비트 셀들의 어레이는 복수의 행 및 복수의 열을 포함하고, 복수의 열은 제 1 열 및 제 2 열을 포함한다. 제 1 도전성 라인은 제 1 열을 따라 연장되고 제 1 열의 비트 셀에 전기적으로 결합된다. 제 2 도전성 라인은 제 2 열을 따라 연장되고 제 2 열의 비트 셀에 전기적으로 결합된다. 도전성 브리지는 제 1 도전성 라인으로부터 제 2 도전성 라인까지 연장되어 제 1 도전성 라인 및 제 2 도전성 라인을 전기적으로 결합한다.
제 1 및 제 2 도전성 라인을 전기적으로 결합함으로써, 제 1 및 제 2 도전성 라인은 제 1 또는 제 2 도전성 라인의 개별적인 폭보다 큰(예를 들어, 대략 2배) 유효 폭을 갖는 복합 라인을 정의한다. 증가된 폭은 결국, 복합 라인을 따른 전압 강하가 낮도록 복합 라인을 따라 저항 및 부하를 감소시킨다. 낮은 전압 강하의 결과로서, 최소 판독 및 기록 전압이 낮고 동적 전력 소비가 낮다. 또한, 메모리 디바이스는 다수의 작은 비트 셀 뱅크 대신에 단일 비트 셀 뱅크를 가질 수 있으며, 이에 따라 메모리 밀도는 높고 비용은 낮을 수 있다.
도 1을 참조하면, 라인 부하를 감소시키 위한 모리 레이아웃을 갖는 메모리 디바이스의 일부 실시예의 블록도 (100)가 제공된다. 메모리 디바이스는 예를 들어 RRAM 메모리 디바이스, 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 메모리 디바이스, 강유전체 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 또는 일부 다른 적합한 유형의 메모리 디바이스일 수 있다. 메모리 디바이스는 복수의 비트 셀(102)을 포함한다. 예시의 용이함을 위해, 비트 셀(102) 중 일부만이 102로 라벨링된다.
비트 셀(102)은 M개의 열 및 N개의 행으로 구성되어 어레이(104)를 정의하며, 여기서 M 및 N은 0보다 큰 정수이다. 명료함을 위해, 열은 C1에서 CM으로 라벨링되고 행은 R1에서 RN으로 라벨링된다. 추가적으로, 비트 셀(102)은 데이터 비트를 나타내는 내부 데이터 상태를 가진다. 메모리 디바이스가 RRAM 메모리 디바이스인 일부 실시예에서, 비트 셀(102)은 내부 데이터 상태를 정의하는 가변 저항을 갖는 개별적인 금속 산화물 요소를 가진다. 예를 들어, 금속 산화물 요소의 저 저항 상태는 바이너리 "1"을 나타낼 수 있고, 금속 산화물 요소의 고 저항 상태는 바이너리 "0"을 나타낼 수 있거나, 또는 그 반대이다. 비트 셀(102)은 예를 들어, 1개의 트랜지스터 2개의 저항(one-transistor two-resistor; 1T1R) 비트 셀, 2개의 트랜지스터 1개의 저항(two-transistor one-resistor; 2T1R) 비트 셀, 1개의 트랜지스터 1개의 커패시터(one-transistor one-capacitor; 1T1C) 비트 셀, 2개의 트랜지스터 1개의 커패시터(two-transistor one-capacitor; 2T1C) 비트 셀, 또는 다른 적합한 유형의 비트 셀을 포함할 수 있다.
워드 라인 세트(도시되지 않음)는 행 단위의 비트 셀(102)의 선택을 용이하게 하는 반면, 비트 라인(106) 세트 및 소스 라인(108) 세트는 선택된 비트 셀에 대한 열 단위의 판독 및/또는 쓰기를 용이하게 한다. 예시의 용이함을 위해, 비트 라인(106) 중 단지 일부만이 106으로 라벨링되고, 소스 라인(108) 중 단지 일부만이 108로 라벨링된다. 비트 라인(106)은 어레이(104)의 제 1 측으로부터 제 1 측에 대향하는 어레이(104)의 제 2 측까지, 어레이(104)의 대응하는 열을 따라 측면 방향으로 연장된다. 또한, 비트 라인(106)은 대응하는 열에서 비트 셀과 전기적으로 결합한다. 명료함을 위해, 비트 라인(106)은 BL1 내지 BLM으로 라벨링되며, 여기서 M은 열의 수이다(상기 참조). 일부 실시예에서, 비트 라인(106)은 일대일 대응을 갖는 열에 대응한다. 예를 들어, 비트 라인(BL1)은 열(C1)에 대응할 수 있고, 비트 라인(BL2)은 열(C2)에 대응할 수 있고, 비트 라인(BL3)은 열(C3)에 대응할 수 있다.
어레이(104)의 열은 이웃하는 열의 쌍으로 그룹화되고, 소스 라인(108)은 어레이(104)의 제 1 측으로부터 어레이(104)의 제 2 측까지, 대응하는 이웃하는 열의 쌍을 따라 측면 방향으로 연장된다. 또한, 소스 라인(108)은 대응하는 이웃하는 열의 쌍에서 비트 셀과 전기적으로 결합한다. 명료함을 위해, 소스 라인(108)은 SL1 내지 SLX로 라벨링되고, 여기서 X는 이웃하는 열의 쌍의 수를 나타내는 정수이다. 일부 실시예에서, 소스 라인(108)은 일대일 대응을 갖는 이웃하는 열의 쌍에 대응한다. 예를 들어, 열(C1)과 열(C2)이 쌍을 이룰 수 있고 소스 라인(SL1)에 대응할 수 있으며, 열(C3) 및 열(C4)이 쌍을 이룰 수 있고 소스 라인(SL2)에 대응할 수 있는 등이다.
복수의 도전성 브리지(110)는 소스 라인(108)을 상호접속시켜 소스 라인(108) 상의 라인 부하를 감소시킨다. 도전성 브리지(110)는 열을 따라 이격되고 각각은 2개 이상의 소스 라인을 전기적으로 결합시킨다. 2개의 소스 라인을 전기적으로 결합함으로써, 2개의 소스 라인은 2개의 소스 라인의 개별적인 폭보다 큰(예를 들어, 대략 2배) 유효 폭을 갖는 복합 소스 라인을 정의한다. 증가된 폭은 결국, 복합 소스 라인을 따른 전압 강하가 낮도록 복합 소스 라인을 따라 저항 및 부하를 감소시킨다. 낮은 전압 강하의 결과로서, 최소 판독 및 기록 전압이 낮고 동적 전력 소비가 낮다. 또한, 메모리 디바이스는 다수의 작은 비트 셀 뱅크 대신에 단일 비트 셀 뱅크를 가질 수 있으며, 이에 따라 메모리 밀도는 높고 비용은 낮을 수 있다.
일부 실시예에서, 도전성 브리지(110)는 열을 따라 균일하게 이격되고/이격되거나 평행하게 측면 방향으로 길어진다(elongated). 일부 실시예에서, 도전성 브리지(110)는 소스 라인(108)에 직교하여 및/또는 가로질러 측면 방향으로 길어진다. 일부 실시예에서, 소스 라인(108)은 이웃하는 소스 라인의 쌍으로 그룹화되고, 도전성 브리지(110)는 각 쌍에서 이웃하는 소스를 전기적으로 결합시키고/결합시키거나 전기적으로 단락시킨다. 예를 들어, 소스 라인(SL1)과 소스 라인(SL2)은 쌍을 이루어 전기적으로 함께 결합될 수 있다. 일부 실시예에서, 도전성 브리지(110)는 소스 라인(108)과 함께 집적되고/집적되거나 연속된다. 일부 실시예에서, 도전성 브리지(110)는 구리, 알루미늄 구리, 알루미늄, 일부 다른 적합한 금속, 일부 다른 적합한 도전성 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
일부 실시예에서, 도전성 브리지들(110), 소스 라인(108), 비트 라인들(106) 또는 상기의 임의의 조합은 BEOL(back-end-of-line) 상호접속 구조물의 금속 층에 의해 정의된다. 예를 들어, 도전성 브리지(110) 및 소스 라인(108)은 BEOL 상호접속 구조물의 금속 1에서 정의될 수 있고/있거나 비트 라인(106)은 BEOL 상호접속 구조물의 금속 3 또는 4에서 정의될 수 있다.
도 2a 내지 도 2h를 참조하면, 도 1의 메모리 디바이스의 다양한 실시예의 블록도(200A 내지 200H)가 도전성 브리지(110)에 대해 상이한 구성을 가지고 제공된다. 도 2a 내지 도 2f는 적어도 6개의 행 및 적어도 12개의 열을 갖는 메모리 디바이스를 예시하고, 도 2g 및 도 2h는 적어도 4개의 행 및 적어도 8개의 열을 갖는 메모리 디바이스를 예시한다. 그러나. 이러한 크기는 제한으로서 해석되지 않아야 한다. 도 2a 내지 도 2f는 다른 실시예에서 더 많거나 더 적은 행 및/또는 더 많거나 더 적은 열을 가질 수 있다. 유사하게, 도 2g 내지 도 2h는 다른 실시예에서 더 많거나 더 적은 행 및/또는 더 많거나 더 적은 열을 가질 수 있다.
도 2a의 블록도(200A)에 의해 예시된 바와 같이, 소스 라인(108)은 중첩되지 않는 이웃하는 쌍으로 그룹화된다. 예를 들어, 소스 라인(SL1) 및 소스 라인(SL2)은 이웃하는 쌍으로 그룹화될 수 있다. 또한, 도전성 브리지(110)은 각각 이웃하는 소스 라인의 쌍 중 하나에 대응하며, 각각 대응하는 이웃하는 쌍 내의 소스 라인을 전기적으로 결합시킨다. 일부 실시예에서, 도전성 브리지(110)와 이웃하는 쌍 사이의 대응은 다대일(many-to-one)이다.
또한, 도 2a의 블록도(200A)에 의해 도시된 바와 같이, 도전성 브리지(110)는 열을 따라 균일하게 이격되고, 1개 행의 피치를 가진다. 따라서, 동일한 열에서 이웃하는 2개의 도전성 브리지는 예를 들어, 단일 열의 비트 셀에 의해 분리될 수 있다.
도 2b의 블록도(200B)에 의해 도시된 바와 같이, 도전성 브리지(110)가 2개 행의 피치를 갖는 도 2a의 변형예가 제공된다. 따라서, 동일한 열에서 이웃하는 2개의 도전성 브리지는 예를 들어, 2개 열의 비트 셀에 의해 분리될 수 있다.
도 2c의 블록도(200C)에 의해 도시된 바와 같이, 도전성 브리지(110)가 3개 행의 피치를 갖는 도 2a의 변형예가 제공된다. 따라서, 동일한 열에서 이웃하는 2개의 도전성 브리지는 예를 들어, 3개 행의 비트 셀에 의해 분리될 수 있다. 도 2a 내지 2c가 1개, 2개 및 3개 행의 피치를 갖는 도전성 브리지 (110)를 도시하긴 하지만, 다른 피치가 가능하다.
도 2d의 블록도(200D)에 의해 도시된 바와 같이, 소스 라인(108)은 3개의 소스 라인의 그룹으로 그룹화되고, 그룹은 중첩되지 않고, 각 그룹은 3개의 이웃하는 소스 라인을 포함한다. 예를 들어, 소스 라인(SL1), 소스 라인(SL2) 및 소스 라인(SL3)이 그룹화될 수 있다. 또한, 도전성 브리지(110)는 각각 그룹 중 하나에 대응하며, 각각 대응하는 그룹 내의 소스 라인을 전기적으로 결합시킨다. 일부 실시예에서, 도전성 브리지(110)와 그룹 사이의 대응은 다대일이다.
또한, 도 2d의 블록도(200D)에 의해 도시된 바와 같이, 도전성 브리지(110)는 열을 따라 균일하게 이격되고, 1개 행의 피치를 가진다.
도 2e의 블록도(200E)에 의해 도시된 바와 같이, 도전성 브리지(110)가 2개 행의 피치를 갖는 도 2d의 변형예가 제공된다. 도 2d 내지 2e가 1개 및 2개 행의 피치를 갖는 도전성 브리지 (110)를 도시하긴 하지만, 3개 행의 피치, 4개 행의 피치, 및 다른 피치가 가능하다.
도 2f의 블록도(200F)에 의해 도시된 바와 같이, 소스 라인(108)은 3개의 소스 라인의 그룹으로 그룹화되고, 그룹은 중첩되지 않고, 각 그룹은 3개의 이웃하는 소스 라인을 포함한다. 예를 들어, 소스 라인(SL1), 소스 라인(SL2) 및 소스 라인(SL3)이 그룹화될 수 있다. 또한, 도전성 브리지(110)는 각각 그룹 중 하나에 대응하며, 각각 대응하는 그룹 내의 2개의 소스 라인을 전기적으로 결합시킨다. 그룹 각각에서, 그룹에 대한 도전성 브릿지는 그룹의 제 1의 2개의 소스 라인을 전기적으로 결합시키는 것과 그룹의 제 2의 2개의 소스 라인을 전기적으로 결합시키는 것 사이를 교번한다. 예를 들어, 소스 라인(SL1), 소스 라인(SL2) 및 소스 라인(SL3)으로 구성된 그룹에서, 그룹에 대응하는 도전성 브리지는 소스 라인(SL1) 및 소스 라인(SL2)을 전기적으로 결합시키는 것과 소스 라인(SL2) 및 소스 라인(SL3)을 전기적으로 결합시키는 것을 교번할 수 있다. 일부 실시예에서, 도전성 브리지(110)와 그룹 사이의 대응은 다대일이다.
또한, 도 2f의 블록도(200F)에 의해 도시된 바와 같이, 도전성 브리지(110)는, 엇갈린 형상(staggered)이지만, 열을 따라 균일하게 이격되고, 1개 행의 피치를 가진다. 도 2f는 1개 행의 피치를 갖는 도전성 브리지(110)를 도시하긴 하지만, 2개 행의 피치, 3개 행의 피치 및 다른 피치가 가능하다.
도 2g의 블록도(200G)에 의해 도시된 바와 같이, 소스 라인(108)은, 그 쌍이 중첩되지 않고 각 쌍의 소스 라인이 단일 소스 라인에 의해 분리되도록, 쌍으로 그룹화된다. 예를 들어, 소스 라인(SL1, SL3)이 소스 라인(SL2)에 의해 분리되기 때문에, 소스 라인(SL1) 및 소스 라인(SL3)이 쌍을 이룰 수 있다. 또다른 예로서, 소스 라인(SL2, SL4)이 소스 라인(SL3)에 의해 분리되기 때문에, 소스 라인(SL2) 및 소스 라인(SL4)이 쌍을 이룰 수 있다. 또한, 도전성 브리지(110)은 각각 소스 라인의 쌍 중 하나에 대응하며, 각각 대응하는 이웃하는 쌍 내의 소스 라인을 전기적으로 결합시킨다. 일부 실시예에서, 도전성 브리지(110)와 소스 라인의 쌍 사이의 대응은 다대일이다.
또한, 도 2g의 블록도(200G)에 의해 도시된 바와 같이, 도전성 브리지(110)는 1개 행의 피치만큼 대응하는 열 내에서 균일하게 이격된다. 도 2f는 1개 행의 피치를 갖는 도전성 브리지(110)를 도시하긴 하지만, 2개 행의 피치, 3개 행의 피치 및 다른 피치가 가능하다.
도 2h의 블록도(200H)에 의해 도시된 바와 같이, 소스 라인(108)은 4개의 소스 라인의 그룹으로 그룹화되고, 그룹은 중첩되지 않고, 각 그룹은 4개의 이웃하는 소스 라인을 포함한다. 예를 들어, 소스 라인(SL1), 소스 라인(SL2), 소스 라인(SL3) 및 소스 라인(SL4)이 그룹화될 수 있다. 단 하나의 그룹만 예시되었음을 주목한다. 또한, 도전성 브리지(110)는 각각 그룹 중 하나에 대응하며, 각각 대응하는 그룹 내의 2개의 소스 라인을 전기적으로 결합시킨다. 그룹 각각에서, 그룹에 대한 도전성 브릿지는 그룹의 제 1 및 제 3 소스 라인을 전기적으로 결합시키는 것과 그룹의 제 2 및 제 4 소스 라인을 전기적으로 결합시키는 것 사이를 교번한다. 예를 들어, 소스 라인(SL1), 소스 라인(SL2), 소스 라인(SL3) 및 소스 라인(SL4)으로 구성된 그룹에서, 그룹 내의 도전성 브리지는 소스 라인(SL1) 및 소스 라인(SL3)을 전기적으로 결합시키는 것과 소스 라인(SL2) 및 소스 라인(SL4)을 전기적으로 결합시키는 것을 교번할 수 있다. 일부 실시예에서, 도전성 브리지(110)와 그룹 사이의 대응은 다대일이다.
또한, 도 2h의 블록도(200H)에 의해 도시된 바와 같이, 도전성 브리지(110)는, 엇갈린 형상이지만, 열을 따라 균일하게 이격되고, 1개 행의 피치를 가진다. 도 2f는 1개 행의 피치를 갖는 도전성 브리지(110)를 도시하긴 하지만, 2개 행의 피치, 3개 행의 피치 및 다른 피치가 가능하다.
도 3a를 참조하면, 도 1 및 도 2a 내지 도 2h 중 어느 하나의 비트 셀(102)의 일부 실시예의 블록도(300A)가 제공된다. 비트 셀(102)은 메모리 구조물(302) 및 액세스 트랜지스터(304)를 포함한다. 메모리 구조물(302) 및 액세스 트랜지스터(304)는 비트 라인(BL)으로부터 소스 라인(SL)까지 직렬로 전기적으로 결합되고, 액세스 트랜지스터(304)는 워드 라인(WL)에 의해 게이트된다(gated). 메모리 구조물(302)은 데이터 비트를 저장하도록 구성되며, 예를 들어 RRAM 구조물, MRAM 구조물, 또는 다른 적합한 메모리 구조물일 수 있다. 액세스 트랜지스터(304)는 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), 일부 다른 적합한 절연 게이트 전계 효과 트랜지스터(insulated-gate field-effect transistor; IGFET), 또는 다른 적합한 트랜지스터일 수 있다.
도 3b를 참조하면, 비트 셀(102)이 제 2 액세스 트랜지스터(306)를 더 포함하는 도 3a의 비트 셀(102)의 일부 대안적인 실시예의 블록도(300A)가 제공된다. 액세스 트랜지스터(304)[또한 제 1 액세스 트랜지스터(304)로서 알려짐] 및 제 2 액세스 트랜지스터(306)는 메모리 구조물(302)로부터 소스 라인(SL)까지 병렬로 전기적으로 결합된다. 또한, 제 1 및 제 2 액세스 트랜지스터(304, 306)는 각각 워드 라인(WL)[또한 제 1 워드 라인(WL)으로 알려짐] 및 제 2 워드 라인(WL')에 의해 게이트된다. 제 2 액세스 트랜지스터(306)는 예를 들어 MOSFET, IGFET, 또는 일부 다른 적합한 트랜지스터일 수 있다.
도 4a 및 도 4b를 참조하면, 도 1의 메모리 디바이스의 다양한 실시예의 블록도(400A, 400B)는 도 3a 및 도 3b의 비트 셀(102)의 실시예로 각각 제공된다. 또한, 행(R3)은 도 4a 및 도 4b의 조밀도를 향상시키기 위해 도 4a 및 도 4b에서 구체적으로 도시되지 않음을 주목한다.
도 4a의 블록도(400A)에 의해 예시된 바와 같이, 각각의 비트 셀(102)은 도 3a와 관련하여 도시되고 기술된다. 예시의 용이함을 위해, 비트 셀(102) 중 일부만이 102로 라벨링된다. 또한, 메모리 구조물(302) 및 액세스 트랜지스터(304)는 비트 셀(102)의 일부에 대해서만 라벨링된다.
워드 라인(402) 세트는 행 단위의 비트 셀(102)의 선택을 용이하게 하는 반면, 비트 라인(106) 세트 및 소스 라인(108) 세트는 선택된 비트 셀에 대한 열 단위의 판독 및/또는 쓰기를 용이하게 한다. 예시의 용이함을 위해, 비트 라인(106) 중 단지 일부만이 106으로 라벨링되고, 소스 라인(108) 중 단지 일부만이 108로 라벨링된다. 워드 라인(402)은 어레이(104)의 대응하는 행을 따라 측면 방향으로 연장된다. 또한, 워드 라인(402)은 대응하는 행에서 비트 셀과 전기적으로 결합한다. 명료함을 위해, 워드 라인(402)은 WL1 내지 WLN으로 라벨링되며, 여기서 N은 행의 수이다. 일부 실시예에서, 워드 라인(402)은 일대일 대응을 갖는 행에 대응한다. 예를 들어, 워드 라인(WL1)은 행(R1)에 대응할 수 있고, 워드 라인(WL2)은 행(R2)에 대응할 수 있는 등이다.
도 4b의 블록도(400B)에 의해 예시된 바와 같이, 각각의 비트 셀(102)이 도 3b와 관련하여 도시되고 기술되는 도 4a의 변형예가 제공된다. 도시의 용이함을 위해, 메모리 구조물(302), 제 1 액세스 트랜지스터(304), 및 제 2 액세스 트랜지스터(306)는 비트 셀들(102)의 일부에 대해서만 라벨링된다.
워드 라인(402) 세트[또한 제 1 워드 라인(402) 세트로 알려짐] 및 제 2 워드 라인(404) 세트는 행 단위의 비트 셀(102)의 선택을 용이하게 한다. 제 2 워드 라인(404)은 어레이(104)의 대응하는 행을 따라 측면 방향으로 연장된다. 또한, 제 2 워드 라인(404)은 대응하는 행에서 비트 셀과 전기적으로 결합한다. 명료함을 위해, 제 2 워드 라인(404)은 WL'1 내지 WL'N으로 라벨링되며, 여기서 N은 행의 수이다. 일부 실시예에서, 제 2 워드 라인(404)은 일대일 대응을 갖는 행에 대응한다. 예를 들어, 제 2 워드 라인(WL'1)은 행(R1)에 대응할 수 있고, 워드 라인(WL'2)은 행(R2)에 대응할 수 있는 등이다.
도 4a 및 도 4b가 도 1의 메모리 디바이스를 사용하는 도 3a 및 도 3b의 비트 셀 실시예를 도시하는 하지만, 그 비트 셀 실시예는 또다른 실시예에서 도 2a 내지 도 2g 중 어느 하나에서 사용될 수 있음을 인지해야 한다. 예를 들어, 도 2a의 비트 셀(102) 각각은 도 3a 또는 도 3b와 관련하여 예시될 수 있다. 또다른 예로서, 도 2e의 비트 셀(102) 각각은 도 3a 또는 도 3b와 관련하여 예시될 수 있다.
도 5a 내지 5c를 참조하면, 도 4b의 메모리 디바이스 부분의 일부 실시예의 다양한 상부 레이아웃(500A 내지 500C)이 제공된다. 상부 레이아웃(500A 내지 500C)은, 예를 들어 도 4b의 박스(BX) 내에서 취해질 수 있지만, 다른 위치가 가능하다. 도 5a의 상부 레이아웃(500A)은 콘택 비아 및 FEOL(front end of line) 내의 피처로 제한되어 와이어 및 와이어간 비아가 도시되지 않는다. 도 5b 및 도 5c의 상부 레이아웃(500B, 500C)은 도 5a의 피처를 포함하고, BEOL 내에 와이어를 더 포함한다.
도 5a의 상부 레이아웃(500A)에 의해 예시된 바와 같이, 비트 셀(102)은 반도체 기판(502)의 디바이스 영역(502d) 상에 각각 있다. 예시의 용이함을 위해, 비트 셀(102) 중 일부만이 식별된다. 디바이스 영역(502d)은 도 4b의 제 1 및 제 2 액세스 트랜지스터(304, 306)의 소스/드레인 영역(도시되지 않음)을 수용하고, 격리 구조물(504)에 의해 분리되고 구획된다. 디바이스 영역(502d) 및 격리 구조물(504)은 Y 방향으로 측면으로 연장된다. 예를 들어, Y 방향은 비트 셀의 어레이(104)에서 열에 대응할 수 있다. 예를 들어, 도 4b에서 열(C1 내지 C4)를 참조한다. 일부 실시예에서, 디바이스 영역들(502d) 및 격리 구조물(504)은 라인 형상이고 그리고/또는 서로 실질적으로 평행하다. 그러나 다른 형상이 가능하다. 반도체 기판(502)은 예를 들어, 벌크 실리콘 기판, 일부 다른 적합한 벌크 반도체 기판, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판 또는 일부 다른 적합한 반도체 기판일 수 있다. 격리 구조물(504)은 예를 들어, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조물, 딥 트렌치 격리(deep trench isolation; DTI) 구조물, 또는 일부 다른 적합한 트렌치 격리 구조물일 수 있다.
제 1 및 제 2 워드 라인(402, 404)은 디바이스 영역(502d) 및 격리 구조물(504)를 가로질러 X 방향으로 측면으로 연장된다. 예를 들어, X 방향은 비트 셀의 어레이(104)에서 행에 대응할 수 있다. 예를 들어, 도 4b에서 행(R1 내지 R4)을 참조한다. 일부 실시예에서, 제 1 및 제 2 워드 라인(402, 404)은 라인 형상이고 그리고/또는 서로 실질적으로 평행하다. 그러나 다른 형상이 가능하다. 제 1 워드 라인(402)은 도 4b의 제 1 액세스 트랜지스터(304)의 게이트 전극을 정의하고, 제 2 워드 라인(404)은 도 4b의 제 2 액세스 트랜지스터(306)의 게이트 전극을 정의한다. 제 1 및 제 2 워드 라인(402, 404)은 예를 들어, 도핑된 폴리실리콘, 금속, 일부 다른 적합한 도전성 재료(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
콘택 비아(506)는 단면에서 볼 때 디바이스 영역(502d) 위에 있고 상부 구조물에 비트 셀(102)의 컴포넌트를 전기적으로 결합시킨다. 예시의 용이함을 위해, 콘택 비아(506)의 일부만이 506으로 라벨링된다. 이러한 컴포넌트는 예를 들어, 도 4b의 제 1 액세스 트랜지스터(304)(도시되지 않음) 및 도 4b의 제 2 액세스 트랜지스터(306)(도시되지 않음)를 포함할 수 있다. 콘택 비아(506)는 예를 들어, 텅스텐, 일부 다른 적합한 금속 또는 도전성 재료, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
도 5b의 상부 레이아웃(500B)에 의해 도시된 바와 같이, 도 5a의 피처는 복수의 하위 레벨 와이어(508)를 따라 포함된다. 예시의 용이함을 위해, 하위 레벨 와이어(508) 중 일부만이 508로 라벨링된다. 단면에서 볼 때, 하위 레벨 와이어(508)는 반도체 기판(502) 위에 공통 렐리베이션(common elevation)을 가지며 콘택 비아(506)와 인접하거나 그렇지 않으면 이웃한다(도 5a 참조). 예를 들어, 하위 레벨 와이어(508)는 BEOL 상호접속 구조물에서 금속 1에 대응할 수 있다. 하위 레벨 와이어(508)는 소스 라인(108) 및 도전성 브리지(110)를 포함하는 복합 소스 라인(508a)을 포함한다. 복합 소스 라인(508a)은 사다리 형상의 레이아웃을 가지고, 사다리 형상의 레이아웃의 다리와 사다리 형상의 레이아웃의 가로대(rung)는 소스 라인(108) 및 도전성 브리지(110)에 의해 각각 정의된다. 하지만, 다른 실시예에서 다른 레이아웃이 가능하다.
소스 라인(108)은 각각 격리 구조물(504)(도 5a 참조) 상에 Y 방향으로 측면으로 연장되고, 도전성 브리지(110)는 X 방향으로 측면으로 연장된다. 일부 실시예에서, 소스 라인(108)은 라인 형상이고 그리고/또는 서로 실질적으로 평행하다. 유사하게, 일부 실시예에서, 도전성 브리지(110)는 라인 형상이고 그리고/또는 서로 실질적으로 평행하다. 그러나, 소스 라인(108) 및/또는 도전성 브리지(110)에 대해 다른 형상이 가능하다. 일부 실시예에서, 도전성 브리지(110)는 Y 방향으로 균등하게 이격된다. 소스 라인(108)은 콘택 비아(506)(도 5a 참조)에 의해 도 4b의 제 1 및 제 2 액세스 트랜지스터(304, 306)(도시되지 않음)에 전기적으로 결합된다.
상기 논의된 바와 같이, 도전성 브리지(110)는 각각 2개 이상의 소스 라인을 전기적으로 결합하여 소스 라인 상의 라인 부하를 감소시킨다. 2개의 소스 라인을 전기적으로 결합함으로써, 2개의 소스 라인은 2개의 소스 라인의 개별적인 폭보다 큰(예를 들어, 대략 2배) 유효 폭을 갖는 복합 소스 라인을 정의한다. 증가된 폭은 결국, 복합 소스 라인을 따른 전압 강하가 낮도록 복합 소스 라인을 따라 저항 및 부하를 감소시킨다. 낮은 전압 강하의 결과로서, 최소 판독 및 기록 전압이 낮고 동적 전력 소비가 낮다.
하위 레벨 와이어(508)는 하위 레벨 아일랜드(508b)을 더 포함한다. 예시의 용이함을 위해, 하위 레벨 아일랜드(508b) 중 일부만이 508b로 라벨링된다. 소스 라인(108)와 유사하게, 하위 레벨 아일랜드(508b)는 콘택 비아(506)(도 5a 참조)에 의해 도 4b의 제 1 및 제 2 액세스 트랜지스터(304, 306)(도시되지 않음)에 전기적으로 결합된다. 이하에서 알 수 있는 바와 같이, 하위 레벨 아일랜드(508b)는 메모리 구조물(도시되지 않음)을 형성하기 위한 베이스로서 역할을 하며, 메모리 구조물은 도 4b의 제 1 및 제 2 액세스 트랜지스터(304, 306)에 전기적으로 결합된다.
도 5c의 상부 레이아웃(500C)에 의해 도시된 바와 같이, 도 5b의 피처는 복수의 상위 레벨 와이어(510)를 따라 포함된다. 단면에서 볼 때, 상위 레벨 와이어(510)는 반도체 기판(502) 위에 공통 엘리베이션을 가지고 하위 레벨 와이어(508) 위에 놓인다. 상위 레벨 와이어(510)는 예를 들어 BEOL 상호접속 구조물에서 금속 3 또는 금속 4에 대응할 수 있다. 상위 레벨 와이어(510)는 비트 라인(106)을 포함한다. 비트 라인(106)은 각각 단면에서 볼 때 도 4b의 메모리 구조물(302)(도시되지 않음) 위에 놓이고 메모리 구조물(302)에 전기적으로 결합된다. 또한, 비트 라인(106)은 Y 방향으로 측면으로 연장된다. 일부 실시예에서, 비트 라인(106)은 라인 형상이고 그리고/또는 서로 실질적으로 평행하다. 그러나, 비트 라인(106)에 대해 다른 형상이 가능하다.
도전성 브리지(110) 및 소스 라인(108)은 단면에서 볼 때 반도체 기판(502) 위에 공통 엘리베이션에서 있는 것처럼 도시되지만, 대안적으로 도전성 브리지(110) 및 소스 라인(108)은 단면에서 볼 때 상이한 엘리베이션에서 있을 수 있다. 예를 들어, 도전성 브리지(110)는 BEOL 상호접속 구조물의 금속 2에 있을 수 있고, 소스 라인(108)은 BEOL 상호접속 구조물의 금속 1에 있을 수 있고, 또는 그 반대일 수 있다. 또한, 비트 셀(102)은 도 3b의 실시예를 사용하여 예시되었지만, 대안적으로 비트 셀(102)은 적어도 제 2 워드 라인(404)을 제거함으로써 도 3a의 실시예를 사용할 수 있다. 또한, 도전성 브리지(110)는 도 4b의 도전성 브리지 구성을 사용하여 예시되었지만, 대안적으로 도전성 브리지(110)는 도 1, 도 2a 내지 2h, 및 도 4a 중 임의의 하나의 도전성 브리지 구성을 사용할 수 있다.
도 6을 참조하면, 도전성 브리지 (110)가 1개 행의 피치 대신에 2개 행의 피치를 갖는 도 5b의 메모리 장치 부분의 일부 대안적인 실시예의 상부 레이아웃(600)이 제공된다. 따라서, 동일한 열에서 이웃하는 2개의 도전성 브리지는 예를 들어, 2개 열의 비트 셀에 의해 분리될 수 있다. 도 2a(1개 행의 피치를 가짐)을 도 2b(2개 행의 피치를 가짐)에 비교한다. 도전성 브리지(110)에 대해 2개 행 이상의 피치를 갖는 것은 하위 레벨 아일랜드(508b)의 설계 제약을 완화하고 하위 레벨 아일랜드(508b)가 1개 행의 피치보다 더 크게 되게 한다.
도 7a 내지 7c를 참조하면, 도 5a 내지 5c의 메모리 디바이스 부분의 일부 실시예의 다양한 단면도(700A 내지 700C)가 제공된다. 단면도(700A 내지 700C)는 예를 들어 도 5a 내지 5c의 라인 A 내지 라인 C를 따라 각각 취해질 수 있다.
도 7a의 단면도(700A)에 의해 도시된 바와 같이, 제 1 액세스 트랜지스터(304) 및 제 2 액세스 트랜지스터(306)가 반도체 기판(502) 상에 있다. 제 1 및 제 2 액세스 트랜지스터(304, 306)는 개별적인 소스/드레인 영역(702i) 및 공유 소스/드레인 영역(702s)을 포함한다. 개별적인 소스/드레인 영역(702i) 및 공유 소스/드레인 영역(702s)은 반도체 기판(502) 내에 있고 동일한 도핑형을 가지고, 이 도핑형은 반도체 기판(502)의 인접한 부분의 도핑형과는 상이하다. 또한, 공유 소스/드레인 영역(702s)은 개별적인 소스/드레인 영역(702i) 사이에 있다.
제 1 워드 라인(402) 및 제 2 워드 라인(404)은 각각 제 1 액세스 트랜지스터(304) 및 제 2 액세스 트랜지스터(306)의 게이트 전극을 정의한다. 그와 같이, 제 1 워드 라인(402)이 적절하게 바이어싱될 때, 제 1 워드 라인(402) 바로 아래의 반도체 기판(502)의 부분은 공유 소스/드레인 영역(702s)으로부터 개별 소스/드레인 영역(702i) 중 대응하는 소스/드레인 영역까지 도통될 수 있다. 유사하게, 제 2 워드 라인(404)이 적절하게 바이어싱될 때, 제 2 워드 라인(404) 바로 아래의 반도체 기판(502)의 부분은 공유 소스/드레인 영역(702s)으로부터 개별 소스/드레인 영역(702i) 중 대응하는 소스/드레인 영역까지 도통될 수 있다. 제 1 및 제 2 워드 라인(402, 404)은 대응하는 워드 라인 유전체 층(704)에 의해 반도체 기판(502)으로부터 이격되고, 예를 들어 도핑된 폴리실리콘, 금속, 일부 다른 적합한 도전성 재료(들), 또는 상기의 조합이거나 이들을 포함할 수 있다. 워드 라인 유전체 층(704)은 예를 들어 실리콘 산화물 및/또는 일부 다른 적합한 유전체(들)일 수 있다.
상호접속 구조물(706)는 제 1 및 제 2 액세스 트랜지스터(304, 306) 위에 놓인다. 상호접속 구조물(706)는 상호접속 유전체 층(708)을 포함하고, 복수의 비아 및 복수의 와이어를 더 포함한다. 상호접속 유전체 층(708)은 예를 들어 실리콘 산화물, 로우 k 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 로우 k 유전체는 약 3.9, 3, 2, 또는 1보다 작은 유전 상수 k를 갖는 유전체일 수 있다. 복수의 비아는 콘택 비아(506) 및 와이어간(inter-wire) 비아(710)를 포함한다. 복수의 와이어는 복합 소스 라인(508a), 하위 레벨 아일랜드(508b), 중간 레벨 아일랜드(712) 및 비트 라인(106)을 포함한다.
복합 소스 라인(508a) 및 하위 레벨 아일랜드(508b)는 반도체 기판(502) 위에 제 1 엘리베이션에서 있다. 복합 소스 라인(508a)은 도전성 브리지(110)를 포함하며, 예를 들면, 사다리 형상의 상부 레이아웃을 가질 수 있고 사다리 형상의 상부 레이아웃의 가로대는 도전성 브리지(110)에 의해 정의된다. 사다리 형상의 상부 레이아웃의 예는 도 5b에 있다. 복합 소스 라인(508a)은 사다리 형상의 상부 레이아웃을 가질 수 있긴 하지만, 다른 상부 레이아웃이 가능하다. 하위 레벨 아일랜드(508b)는 공유 소스/드레인 영역(702s) 위에 놓이고 콘택 비아(506)에 의해 공유 소스/드레인 영역(702s)에 전기적으로 결합된다. 중간 레벨 아일랜드(712)는 반도체 기판(502) 위에 제 2 엘리베이션에서 있고, 제 2 엘리베이션은 제 1 엘리베이션보다 크다. 또한, 중간 레벨 아일랜드(712)는 하위 레벨 아일랜드(508b) 위에 놓이고 와이어간 비아(710)에 의해 하위 레벨 아일랜드(508b)에 전기적으로 결합된다. 비트 라인(106)는 반도체 기판(502) 위에 제 3 엘리베이션에서 있고, 제 3 엘리베이션은 제 2 엘리베이션보다 크다.
비아 및 와이어는 상호접속 유전체 층(708) 내에 교호로 적층되어 도전성 경로를 정의한다. 콘택 비아(506), 와이어간 비아(710), 하위 레벨 아일랜드(508b), 및 중간 레벨 아일랜드(712)는 공유 소스/드레인 영역(702s)으로부터 메모리 구조물(302)까지의 도전성 경로를 정의한다. 또한, 비트 라인(106)은 메모리 구조물(302)로부터 메모리 디바이스의 주변부까지의 도전 경로를 정의한다. 상기 언급된 바와 같이, 메모리 구조물(302)은 데이터 비트를 저장하도록 구성되며, 예를 들어 RRAM 구조물, MRAM 구조물, 또는 다른 적합한 메모리 구조물일 수 있다.
도 7b의 단면도(700B)에 의해 예시된 바와 같이, 복합 소스 라인(508a)은 추가적인 콘택 비아(506)에 의해 개별적인 소스/드레인 영역(702i)에 전기적으로 결합되는 소스 라인(108)을 더 포함한다. 복합 소스 라인(508a)이 사다리 형상의 상부 레이아웃을 가지는 실시예에서, 사다리 형상의 다리는 소스 라인(108)에 의해 정의될 수 있다. 상기와 같이, 복합 소스 라인(508a)은 사다리 형상의 상부 레이아웃을 가질 수 있긴 하지만, 다른 상부 레이아웃이 가능하다.
도 7c의 단면도(700C)에 도시된 바와 같이, 공유 소스/드레인(702s)이 격리 구조물(504)의 쌍 사이에 개재된다. 또한, 콘택 비아(506), 하위 레벨 아일랜드(408b), 와이어간 비아(710), 및 중간 레벨 아일랜드(712)는 공유 소스/드레인 영역(702s)으로부터 메모리 구조물(302)까지의 도전성 경로를 정의한다.
도 7a 내지 도 7c의 단면도(700A 내지 700C)는 도 4b의 메모리 디바이스의 실시예를 사용하여 도시되지만, 단면도(700A 내지 700C)는 메모리 디바이스의 다른 실시예와 함께 사용될 수 있음을 이해해야 한다. 예를 들어, 단면도(700A 내지 700C)는 제 2 워드 라인(404) 및 제 2 액세스 트랜지스터(306)를 제거함으로써 도 4a의 메모리 디바이스의 실시예와 함께 사용될 수 있다.
도 8 내지 도 12를 참조하면, 감소된 라인 부하를 위한 레이아웃을 갖는 메모리 디바이스를 형성하는 방법의 일부 실시예의 일련의 단면도(800 내지 1200)가 제공된다. 이 방법은 예를 들어, 도 1, 도 2a 내지 도 2h, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6 및 도 7a 내지 도 7c 중 어느 하나의 메모리 디바이스를 형성하는데 사용될 수 있다. 그러나, 이 방법은 도 7a의 메모리 디바이스의 일부 실시예를 사용하여 예시된다. 따라서, 단면도(800 내지 1200)는 예를 들어, 도 5a 내지 도 5c 중 어느 하나의 라인 A를 따라 취해질 수 있다. 상기와 같이, 도 5a 내지 도 5c는 예를 들어, 도 4b의 박스(BX) 내에서 취해질 수 있다.
도 8의 단면도(800)에 의해 도시된 바와 같이, 제 1 액세스 트랜지스터(304) 및 제 2 액세스 트랜지스터(306)가 반도체 기판(502) 상에 형성된다. 제 1 및 제 2 액세스 트랜지스터(304, 306)는 개별적인 소스/드레인 영역(702i) 및 공유 소스/드레인 영역(702s)을 포함한다. 개별적인 소스/드레인 영역(702i) 및 공유 소스/드레인 영역(702s)은 개별적인 소스/드레인 영역(702i) 사이에 공유 소스/드레인 영역(702s)을 갖도록 반도체 기판(502) 내에 있다. 제 1 및 제 2 액세스 트랜지스터(304, 306)는 게이트 전극 및 게이트 유전체층을 더 포함한다. 게이트 전극은 각각 제 1 워드 라인(402) 및 제 2 워드 라인(404)에 의해 정의되고, 게이트 유전체 층은 워드 라인 유전체 층(704)에 의해 각각 정의된다. 워드 라인 유전체 층(704)은 각각 공유 소스/드레인 영역(702s)과 개별적인 소스/드레인 영역(702i) 중 각각의 소스/드레인 영역(702i) 사이에서 측면 방향으로 반도체 기판(502) 위에 놓인다. 또한, 제 1 및 제 2 워드 라인(402, 404)은 각각 워드 라인 유전체 층(704) 위에 놓인다.
일부 실시예에서, 제 1 및 제 2 액세스 트랜지스터(304, 306)를 형성하기위한 공정(306)은, 1) 반도체 기판(502) 상에 제 1 및 제 2 워드 라인(402, 404) 및 워드 라인 유전체 층(704)을 형성하는 단계; 및 2) 후속하여 개별적인 소스/드레인 영역(702i) 및 공유 소스/드레인 영역(702s)을 형성하는 단계를 포함한다.
일부 실시예에서, 제 1 및 제 2 워드 라인(402, 404) 및 워드 라인 유전체 층(704)을 형성하는 단계는, 1) 반도체 기판(502)을 덮는 유전체 층을 퇴적하는 단계; 2) 유전층을 덮는 도전성 층을 퇴적하는 단계; 및 3) 유전체 층 및 도전성 층을 각각 워드 라인 유전체 층(704) 및 제 1 및 제 2 워드 라인(402, 404)으로 패터닝하는 단계를 포함한다. 유전체 층의 퇴적은 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 열 산화, 일부 다른 적합한 퇴적 공정(들) 또는 상기의 임의의 조합에 의해 수행될 수 있다. 도전성 층의 퇴적은 예를 들어, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적합한 퇴적 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 패터닝은 예를 들어, 포토리소그래피/에칭 공정 및/또는 일부 다른 적합한 패터닝 공정(들)을 포함할 수 있다.
일부 실시예에서, 개별적인 소스/드레인 영역(702i) 및 공유 소스/드레인 영역(702s)은, 제 1 및 제 2 워드 라인(402, 404)를 제 위치에 두고 반도체 기판(502)으로 도펀트가 주입되는 이온 주입를 포함한다. 일부 실시예에서, 제 1 및 제 2 워드 라인(402, 404) 또는 제 1 및 제 2 워드 라인(402, 404) 상의 하드 마스크(도시되지 않음)는 이온 주입 동안에 마스크로서 역활을 한다. 대안적인 실시예에서, 일부 다른 도핑 공정(들)이 수행되어 개별적인 소스/드레인 영역(702i) 및 공유 소스/드레인 영역(702s)을 형성한다.
도 9의 단면도(900)에 의해 도시된 바와 같이, 상호접속 구조물(706)이 제 1 및 제 2 액세스 트랜지스터(304, 306) 상에 부분적으로 형성된다. 상호접속 구조물(706)은 상호접속 유전체 층(708), 콘택 비아(506), 및 복수의 하위 레벨 와이어(508)를 포함한다. 상호접속 유전체 층(708)은 층간 유전체(interlayer dielectric; ILD) 층(708ild)을 포함하고, ILD 층(708ild) 위에 놓인 금속간 유전체(intermetal dielectric; IMD) 층(708imd)을 더 포함한다. 콘택 비아(506)는 ILD 층(708ild) 내에 있고, ILD 층(708ild)을 통해 공유 소스/드레인 영역(702s)까지 연장된다. 복수의 하위 레벨 와이어(508)는 IMD 층(708imd) 내에 있고, 복합 소스 라인(508a) 및 하위 레벨 아일랜드(508b)를 포함한다. 복합 소스 라인(508a)은 단면도(900) 내에서 완전히 가시적이지 않음을 주목한다. 보다 완전한 뷰를 위해, 도 5b의 상부 레이아웃(500B)을 참조한다.
하위 레벨 아일랜드(508b)는 공유 소스/드레인 영역(702s) 위에 놓이고 콘택 비아(506)에 의해 공유 소스/드레인 영역(702s)에 전기적으로 결합된다. 복합 소스 라인(508a)은 도전성 브리지(110) 및 소스 라인(108)(도시되지 않음)을 포함한다. 소스 라인(108)은 단면도(900)의 외측에 있고 도전성 브리지(110)에 의해 함께 전기적으로 결합된다. 소스 라인(108) 중 제 1 소스 라인은 추가적인 콘택 비아(도시되지 않음)에 의해 단면도(900) 외측의 개별적인 소스/드레인 영역(702i)에 전기적으로 결합된다. 도 5a 내지 5c의 라인 B를 따른 2개의 콘택 비아(506)를 참조한다. 소스 라인(108) 중 제 2 소스 라인은 추가적인 콘택 비아(도시되지 않음)에 의해 단면도(900) 외측의 또다른 비트 셀의 개별적인 소스/드레인 영역(도시되지 않음)에 전기적으로 결합된다. 소스 라인(108)을 전기적으로 결합함으로써, 복합 소스 라인(508a)은 소스 라인(108)의 개별적인 폭보다 큰 유효 폭을 가지며, 그에 따라 복합 소스 라인(508a)의 저항은 소스 라인(108)의 개별적인 저항보다 적다. 이것은 라인 부하를 감소시키고 전력 효율을 향상시킨다.
일부 실시예에서, 상호접속 구조물(706)를 부분적으로 형성하는 공정은, 1) ILD 층(708ild)을 퇴적하는 단계; 2) ILD 층(708ild) 내에 콘택 비아(506)를 형성하는 단계; 3) IMD 층(708imd)을 퇴적하는 단계; 및 4) IMD 층(708im) 내에 복수의 하위 레벨 와이어(508)를 형성하는 단계를 포함한다. ILD 및 IMD 층(708ild, 708imd)의 퇴적은 예를 들어 CVD, PVD, 일부 다른 적합한 퇴적 공정, 또는 상기의 임의의 조합에 의해 수행될 수 있다. 콘택 비아(506)의 형성 및 하위 레벨 와이어(508)의 형성은 예를 들어, 단일 다마신 공정 또는 다른 적합한 공정에 의해 수행될 수 있다. 단일 다마신 공정은, 1) 유전체 층[예를 들어, ILD 층(708ild) 또는 IMD 층(708imd)]을 패터닝하여 형성되고 있는 도전성 피처의 레이아웃[예를 들어, 콘택 비아(506) 또는 복수의 하위 레벨 와이어(508)]을 갖는 개구부를 형성하는 단계; 2) 개구부를 충전하고 유전체 층을 덮는 도전성 층을 퇴적하는 단계; 및 3) 유전체 층에 도달할 때까지 도전성 층에 평탄화를 수행하는 단계를 포함한다. 패터닝은 예를 들어, 포토리소그래피/에칭 공정 또는 일부 다른 적합한 패터닝 공정에 의해 수행될 수 있다. 도전성 층의 퇴적은 예를 들어, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적합한 퇴적 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예를 들어 화학 기계적 연마(chemical mechanical polish; CMP) 또는 일부 다른 적합한 평탄화 공정에 의해 수행될 수 있다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 상호접속 구조물(706)은 추가적인 IMD 층(708imd), 중간 레벨 아일랜드(712), 및 와이어간 비아(710)를 포함하도록 연장된다. 추가적인 IMD 층(708imd)은 복수의 하위 레벨 와이어 (508) 위에 놓이고 중간 레벨 아일랜드(712)와 와이어간 비아(710) 모두를 수용한다. 중간 레벨 아일랜드(712)는 하위 레벨 아일랜드(508b) 위에 놓이고 와이어간 비아(710)에 의해 하위 레벨 아일랜드(508b)에 전기적으로 결합된다.
일부 실시예에서, 상호접속 구조물(706)을 연장하는 공정은, 1) 추가적인 IMD 층(708imd)을 퇴적하는 단계; 2) 추가적인 IMD 층(708imd)을 패터닝하여 중간 레벨 아일랜드(712) 및 와이어간 비아(710) 모두에 대한 레이아웃을 갖는 개구부를 형성하는 단계; 3) 개구부를 충전하고 추가적인 IMD 층(708imd)을 덮는 도전성 층을 퇴적하는 단계; 및 3) 추가적인 IMD 층(708imd)에 도달될 때까지 도전성 층에 평탄화를 수행하는 단계를 포함한다. 패터닝은 예를 들어 각각 포토리소그래피/에칭 공정 또는 다른 적합한 패터닝 공정인 일련의 개별적인 패터닝 공정에 의해 수행될 수 있다. 도전성 층의 퇴적은 예를 들어, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적합한 퇴적 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정에 의해 수행될 수 있다.
도시하지 않지만, 상호접속 구조물(706)의 연장은, 추가적인 IMD 층(708imd), 중간 레벨 아일랜드(712), 및 와이어간 비아(710)가 생각되도록, 다른 실시예에서는 생략될 수 있다. 또한, 상호접속 구조물(706)의 연장은, 추가적인 IMD 층(708imd), 중간 레벨 아일랜드(712), 및 와이어간 비아(710)가 1회 이상 반복되도록, 다른 실시예에서는 1회 이상 반복될 수 있다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 메모리 구조물(302)이 상호접속 구조물(706) 상에 형성된다. 메모리 구조물(302)은 공유 소스/드레인 영역(702s) 위에 놓이고, 상호접속 구조물(706)에 의해 공유 소스/드레인 영역(702s)에 전기적으로 결합된다. 메모리 구조물(302)은 예를 들어, RRAM 구조물, MRAM 구조물, 또는 다른 적합한 메모리 구조물일 수 있다.
일부 실시예에서, 메모리 구조물(302)을 형성하는 공정은, 1) 일련의 퇴적을 수행하여 하부 전극 층, 데이터 저장 층, 및 상부 전극 층을 포함하는 메모리 막을 형성하는 단계; 및 2) 메모리 구조물(302)로 메모리 막을 패터닝하는 단계를 포함한다. 하부 및 상부 전극 층의 퇴적은 예를 들어, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적합한 퇴적 공정(들), 또는 상기의 임의의 조합에 의해 수행될 수 있다. 데이터 저장 층의 퇴적은 예를 들어, CVD, PVD, 일부 다른 적합한 퇴적 공정(들), 또는 상기의 임의의 조합에 의해 수행될 수 있다. 패터닝은 예를 들어, 포토리소그래피/에칭 공정 또는 일부 다른 적합한 패터닝 공정(들)에 의해 수행될 수 있다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 상호접속 구조물(706)은 메모리 구조물(302) 주위에 연장되고, 이에 따라 추가적인 IMD 층(708imd) 및 비트 라인(106)이 형성된다. 추가적인 IMD 층(708imd)은 메모리 구조물(302)를 둘러싸고, 비트 라인(106)은 추가적인 IMD 층(708imd) 위에 놓인다. 또한, 비트 라인(106)은 메모리 구조물(302)에 전기적으로 결합된다.
일부 실시예에서, 상호접속 구조물(706)을 연장하는 공정은, 1) 추가적인 IMD 층(708imd)을 퇴적하는 단계; 2) 비트 라인(106)의 레이아웃을 갖는 개구부로 추가적인 IMD 층(708imd)을 패터닝하는 단계; 3) 개구부를 충전하고 추가적인 IMD 층(708imd)을 덮는 도전성 층을 퇴적하는 단계; 및 4) 유전체 층에 도달할 때까지 도전성 층에 평탄화를 수행하는 단계를 포함한다. 패터닝은 예를 들어, 포토리소그래피/에칭 공정 또는 일부 다른 적합한 패터닝 공정에 의해 수행될 수 있다. 도전성 층의 퇴적은 예를 들어, CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적합한 퇴적 공정, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정에 의해 수행될 수 있다.
도 8 내지 도 12의 단면도(800 내지 1200)는 방법을 참조하여 설명되지만, 도 8 내지 도 12에 도시된 구조물이 방법에 한정되지 않고 그 방법없이 단독으로 존재할 수 있음을 인지할 것이다. 추가적으로, 도 8 내지 도 12는 일련의 동작으로 설명되지만, 이들 동작은 다른 실시예에서 동작의 순서가 변경될 수 있다는 점에서 한정되지 않고, 개시된 방법은 다른 구조물에도 적용가능하다는 것을 인지할 것이다. 다른 실시예에서, 예시 및/또는 설명된 일부 동작은 전체적으로 또는 부분적으로 생략될 수 있다.
도 13을 참조하면, 도 8 내지 도 12의 방법의 일부 실시예의 흐름도(1300)가 제공된다. 방법은 예를 들어, 감소된 라인 부하를 위한 레이아웃을 갖는 메모리 디바이스를 형성하기 위해 채용될 수 있다.
1302에서, 기판 상에 액세스 트랜지스터의 어레이가 형성되고, 액세스 트랜지스터는 복수의 행 및 복수의 열로 구성되고, 열은 이웃하는 열의 쌍으로 그룹화된다. 예를 들어, 도 4b, 도 5a 및 도 8을 참조한다.
1304에서, 기판 위에 복수의 하위 레벨 와이어가 형성되고, 하위 레벨 와이어는 기판 위에 공통 엘리베이션을 가지고, 복수의 소스 라인, 복수의 브리지, 및 복수의 아일랜드를 포함한다. 예를 들어, 도 4b, 도 5b 및 도 9를 참조한다.
1304a에서, 복수의 하위 레벨 와이어를 형성하는 단계는 복수의 소스 라인을 형성하는 단계를 포하하고, 소스 라인 각각은 이웃하는 열의 쌍 중 하나에 개별적인 것이고, 이웃하는 열의 쌍 중 개별적인 열에서 액세스 트랜지스터의 소스에 전기적으로 결합된다.
1304b에서, 복수의 하위 레벨 와이어를 형성하는 단계는 복수의 브리지를 형성하는 단계를 포함하고, 브리지는 이웃하는 소스 라인을 전기적으로 결합시킨다. 이웃하는 소스 라인을 전기적으로 결함시킴으로써, 복합 소스 라인은 소스 라인의 개별적인 폭보다 큰 유효 폭을 갖도록 형성되고, 소스 라인에 비해 저항된 저항을 또한 가진다. 감소된 저항은 복합 소스 라인을 따라 부하를 감소시키고, 복합 소스 라인을 따라 전압 강하를 감소시키며, 최소 판독 및 기록 전압을 감소시키고, 동적 전력 소비를 감소시킨다. 이와 같이, 상기 방법으로 생성된 메모리 디바이스는 다수의 작은 비트 셀 뱅크 대신에, 단일의 큰 비트 셀 뱅크를 가질 수 있으며, 이는 메모리 밀도를 증가시키고 비용을 감소시킨다.
1304c에서, 복수의 하위 레벨 와이어를 형성하는 단계는 복수의 아일랜드를 형성하는 단계를 포함하고, 아일랜드 각각은 액세스 트랜지스터 중 개별적인 액세스 트랜지스터의 드레인 위에 놓이고 그 드레인에 전기적으로 결합된다.
1306에서, 복수의 메모리 구조물이 형성되고, 메모리 구조물은 각각 아일랜드 위에 놓이고 아일랜드에 전기적으로 결합된다. 예를 들어, 도 4b, 도 10 및 도 11을 참조한다.
1308에서, 메모리 구조물 위에 복수의 상위 레벨 와이어를 형성하고, 상위 레벨 와이어는 기판 위에 공통 엘리베이션을 가지고 복수의 비트 라인을 포함하며, 복수의 비트 라인은 각각 메모리 구조물 위에 놓이고 메모리 구조물에 전기적으로 결합된다. 예를 들어, 도 4b, 도 5c 및 도 12를 참조한다.
도 13의 흐름도(1300)가 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로서 해석되어서는 안됨이 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 요구되는 것은 아닐 수 있고, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
일부 실시예에 있어서, 본 출원은 메모리 디바이스를 제공하고, 상기 메모리 디바이스는, 복수의 행 및 복수의 열을 포함하는 비트 셀의 어레이 - 상기 복수의 열은 제 1 열 및 제 2 열을 포함함 - ; 상기 제 1 열을 따라 연장되는 제 1 도전성 라인 - 상기 제 1 도전성 라인은 상기 제 1 열에서 상기 어레이의 비트 셀에 전기적으로 결합됨 - ; 상기 제 2 열을 따라 연장되는 제 2 도전성 라인 - 상기 제 2 도전성 라인은 상기 제 2 열에서 상기 어레이의 비트 셀에 전기적으로 결합됨 - ; 및 상기 제 1 도전성 라인으로부터 상기 제 2 도전성 라인까지 연장되어 상기 제 1 도전성 라인과 상기 제 2 도전성 라인을 전기적으로 결합하는 복수의 도전성 브리지를 포함한다. 일부 실시예에 있어서, 상기 복수의 열은 제 3 열 및 제 4 열을 더 포함하고, 상기 제 1 도전성 라인은 상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되며, 상기 제 2 도전성 라인은 상기 제 4 열을 따라 연장되고 상기 제 4 열에서 상기 어레이의 비트 셀에 전기적으로 결합된다. 일부 실시예에 있어서, 상기 도전성 브리지는 상기 제 1 열을 따라 균일하게 이격된다. 일부 실시예에 있어서, 상기 도전성 브리지는 라인 형상이고 상기 제 1 도전성 라인 및 상기 제 2 도전성 라인까지 가로질러 평행하게 연장된다. 일부 실시예에 있어서, 상기 복수의 도전성 브리지는 제 1 도전성 브리지 및 제 2 도전성 브리지를 포함하고, 상기 제 1 도전성 브리지 및 상기 제 2 도전성 브리지는 인접하고 상기 어레이의 2개의 행에 의해 상기 제 1 열을 따라 분리된다. 일부 실시예에 있어서, 상기 복수의 열은 제 3 열을 더 포함하고, 상기 메모리 디바이스는 상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되는 제 3 도전성 라인을 더 포함하고, 상기 도전성 브리지는 상기 제 1 열로부터 상기 제 2 열까지, 그리고 상기 제 2 열로부터 상기 제 3 열까지 연장된다. 일부 실시예에 있어서, 상기 복수의 열은 제 3 열을 더 포함하고, 상기 도전성 브리지는 상기 제 1 도전성 라인 및 상기 제 2 도전성 라인에서 각각 시작하고 끝나도록 상기 제 1 도전성 라인과 상기 제 2 도전성 라인 사이에서 연장되며; 상기 메모리 디바이스는, 상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되는 제 3 도전성 라인; 및 상기 제 2 도전성 라인 및 상기 제 3 도전성 라인에서 각각 시작하고 끝나도록 상기 제 2 도전성 라인과 상기 제 3 도전성 라인 사이에서 연장되는 복수의 제 2 도전성 브리지를 더 포함하고, 상기 도전성 브리지 및 상기 제 2 도전성 브리지는 상기 제 2 도전성 라인을 따라 서로 이격되어 교호한다. 일부 실시예에 있어서, 상기 어레이의 비트 셀은 2T1R RRAM 셀이다. 일부 실시예에 있어서, 상기 어레이의 비트 셀은 1T1R RRAM 셀이다.
일부 실시예에 있어서, 본 출원은 메모리 디바이스를 형성하는 방법을 제공하고, 상기 방법은 기판 상에 액세스 디바이스의 어레이를 형성하는 단계 - 상기 액세스 디바이스의 어레이는 복수의 행 및 복수의 열을 포함하고, 상기 열은 이웃하는 열의 쌍(pair)으로 그룹화됨 - ; 상기 액세스 디바이스의 어레이 위에 복수의 와이어를 형성하는 단계 - 상기 복수의 와이어는, 제 1 소스 라인 및 제 2 소스 라인을 포함하는 복수의 소스 라인 - 상기 소스 라인 각각은 상기 이웃하는 열의 쌍 중 하나에 개별적인 것이며, 상기 개별적인 이웃하는 열의 쌍에서 상기 어레이의 액세스 디바이스에 전기적으로 결합됨 - , 및 상기 제 1 소스 라인과 상기 제 2 소스 라인 사이에서 연장되어 상기 제 1 소스 라인 및 제 2 소스 라인을 전기적으로 결합하는 복수의 브리지를 포함함 - ; 및 상기 복수의 와이어 위에 메모리 구조물의 어레이를 형성하는 단계 - 상기 메모리 구조물은 상기 와이어를 통해 상기 액세스 디바이스에 각각 전기적으로 결합됨 -를 포함한다. 일부 실시예에 있어서, 상기 와이어는 기판 위의 공통 엘리베이션을 가지고, 상기 제 1 소스 라인, 상기 제 2 소스 라인, 및 상기 복수 브리지는 함께 집적된다. 일부 실시예에 있어서, 상기 복수의 와이어를 형성하는 단계는, 상기 액세스 디바이스 위에 유전체 층을 퇴적하는 단계; 상기 와이어의 레이아웃을 갖는 개구부를 형성하도록 상기 유전체 층을 패터닝하는 단계; 상기 개구부를 충전하고 상기 유전체 층을 덮는 도전성 층을 퇴적하는 단계; 및 상기 유전체 층에 도달할 때까지 상기 도전성 층에 평탄화를 수행하는 단계를 포함한다. 일부 실시예에 있어서, 상기 제 1 소스 라인과 상기 제 2 소스 라인은 개재된 소스 라인없이 이웃한다. 일부 실시예에 있어서, 상기 브리지는 상기 제 1 소스 라인 및 상기 제 2 소스 라인에서 각각 시작하고 끝나는 라인 형상의 상부 레이아웃으로 형성된다. 일부 실시예에 있어서, 상기 방법은, 상기 메모리 구조물의 어레이 위에 복수의 제 2 와이어를 형성하는 단계를 더 포함하고, 상기 복수의 제 2 와이어는 상기 제 1 소스 라인과 상기 제 2 소스 라인 사이의 비트 라인을 포함하고, 상기 비트 라인은 상기 열 중 하나에 개별적인 것이며 상기 개별적인 열 위에 놓인 메모리 구조물에 전기적으로 결합된다.
일부 실시예에 있어서, 본 출원은 또다른 메모리 디바이스를 제공하고, 상기 메모리 디바이스는, 비트 셀의 어레이 - 상기 어레이는 복수의 행 및 복수의 열을 포함하고, 상기 복수의 열은 제 1 이웃하는 열의 쌍 및 제 2 이웃하는 열의 쌍을 포함함 - ; 및 상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍에서 상기 어레이의 비트 셀에 전기적으로 결합된 도전성 구조물 - 상기 도전성 구조물은 사다리 형상의 상부 레이아웃을 가지고, 상기 사다리 형상의 상부 레이아웃의 다리는 상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍을 따라 각각 길어짐 - 을 포함한다. 일부 실시예에 있어서, 상기 어레이의 비트 셀은 개별적인 액세스 트랜지스터를 포함하고, 상기 도전성 구조물은 상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍의 각 열에서 액세스 트랜지스터의 제 1 소스/드레인 영역에 전기적으로 결합된다. 일부 실시예에 있어서, 상기 어레이의 비트 셀은 개별적인 메모리 구조물을 포함하고, 상기 메모리 구조물은 각각, 상기 액세스 트랜지스터의 제 2 소스/드레인 영역 위에 놓이고 상기 제 2 소스/드레인 영역에 전기적으로 결합된다. 일부 실시예에 있어서, 상기 사다리 형상의 상부 레이아웃의 가로대는 2개 행의 피치를 가지고 상기 어레이의 열에 가로질러 길어진다. 일부 실시예에 있어서, 상기 복수의 열은 제 3 이웃하는 열의 쌍을 포함하고, 상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍은 상기 제 3 이웃하는 열의 쌍에 의해 분리된다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 메모리 디바이스에 있어서,
복수의 행 및 복수의 열을 포함하는 비트 셀의 어레이 - 상기 복수의 열은 제 1 열 및 제 2 열을 포함함 - ;
상기 제 1 열을 따라 연장되는 제 1 도전성 라인 - 상기 제 1 도전성 라인은 상기 제 1 열에서 상기 어레이의 비트 셀에 전기적으로 결합됨 - ;
상기 제 2 열을 따라 연장되는 제 2 도전성 라인 - 상기 제 2 도전성 라인은 상기 제 2 열에서 상기 어레이의 비트 셀에 전기적으로 결합됨 - ; 및
상기 제 1 도전성 라인으로부터 상기 제 2 도전성 라인까지 연장되어 상기 제 1 도전성 라인과 상기 제 2 도전성 라인을 전기적으로 결합하는 복수의 도전성 브리지
를 포함하는, 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 복수의 열은 제 3 열 및 제 4 열을 더 포함하고,
상기 제 1 도전성 라인은 상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되며,
상기 제 2 도전성 라인은 상기 제 4 열을 따라 연장되고 상기 제 4 열에서 상기 어레이의 비트 셀에 전기적으로 결합되는 것인, 메모리 디바이스.
실시예 3. 실시예 1에 있어서,
상기 도전성 브리지는 상기 제 1 열을 따라 균일하게 이격되는 것인, 메모리 디바이스.
실시예 4. 실시예 1에 있어서,
상기 도전성 브리지는 라인 형상이고 상기 제 1 도전성 라인 및 상기 제 2 도전성 라인까지 가로질러 평행하게 연장되는 것인 메모리 디바이스.
실시예 5. 실시예 1에 있어서,
상기 복수의 도전성 브리지는 제 1 도전성 브리지 및 제 2 도전성 브리지를 포함하고,
상기 제 1 도전성 브리지 및 상기 제 2 도전성 브리지는 인접하고 상기 어레이의 2개의 행에 의해 상기 제 1 열을 따라 분리되는 것인, 메모리 디바이스.
실시예 6. 실시예 1에 있어서,
상기 복수의 열은 제 3 열을 더 포함하고,
상기 메모리 디바이스는 상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되는 제 3 도전성 라인을 더 포함하고,
상기 도전성 브리지는 상기 제 1 열로부터 상기 제 2 열까지, 그리고 상기 제 2 열로부터 상기 제 3 열까지 연장되는 것인, 메모리 디바이스.
실시예 7. 실시예 1에 있어서,
상기 복수의 열은 제 3 열을 더 포함하고,
상기 도전성 브리지는 상기 제 1 도전성 라인 및 상기 제 2 도전성 라인에서 각각 시작하고 끝나도록 상기 제 1 도전성 라인과 상기 제 2 도전성 라인 사이에서 연장되며;
상기 메모리 디바이스는,
상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되는 제 3 도전성 라인; 및
상기 제 2 도전성 라인 및 상기 제 3 도전성 라인에서 각각 시작하고 끝나도록 상기 제 2 도전성 라인과 상기 제 3 도전성 라인 사이에서 연장되는 복수의 제 2 도전성 브리지
를 더 포함하고, 상기 도전성 브리지 및 상기 제 2 도전성 브리지는 상기 제 2 도전성 라인을 따라 서로 이격되어 교호하는 것인, 메모리 디바이스.
실시예 8. 실시예 1에 있어서,
상기 어레이의 비트 셀은 2개의 트랜지스터 1개의 저항기(two-transistor one-resistor; 2T1R) 랜덤 액세스 메모리(random-access memory; RRAM) 셀인 것인, 메모리 디바이스.
실시예 9. 실시예 1에 있어서,
상기 어레이의 비트 셀은 1개의 트랜지스터 1개의 저항기(one-transistor one-resistor; 1T1R) 랜덤 액세스 메모리(random-access memory; RRAM) 셀인 것인, 메모리 디바이스.
실시예 10. 메모리 디바이스를 형성하는 방법에 있어서,
기판 상에 액세스 디바이스의 어레이를 형성하는 단계 - 상기 액세스 디바이스의 어레이는 복수의 행 및 복수의 열을 포함하고, 상기 열은 이웃하는 열의 쌍(pair)으로 그룹화됨 - ;
상기 액세스 디바이스의 어레이 위에 복수의 와이어를 형성하는 단계 - 상기 복수의 와이어는,
제 1 소스 라인 및 제 2 소스 라인을 포함하는 복수의 소스 라인 - 상기 소스 라인 각각은 상기 이웃하는 열의 쌍 중 하나에 개별적인 것이며, 상기 개별적인 이웃하는 열의 쌍에서 상기 어레이의 액세스 디바이스에 전기적으로 결합됨 - , 및
상기 제 1 소스 라인과 상기 제 2 소스 라인 사이에서 연장되어 상기 제 1 소스 라인 및 제 2 소스 라인을 전기적으로 결합하는 복수의 브리지를 포함함 - ; 및
상기 복수의 와이어 위에 메모리 구조물의 어레이를 형성하는 단계 - 상기 메모리 구조물은 상기 와이어를 통해 상기 액세스 디바이스에 각각 전기적으로 결합됨 -
를 포함하는, 메모리 디바이스 형성 방법.
실시예 11. 실시예 10에 있어서,
상기 와이어는 기판 위의 공통 엘리베이션(common elevation)을 가지고, 상기 제 1 소스 라인, 상기 제 2 소스 라인, 및 상기 복수 브리지는 함께 집적되는 것인, 메모리 디바이스 형성 방법.
실시예 12. 실시예 10에 있어서,
상기 복수의 와이어를 형성하는 단계는,
상기 액세스 디바이스 위에 유전체 층을 퇴적하는 단계;
상기 와이어의 레이아웃을 갖는 개구부를 형성하도록 상기 유전체 층을 패터닝하는 단계;
상기 개구부를 충전하고 상기 유전체 층을 덮는 도전성 층을 퇴적하는 단계; 및
상기 유전체 층에 도달할 때까지 상기 도전성 층에 평탄화를 수행하는 단계를 포함하는 것인, 메모리 디바이스 형성 방법.
실시예 13. 실시예 10에 있어서,
상기 제 1 소스 라인과 상기 제 2 소스 라인은 개재된 소스 라인없이 이웃하는 것인, 메모리 디바이스 형성 방법.
실시예 14. 실시예 10에 있어서,
상기 브리지는 상기 제 1 소스 라인 및 상기 제 2 소스 라인에서 각각 시작하고 끝나는 라인 형상의 상부 레이아웃으로 형성되는 것인, 메모리 디바이스 형성 방법.
실시예 15. 실시예 10에 있어서,
상기 메모리 구조물의 어레이 위에 복수의 제 2 와이어를 형성하는 단계
를 더 포함하고, 상기 복수의 제 2 와이어는 상기 제 1 소스 라인과 상기 제 2 소스 라인 사이의 비트 라인을 포함하고,
상기 비트 라인은 상기 열 중 하나에 개별적인 것이며 상기 개별적인 열 위에 놓인 메모리 구조물에 전기적으로 결합되는 것인, 메모리 디바이스 형성 방법.
실시예 16. 메모리 디바이스에 있어서,
비트 셀의 어레이 - 상기 어레이는 복수의 행 및 복수의 열을 포함하고, 상기 복수의 열은 제 1 이웃하는 열의 쌍 및 제 2 이웃하는 열의 쌍을 포함함 - ; 및
상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍에서 상기 어레이의 비트 셀에 전기적으로 결합된 도전성 구조물 - 상기 도전성 구조물은 사다리 형상의 상부 레이아웃을 가지고, 상기 사다리 형상의 상부 레이아웃의 다리는 상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍을 따라 각각 길어짐 -
을 포함하는, 메모리 디바이스.
실시예 17. 실시예 16에 있어서,
상기 어레이의 비트 셀은 개별적인 액세스 트랜지스터를 포함하고,
상기 도전성 구조물은 상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍의 각 열에서 액세스 트랜지스터의 제 1 소스/드레인 영역에 전기적으로 결합되는 것인, 메모리 디바이스.
실시예 18. 실시예 17에 있어서,
상기 어레이의 비트 셀은 개별적인 메모리 구조물을 포함하고,
상기 메모리 구조물은 각각, 상기 액세스 트랜지스터의 제 2 소스/드레인 영역 위에 놓이고 상기 제 2 소스/드레인 영역에 전기적으로 결합되는 것인, 메모리 디바이스.
실시예 19. 실시예 16에 있어서,
상기 사다리 형상의 상부 레이아웃의 가로대(rung)는 2개 행의 피치를 가지고 상기 어레이의 열에 가로질러 길어지는 것인, 메모리 디바이스.
실시예 20. 실시예 16에 있어서,
상기 복수의 열은 제 3 이웃하는 열의 쌍을 포함하고, 상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍은 상기 제 3 이웃하는 열의 쌍에 의해 분리되는 것인, 메모리 디바이스.

Claims (10)

  1. 메모리 디바이스에 있어서,
    복수의 행 및 복수의 열을 포함하는 비트 셀의 어레이 - 상기 복수의 열은 제 1 열 및 제 2 열을 포함함 - ;
    상기 제 1 열을 따라 연장되는 제 1 도전성 라인 - 상기 제 1 도전성 라인은 상기 제 1 열에서 상기 어레이의 비트 셀에 전기적으로 결합됨 - ;
    상기 제 2 열을 따라 연장되는 제 2 도전성 라인 - 상기 제 2 도전성 라인은 상기 제 2 열에서 상기 어레이의 비트 셀에 전기적으로 결합됨 - ; 및
    상기 제 1 도전성 라인으로부터 상기 제 2 도전성 라인까지 연장되어 상기 제 1 도전성 라인과 상기 제 2 도전성 라인을 전기적으로 결합하는 복수의 도전성 브리지
    를 포함하는, 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 열은 제 3 열 및 제 4 열을 더 포함하고,
    상기 제 1 도전성 라인은 상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되며,
    상기 제 2 도전성 라인은 상기 제 4 열을 따라 연장되고 상기 제 4 열에서 상기 어레이의 비트 셀에 전기적으로 결합되는 것인, 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 도전성 브리지는 상기 제 1 열을 따라 균일하게 이격되는 것인, 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 도전성 브리지는 라인 형상이고 상기 제 1 도전성 라인 및 상기 제 2 도전성 라인까지 가로질러 평행하게 연장되는 것인 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 복수의 도전성 브리지는 제 1 도전성 브리지 및 제 2 도전성 브리지를 포함하고,
    상기 제 1 도전성 브리지 및 상기 제 2 도전성 브리지는 인접하고 상기 어레이의 2개의 행에 의해 상기 제 1 열을 따라 분리되는 것인, 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 복수의 열은 제 3 열을 더 포함하고,
    상기 메모리 디바이스는, 상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되는 제 3 도전성 라인을 더 포함하고,
    상기 도전성 브리지는 상기 제 1 열로부터 상기 제 2 열까지, 그리고 상기 제 2 열로부터 상기 제 3 열까지 연장되는 것인, 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 복수의 열은 제 3 열을 더 포함하고,
    상기 도전성 브리지는 상기 제 1 도전성 라인 및 상기 제 2 도전성 라인에서 각각 시작하고 끝나도록 상기 제 1 도전성 라인과 상기 제 2 도전성 라인 사이에서 연장되며;
    상기 메모리 디바이스는,
    상기 제 3 열을 따라 연장되고 상기 제 3 열에서 상기 어레이의 비트 셀에 전기적으로 결합되는 제 3 도전성 라인; 및
    상기 제 2 도전성 라인 및 상기 제 3 도전성 라인에서 각각 시작하고 끝나도록 상기 제 2 도전성 라인과 상기 제 3 도전성 라인 사이에서 연장되는 복수의 제 2 도전성 브리지
    를 더 포함하고, 상기 도전성 브리지 및 상기 제 2 도전성 브리지는 상기 제 2 도전성 라인을 따라 서로 이격되어 교호하는 것인, 메모리 디바이스.
  8. 제 1 항에 있어서,
    상기 어레이의 비트 셀은 2개의 트랜지스터 1개의 저항기(two-transistor one-resistor; 2T1R) 랜덤 액세스 메모리(random-access memory; RRAM) 셀 또는 1개의 트랜지스터 1개의 저항기(one-transistor one-resistor; 1T1R) 랜덤 액세스 메모리(random-access memory; RRAM) 셀인 것인, 메모리 디바이스.
  9. 메모리 디바이스를 형성하는 방법에 있어서,
    기판 상에 액세스 디바이스의 어레이를 형성하는 단계 - 상기 액세스 디바이스의 어레이는 복수의 행 및 복수의 열을 포함하고, 상기 열은 이웃하는 열의 쌍(pair)으로 그룹화됨 - ;
    상기 액세스 디바이스의 어레이 위에 복수의 와이어를 형성하는 단계 - 상기 복수의 와이어는,
    제 1 소스 라인 및 제 2 소스 라인을 포함하는 복수의 소스 라인 - 상기 소스 라인 각각은, 상기 이웃하는 열의 쌍 중 하나에 개별적인 것이며, 상기 개별적인 이웃하는 열의 쌍에서 상기 어레이의 액세스 디바이스에 전기적으로 결합됨 - , 및
    상기 제 1 소스 라인과 상기 제 2 소스 라인 사이에서 연장되어 상기 제 1 소스 라인 및 제 2 소스 라인을 전기적으로 결합하는 복수의 브리지를 포함함 - ; 및
    상기 복수의 와이어 위에 메모리 구조물의 어레이를 형성하는 단계 - 상기 메모리 구조물은 상기 와이어를 통해 상기 액세스 디바이스에 각각 전기적으로 결합됨 -
    를 포함하는, 메모리 디바이스 형성 방법.
  10. 메모리 디바이스에 있어서,
    비트 셀의 어레이 - 상기 어레이는 복수의 행 및 복수의 열을 포함하고, 상기 복수의 열은 제 1 이웃하는 열의 쌍 및 제 2 이웃하는 열의 쌍을 포함함 - ; 및
    상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍에서 상기 어레이의 비트 셀에 전기적으로 결합된 도전성 구조물 - 상기 도전성 구조물은 사다리 형상의 상부 레이아웃을 가지고, 상기 사다리 형상의 상부 레이아웃의 다리는 상기 제 1 이웃하는 열의 쌍 및 상기 제 2 이웃하는 열의 쌍을 따라 각각 길어짐 -
    을 포함하는, 메모리 디바이스.
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