DE102018126874A1 - Speicherlayout für verringerte Leitungsbelastung - Google Patents

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DE102018126874A1
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Chih-Yang Chang
Wen-Ting Chu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Verschiedene Ausführungsformen der vorliegenden Anmeldung betreffen ein Speicherlayout für eine verringerte Leitungsbelastung. In einigen Ausführungsformen umfasst eine Speichervorrichtung eine Gruppierung von Bit-Zellen, eine erste leitfähige Leitung, eine zweite leitfähige Leitung und mehrere Leitungsbrücken. Die ersten und zweiten leitfähigen Leitungen können zum Beispiel Quellenleitungen oder andere leitfähige Leitungen sein. Die Gruppierung von Bit-Zellen umfasst mehrere Reihen und mehrere Spalten, und die mehreren Spalten umfassen eine erste Spalte und eine zweite Spalte. Die erste leitfähige Leitung erstreckt sich entlang der ersten Spalte und ist elektrisch mit Bit-Zellen in der ersten Spalte gekoppelt. Die zweite leitfähige Leitung erstreckt sich entlang der zweiten Spalte und ist elektrisch mit Bit-Zellen in der zweiten Spalte gekoppelt. Die Leitungsbrücken erstrecken sich von der ersten leitfähigen Leitung zu der zweiten leitfähigen Leitung und koppeln die ersten und zweiten leitfähigen Leitungen elektrisch miteinander.

Description

  • VERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/673,233 , eingereicht am 18. Mai 2018, deren Inhalt hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Viele moderne elektronische Geräte enthalten nicht-flüchtigen Speicher. Nicht-flüchtiger Speicher ist elektronischer Speicher, der in der Lage ist, Daten zu speichern, obwohl kein Strom anliegt. Ein vielversprechender Kandidat für die nächste Generation von nicht-flüchtigem Speicher ist Ohmscher Direktzugriffsspeicher (Resistive Random-Access Memory, RRAM). RRAM hat eine relativ einfache Struktur und ist mit Fertigungsprozessen für Complementary Metal-Oxide-Semiconductor (CMOS)-Logik kompatibel.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass, gemäß der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Klarheit der Darstellung beliebig vergrößert oder verkleinert werden.
    • 1 veranschaulicht ein Blockschaubild einiger Ausführungsformen einer Speichervorrichtung mit einem Layout für verringerte Leitungsbelastung.
    • 2A-2H veranschaulichen Blockschaubilder verschiedener Ausführungsformen der Speichervorrichtung von 1 mit verschiedenen Leitungsbrückenkonfigurationen.
    • 3A und 3B veranschaulichen Blockschaubilder verschiedener Ausführungsformen von Bit-Zellen in der Speichervorrichtung einer jeden der 1 und 2A-2G.
    • 4A und 4B veranschaulichen jeweils Blockschaubilder verschiedener Ausführungsformen der Speichervorrichtung von 1 mit den Bit-Zellen der 3A und 3B.
    • 5A-5C veranschaulichen verschiedene Draufsicht-Layouts einiger Ausführungsformen eines Speichervorrichtungsabschnitts von 4B.
    • 6 veranschaulicht ein Draufsicht-Layout einiger alternativer Ausführungsformen der Speichervorrichtungsabschnitt von 5B, in dem Leitungsbrücken einen zweireihigen Abstand haben.
    • 7A-7C veranschaulichen verschiedene Querschnittsansichten einiger Ausführungsformen des Speichervorrichtungsabschnitts der 5A-5C.
    • 8-12 veranschaulicht eine Reihe von Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Bilden einer Speichervorrichtung mit einem Layout für verringerte Leitungsbelastung.
    • 13 veranschaulicht ein Flussdiagramm einiger Ausführungsformen des Verfahrens der 8-12.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale dieser Offenbarung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Eine ohmsche Direktzugriffsspeicher (RRAM)-Speichervorrichtung umfasst eine oder mehrerer Bänke von Bit-Zellen, wobei jede Bank mehrere Bit-Zellen umfasst. Die Bit-Zellen sind in mehreren Reihen und mehreren Spalten angeordnet, und jede umfasst einen Zugangstransistor und eine RRAM-Struktur. Die RRAM-Struktur umfasst eine obere Elektrode, eine untere Elektrode und ein Metalloxidelement, das zwischen der oberen und der unteren Elektrode angeordnet ist. Das Metalloxidelement hat einen variablen Widerstandswert, der ein Daten-Bit repräsentiert. Zum Beispiel kann ein niedriger Widerstandszustand des Metalloxidelements eine binäre „1“ repräsentieren, wohingegen ein hoher Widerstandszustand des Metalloxidelements eine binäre „0“ repräsentieren kann. Durch Anlegen einer Sollspannung von der oberen Elektrode zu der unteren Elektrode kann das Metalloxidelement zu dem niedrigen Widerstandszustand geändert werden. Durch Anlegen einer Rücksetzungsspannung von der oberen Elektrode zu der unteren Elektrode kann das Metalloxidelement zu dem hohen Widerstandszustand geändert werden. Der Zugangstransistor ist elektrisch mit der RRAM-Struktur über die untere Elektrode in Reihe geschaltet.
  • Jede Bank von Bit-Zellen umfasst des Weiteren mehrere Wortleitungen, mehrere Bitleitungen und mehrere Quellenleitungen. Die Wortleitungen erstrecken sich jeweils entlang einer entsprechenden Reihe und sind elektrisch mit Gate-Elektroden von Zugangstransistoren in der entsprechenden Reihe Die Wortleitungen erstrecken sich jeweils entlang. Die Bitleitungen erstrecken sich jeweils entlang einer entsprechenden Spalte und sind elektrisch mit oberen Elektroden von RRAM-Strukturen in der entsprechenden Spalte gekoppelt. Die Quellenleitungen erstrecken sich jeweils entlang einer entsprechenden Spalte und sind elektrisch selektiv mit unteren Elektroden von RRAM-Strukturen in der entsprechenden Spalte über Zugangstransistoren in der entsprechenden Spalte gekoppelt. Die Wortleitungen erlauben den reihenweisen Zugang zu den Bit-Zellen, wohingegen die Quellen- und Bitleitungen es erlauben, Daten spaltenweise in zugegriffene Bit-Zellen zu schreiben bzw. aus ihnen zu lesen.
  • Eine Bank von Bit-Zellen hat oft zwischen 128 Reihen und 512 Reihen. Jedoch führt dies zu langen Quellen- und Bitleitungen, wodurch auf die Quellen- und Bitleitungen hohe Belastungen wirken. Die hohen Belastungen können wiederum zu hohen Mindestlesespannungen und hohen Mindestschreibspannungen auf den Quellen- und Bitleitungen führen. Lesespannungen und Schreibspannungen unterhalb der hohen Mindestlesespannungen und der hohen Mindestschreibspannungen führen zu Instabilität, während aus den Bit-Zellen gelesen oder in die Bit-Zellen geschrieben wird. Des Weiteren können die hohen Mindestlesespannungen und die hohen Mindestschreibspannungen ihrerseits zu einem hohen dynamischen Stromverbrauch führen. Eine Lösung zum Mindern der Auswirkungen langer Quellen- und Bitleitungen ist die Verwendung kleinerer Bänke von Bit-Zellen. Zum Beispiel kann eine große Bank von Bit-Zellen mit 128 Reihen durch zwei kleine Bänke von Bit-Zellen mit jeweils 64 Reihen ersetzt werden. Jedoch vergrößert das Erhöhen der Anzahl von Bänken von Bit-Zellen die durch die Bit-Zellen beanspruchte Fläche, was die Kosten erhöhen kann.
  • Verschiedene Ausführungsformen der vorliegenden Anmeldung betreffen ein Speicherlayout für verringerte Leitungsbelastung. In einigen Ausführungsformen umfasst eine Speichervorrichtung eine Gruppierung von Bit-Zellen, eine erste leitfähige Leitung, eine zweite leitfähige Leitung und mehrere Leitungsbrücken. Die ersten und zweiten leitfähigen Leitungen können zum Beispiel Quellenleitungen oder andere leitfähige Leitungen sein. Die Gruppierung von Bit-Zellen umfasst mehrere Reihen und mehrere Spalten, und die mehreren Spalten umfassen eine erste Spalte und eine zweite Spalte. Die erste leitfähige Leitung erstreckt sich entlang der ersten Spalte und ist elektrisch mit den Bit-Zellen in der ersten Spalte gekoppelt. Die zweite leitfähige Leitung erstreckt sich entlang der zweiten Spalte und ist elektrisch mit den Bit-Zellen in der zweiten Spalte gekoppelt. Die Leitungsbrücken erstrecken sich von der ersten leitfähigen Leitung zu der zweiten leitfähigen Leitung und koppeln die ersten und zweiten leitfähigen Leitungen elektrisch miteinander.
  • Durch elektrisches Koppeln der ersten und zweiten leitfähigen Leitungen miteinander definieren die ersten und zweiten leitfähigen Leitungen eine Verbundleitung, deren effektive Breite größer ist (zum Beispiel etwa das Doppelte) als die einzelnen Breiten der ersten oder zweiten leitfähigen Leitungen. Die vergrößerte Breite wiederum verringert den Widerstand und die Belastung entlang der Verbundleitung, dergestalt, dass der Spannungsabfall entlang der Verbundleitung gering ist. Infolge des geringen Spannungsabfalls sind die Mindestlese- und Schreibspannungen niedriger, und der dynamische Stromverbrauch ist niedriger. Des Weiteren kann die Speichervorrichtung eine einzelne große Bank von Bit-Zellen anstelle mehrerer kleiner Bänke von Bit-Zellen haben, wodurch die Speicherdichte hoch sein kann und die Kosten niedriger sein können.
  • 1 zeigt ein Blockschaubild 100 einiger Ausführungsformen einer Speichervorrichtung mit einem Speicherlayout für verringerte Leitungsbelastung. Die Speichervorrichtung kann zum Beispiel eine RRAM-Speichervorrichtung, einen magnetoohmsche Direktzugriffsspeicher (MRAM) Speichervorrichtung, einen ferroelektrischen Direktzugriffsspeicher (FeRAM) oder einigen anderen geeigneten Typ von Speichervorrichtung sein. Die Speichervorrichtung umfasst mehrere Bit-Zellen 102. Zur Vereinfachung der Veranschaulichung werden nur einige der Bit-Zellen 102 mit 102 bezeichnet.
  • Die Bit-Zellen 102 sind in M Spalten und N Reihen angeordnet, um eine Gruppierung 104 zu definieren, wobei M und N ganze Zahlen größer als null sind. Zur besseren Übersichtlichkeit werden die Spalten als C 1 bis CM bezeichnet, und die Reihen werden als R1 bis RN> bezeichnet. Außerdem haben die Bit-Zellen 102 interne Datenzustände, die Datenbits repräsentieren. In einigen Ausführungsformen, in denen die Speichervorrichtung eine RRAM-Speichervorrichtung ist, haben die Bit-Zellen 102 individuelle Metalloxidelemente mit variablen Widerstandswerten, die die internen Datenzustände definieren. Zum Beispiel kann ein niedriger Widerstandszustand eines Metalloxidelements eine binäre „1“ repräsentieren, und ein hoher Widerstandszustand eines Metalloxidelements kann eine binäre „0“ repräsentieren, oder umgekehrt. Die Bit-Zellen 102 können zum Beispiel Ein-Transistor-zwei-Widerstände (1T1R)-Bit-Zellen, Zwei-Transistoren-ein-Widerstand (2T1R)-Bit-Zellen, Ein-Transistor-ein-Kondensator (1T1C)-Bit-Zellen, Zwei-Transistoren-ein-Kondensator (2T1C)-Bit-Zellen oder eine andere geeignete Art von Bit-Zelle sein.
  • Ein Satz Wortleitungen (nicht gezeigt) ermöglicht die reihenweise Auswahl der Bit-Zellen 102, wohingegen einen Satz Bitleitungen 106 und ein Satz Quellenleitungen 108 das spaltenweise Lesen von ausgewählten Bit-Zellen und/oder Schreiben in ausgewählte Bit-Zellen ermöglichen. Zur Vereinfachung der Veranschaulichung werden nur einige der Bitleitungen 106 als 106 bezeichnet, und nur einige der Quellenleitungen 108 werden als 108 bezeichnet. Die Bitleitungen 106 erstrecken sich seitlich entlang entsprechender Spalten der Gruppierung 104 von einer ersten Seite der Gruppierung 104 zu einer zweiten Seite der Gruppierung 104, die der ersten Seite gegenüberliegt. Des Weiteren sind die Bitleitungen 106 elektrisch mit Bit-Zellen in den entsprechenden Spalten gekoppelt. Zur besseren Übersichtlichkeit werden die Bitleitungen 106 als BL1 bis BLM bezeichnet, wobei M die Anzahl von Spalten ist (siehe oben). In einigen Ausführungsformen entsprechen die Bitleitungen 106 den Spalten mit einer Eins-zu-eins-Entsprechung. Zum Beispiel kann Bitleitung BL1 Spalte C1 entsprechen, Bitleitung BL2 kann Spalte C2 entsprechen, Bitleitung BL3 kann Spalte C3 entsprechen, und so weiter.
  • Die Spalten der Gruppierung 104 sind zu Paaren benachbarter Spalten gruppiert, und die Quellenleitungen 108 erstrecken sich seitlich entlang entsprechender Paare benachbarter Spalten von der ersten Seite der Gruppierung 104 zu der zweiten Seite der Gruppierung 104. Des Weiteren sind die Quellenleitungen 108 elektrisch mit Bit-Zellen in den entsprechenden Paaren benachbarter Spalten gekoppelt. Zur besseren Übersichtlichkeit werden die Quellenleitungen 108 als SL1 bis SLX bezeichnet, wobei X eine ganze Zahl ist, die die Anzahl von Paaren benachbarter Spalten repräsentiert. In einigen Ausführungsformen entsprechen die Quellenleitungen 108 den benachbarten Paaren von Spalten mit einer Eins-zu-eins-Entsprechung. Zum Beispiel können Spalte C1 und Spalte C2 gepaart werden und können Quellenleitung SL1 entsprechen, Spalte C3 und Spalte C4 können gepaart werden und können Quellenleitung SL2 entsprechen, und so weiter.
  • Mehrere Leitungsbrücken 110 verbinden die Quellenleitungen 108, um die Leitungsbelastung auf den Quellenleitungen 108 zu verringern. Die Leitungsbrücken 110 sind entlang der Spalten beabstandet und koppeln jeweils zwei oder mehr Quellenleitungen elektrisch miteinander. Durch das elektrische Koppeln zweier Quellenleitungen miteinander definieren die zwei Quellenleitungen eine Verbund-Quellenleitung, deren effektive Breite größer ist (zum Beispiel etwa das Doppelte) als die einzelnen Breiten der zwei Quellenleitungen. Die vergrößerte Breite wiederum verringert den Widerstand und die Belastung entlang der Verbund-Quellenleitung, dergestalt, dass der Spannungsabfall entlang der Verbund-Quellenleitung geringer ist. Infolge des geringeren Spannungsabfalls sind die Mindestlese- und Schreibspannungen niedriger, und der dynamische Stromverbrauch ist geringer. Des Weiteren kann die Speichervorrichtung eine einzelne große Bank von Bit-Zellen anstelle mehrerer kleiner Bänke von Bit-Zellen haben, wodurch die Speicherdichte hoch sein kann und die Kosten niedriger sein können.
  • In einigen Ausführungsformen sind die Leitungsbrücken 110 gleichmäßig entlang der Spalten beabstandet und/oder verlaufen seitlich in der Längsrichtung parallel. In einigen Ausführungsformen verlaufen die Leitungsbrücken 110 seitlich in der Längsrichtung senkrecht und/oder quer zu den Quellenleitungen 108. In einigen Ausführungsformen sind die Quellenleitungen 108 zu Paaren benachbarter Quellenleitungen gruppiert, und die Leitungsbrücken 110 koppeln die benachbarten Quellenleitungen in jedem Paar elektrisch und/oder schließen diese elektrisch kurz. Zum Beispiel können die Quellenleitung SL1 und die Quellenleitung SL2 gepaart und elektrisch miteinander gekoppelt werden. In einigen Ausführungsformen sind die Leitungsbrücken 110 in die Quellenleitungen 108 integriert und/oder verlaufen mit ihnen kontinuierlich. In einigen Ausführungsformen sind die Leitungsbrücken 110 Kupfer, Aluminium-Kupfer, Aluminium, ein sonstiges geeignetes Metall, sonstige geeignete leitfähige Material(ien) oder jede Kombination des oben Genannten oder umfassen solches.
  • In einigen Ausführungsformen werden die Leitungsbrücken 110, die Quellenleitungen 108, die Bitleitungen 106 oder jede Kombination des oben Genannten durch Metallschichten einer Back-End-Of-Line (BEOL)-Interconnect-Struktur definiert. Zum Beispiel können die Leitungsbrücken 110 und die Quellenleitungen 108 in Metall 1 einer BEOL-Interconnect-Struktur definiert sein, und/oder die Bitleitungen 106 können in Metall 3 oder 4 der BEOL-Interconnect-Struktur definiert sein.
  • In den 2A-2H sind Blockschaubilder 200A-200H verschiedener Ausführungsformen der Speichervorrichtung von 1 mit verschiedenen Konfigurationen für die Leitungsbrücken 110 gezeigt. 2A-2F veranschaulichen die Speichervorrichtung mit mindestens 6 Reihen und mindestens 12 Spalten, wohingegen die 2G und 2H die Speichervorrichtung mit mindestens 4 Reihen und mindestens 8 Spalten veranschaulichen. Jedoch sind diese Größen nicht als Einschränkung anzusehen. Die 2A-2F können in anderen Ausführungsformen mehr oder weniger Reihen und/oder mehr oder weniger Spalten haben. In ähnlicher Weise können die 2G und 2H in anderen Ausführungsformen mehr oder weniger Reihen und/oder mehr oder weniger Spalten haben.
  • Wie durch das Blockschaubild 200A von 2A veranschaulicht, sind die Quellenleitungen 108 zu benachbarten Paaren gruppiert, die einander nicht überlappen. Zum Beispiel können Quellenleitung SL1 und Quelle SL2 zu einem benachbarten Paar gruppiert werden. Des Weiteren entsprechen die Leitungsbrücken 110 jeweils einem der benachbarten Paare von Quellenleitungen und sind jeweils elektrisch mit Quellenleitungen in dem entsprechenden benachbarten Paar gekoppelt. In einigen Ausführungsformen ist die Entsprechung zwischen den Leitungsbrücken 110 und den benachbarten Paaren viele-zu-eins.
  • Wie ebenfalls durch das Blockschaubild 200A von 2A veranschaulicht, sind die Leitungsbrücken 110 gleichmäßig entlang der Spalten beabstandet und haben einen einreihigen Abstand. Darum können zwei Leitungsbrücken, die in derselben Spalte benachbart sind, zum Beispiel durch eine einzelne Reihe von Bit-Zellen getrennt sein.
  • Wie durch das Blockschaubild 200B von 2B veranschaulicht, wird eine Variante von 2A bereitgestellt, in der die Leitungsbrücken 110 einen zweireihigen Abstand haben. Darum können zwei Leitungsbrücken, die in derselben Spalte benachbart sind, zum Beispiel durch zwei Reihen von Bit-Zellen getrennt sein.
  • Wie durch das Blockschaubild 200C von 2C veranschaulicht, wird eine Variante der 2A bereitgestellt, in der die Leitungsbrücken 110 einen dreireihigen Abstand haben. Darum können zwei Leitungsbrücken, die in derselben Spalte benachbart sind, zum Beispiel durch drei Reihen von Bit-Zellen getrennt sein. Zwar veranschaulichen die 2A-2C die Leitungsbrücken 110 mit Abständen von einer, zwei und drei Reihen, aber andere Abstände eignen sich ebenfalls.
  • Wie durch das Blockschaubild 200D von 2D veranschaulicht, sind die Quellenleitungen 108 in Dreiergruppen gruppiert, wobei die Gruppen einander nicht überlappen und jede Gruppe drei benachbarte Quellenleitungen umfasst. Zum Beispiel können Quellenleitung SL1, Quelle SL2 und Quelle SL3 gruppiert werden. Des Weiteren entsprechen die Leitungsbrücken 110 jeweils einer der Gruppen und sind jeweils elektrisch mit Quellenleitungen in der entsprechenden Gruppe gekoppelt. In einigen Ausführungsformen ist die Entsprechung zwischen den Leitungsbrücken 110 und den Gruppen viele-zu-eins.
  • Wie ebenfalls durch das Blockschaubild 200D von 2D veranschaulicht, sind die Leitungsbrücken 110 gleichmäßig entlang der Spalten beabstandet und haben einen einreihigen Abstand.
  • Wie durch das Blockschaubild 200E von 2E veranschaulicht, wird eine Variante von 2D bereitgestellt, in der die Leitungsbrücken 110 einen zweireihigen Abstand haben. Zwar veranschaulichen die 2D und 2E die Leitungsbrücken 110 mit Abständen von einer und zwei Reihen, doch sind dreireihige Abstände, vierreihige Abstände sowie weitere Abstände ebenfalls geeignet.
  • Wie durch das Blockschaubild 200F von 2F veranschaulicht, sind die Quellenleitungen 108 in Dreiergruppen gruppiert, wobei die Gruppen einander nicht überlappen und jede Gruppe drei benachbarte Quellenleitungen umfasst. Zum Beispiel können Quellenleitung SL1, Quelle SL2 und Quelle SL3 gruppiert werden. Des Weiteren entsprechen die Leitungsbrücken 110 jeweils einer der Gruppen und sind jeweils elektrisch mit zwei Quellenleitungen in der entsprechenden Gruppe gekoppelt. In jeder der Gruppen wechseln die Leitungsbrücken für die Gruppe zwischen elektrischem Koppeln der ersten zwei Quellenleitungen der Gruppe und der zweiten zwei Quellenleitungen der Gruppe. Zum Beispiel können in einer Gruppe, die aus Quellenleitung SL1, Quelle SL2 und Quelle SL3 besteht, die Leitungsbrücken, die der Gruppe entsprechen, zwischen elektrischem Koppeln der Quellenleitung SL1 und der Quellenleitung SL2 und elektrischem Koppeln der Quellenleitung SL2 und der Quellenleitung SL3 abwechseln. In einigen Ausführungsformen ist die Entsprechung zwischen den Leitungsbrücken 110 und den Gruppen viele-zu-eins.
  • Wie ebenfalls durch das Blockschaubild 200F von 2F veranschaulicht, sind die Leitungsbrücken 110 gleichmäßig entlang der Spalten beabstandet, wenn auch gestaffelt, und haben einen einreihigen Abstand. Zwar veranschaulicht 2F die Leitungsbrücken 110 mit einem einreihigen Abstand, doch sind zweireihige Abstände, dreireihige Abstände sowie weitere Abstände ebenfalls geeignet.
  • Wie durch das Blockschaubild 200G von 2G veranschaulicht, sind die Quellenleitungen 108 zu Paaren gruppiert, dergestalt, dass die Paare einander nicht überlappen und die Quellenleitungen jedes Paares durch eine einzelne Quellenleitung getrennt sind. Zum Beispiel werden Quellenleitung SL1 und Quellenleitung SL3 gepaart, da die Quellenleitungen SL1, SL3 durch die Quellenleitung SL2 getrennt sind. Als ein weiteres Beispiel werden Quellenleitung SL2 und Quellenleitung SL4 gepaart, da die Quellenleitungen SL2, SL4 durch die Quellenleitung SL3 getrennt sind. Des Weiteren entsprechen die Leitungsbrücken 110 jeweils einem der Paare von Quellenleitungen und sind jeweils elektrisch mit Quellenleitungen in dem entsprechenden benachbarten Paar gekoppelt. In einigen Ausführungsformen ist die Entsprechung zwischen den Leitungsbrücken 110 und den Paare viele-zu-eins.
  • Wie ebenfalls durch das Blockschaubild 200G von 2G veranschaulicht, sind die Leitungsbrücken 110 gleichmäßig innerhalb entsprechender Spalten durch einen einreihigen Abstand beabstandet. Zwar veranschaulicht 2G die Leitungsbrücken 110 mit einem einreihigen Abstand, doch sind zweireihige Abstände, dreireihige Abstände sowie weitere Abstände ebenfalls geeignet.
  • Wie durch das Blockschaubild 200H von 2H veranschaulicht, sind die Quellenleitungen 108 in Vierergruppen gruppiert, wobei die Gruppen einander nicht überlappen und jede Gruppe vier benachbarte Quellenleitungen umfasst. Zum Beispiel Quellenleitung SL1, Quellenleitung SL2, Quellenleitung SL3 und Quellenleitung SL4 können gruppiert werden. Es ist zu beachten, dass nur eine einzige Gruppe veranschaulicht wurde. Des Weiteren entsprechen die Leitungsbrücken 110 jeweils einer der Gruppen und sind jeweils elektrisch mit zwei Quellenleitungen in der entsprechenden Gruppe gekoppelt. In jeder der Gruppen wechseln die Leitungsbrücken für die Gruppe zwischen elektrischem Koppeln der ersten und dritten Quellenleitungen der Gruppe und der zweiten und vierten Quellenleitungen der Gruppe. Zum Beispiel können in einer Gruppe, die aus Quellenleitung SL1, Quellenleitung SL2, Quellenleitung SL3 und Quellenleitung SL4 besteht, Leitungsbrücken in der Gruppe zwischen elektrischem Koppeln der Quellenleitung SL1 und Quellenleitung SL3 und elektrischem Koppeln der Quellenleitung SL2 und Quellenleitung SL4 abwechseln. In einigen Ausführungsformen ist die Entsprechung zwischen den Leitungsbrücken 110 und den Gruppen viele-zu-eins.
  • Wie ebenfalls durch das Blockschaubild 200H von 2H veranschaulicht, sind die Leitungsbrücken 110 gleichmäßig entlang der Spalten beabstandet, wenn auch gestaffelt, und haben einen einreihigen Abstand. Zwar veranschaulicht 2H die Leitungsbrücken 110 mit einem einreihigen Abstand, doch sind zweireihige Abstände, dreireihige Abstände sowie weitere Abstände ebenfalls geeignet.
  • Mit Bezug auf 3A ist ein Blockschaubild 300A einiger Ausführungsformen einer Bit-Zelle 102 in jeder der 1 und 2A-2H gezeigt. Die Bit-Zelle 102 umfasst eine Speicherstruktur 302 und einen Zugangstransistor 304. Die Speicherstruktur 302 und der Zugangstransistor 304 sind von einer Bitleitung BL zu einer Quellenleitung SL elektrisch in Reihe geschaltet, und der Zugangstransistor 304 wird durch eine Wortleitung WL gegattert. Die Speicherstruktur 302 ist dafür konfiguriert, ein Daten-Bit zu speichern, und kann zum Beispiel eine RRAM-Struktur, eine MRAM-Struktur oder eine andere geeignete Speicherstruktur sein. Der Zugangstransistor 304 kann zum Beispiel ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), ein anderer geeigneter Feldeffekttransistor mit isolierter Sperrelektrode (IGFET) oder ein sonstiger geeigneter Transistor sein.
  • Mit Bezug auf 3B ist ein Blockschaubild 300A einiger alternativer Ausführungsformen der Bit-Zelle 102 von 3A gezeigt, in dem die Bit-Zelle 102 des Weiteren einen zweiten Zugangstransistor 306 umfasst. Der Zugangstransistor 304 (auch als der erste Zugangstransistor 304 bekannt) und der zweite Zugangstransistor 306 sind von der Speicherstruktur 302 zu der Quellenleitung SL elektrisch parallel geschaltet. Des Weiteren werden der erste und der zweite Zugangstransistor 304, 306 jeweils durch die Wortleitung WL (auch als die erste Wortleitung WL bekannt) und eine zweite Wortleitung WL' gegattert. Der zweite Zugangstransistor 306 kann zum Beispiel ein MOSFET, ein IGFET oder ein anderer geeigneter Transistor sein.
  • Mit Bezug auf die 4A und 4B sind Blockschaubilder 400A, 400B verschiedener Ausführungsformen der Speichervorrichtung von 1 jeweils mit Ausführungsformen der Bit-Zelle 102 in den 3A und 3B gezeigt. Außerdem ist zu beachten, dass die Reihe R3 nicht ausdrücklich in den 4A und 4B gezeigt ist, um die kompakte Darstellung der 4A und 4B zu verbessern.
  • Wie durch das Blockschaubild 400A von 4A veranschaulicht, ist jede der Bit-Zellen 102 wie in 3A veranschaulicht und beschrieben. Zur Vereinfachung der Veranschaulichung werden nur einige der Bit-Zellen 102 als 102 bezeichnet. Des Weiteren sind die Speicherstruktur 302 und der Zugangstransistor 304 nur für einige der Bit-Zellen 102 bezeichnet.
  • Ein Satz Wortleitungen 402 ermöglicht die reihenweise Auswahl der Bit-Zellen 102, wohingegen der Satz Bitleitungen 106 und der Satz Quellenleitungen 108 das spaltenweise Lesen von ausgewählten Bit-Zellen und/oder Schreiben in ausgewählte Bit-Zellen ermöglichen. Zur Vereinfachung der Veranschaulichung werden nur einige der Bitleitungen 106 als 106 bezeichnet, und nur einige der Quellenleitungen 108 werden als 108 bezeichnet. Die Wortleitungen 402 erstrecken sich seitlich entlang entsprechender Reihen der Gruppierung 104. Des Weiteren sind die Wortleitungen 402 elektrisch mit Bit-Zellen in den entsprechenden Reihen gekoppelt. Zur besseren Übersichtlichkeit werden die Wortleitungen 402 als WL 1 bis WN bezeichnet, wobei N die Anzahl von Reihen ist. In einigen Ausführungsformen entsprechen die Wortleitungen 402 den Reihen mit einer Eins-zu-eins-Entsprechung. Zum Beispiel kann Wortleitung WL1 Reihe R1 entsprechen, Wortleitung WL2 kann Reihe R2 entsprechen, und so weiter.
  • Wie durch das Blockschaubild 400B von 4B veranschaulicht, wird eine Variante von 4A bereitgestellt, in der jede der Bit-Zellen 102 wie in 3B veranschaulicht und beschrieben ist. Zur Vereinfachung der Veranschaulichung sind die Speicherstruktur 302, der erste Zugangstransistor 304 und der zweite Zugangstransistor 306 nur für einige der Bit-Zellen 102 bezeichnet.
  • Der Satz Wortleitungen 402 (auch als der Satz erster Wortleitungen 402 bekannt) und ein Satz zweiter Wortleitungen 404 ermöglichen die reihenweise Auswahl der Bit-Zellen 102. Die zweiten Wortleitungen 404 erstrecken sich seitlich entlang entsprechender Reihen der Gruppierung 104. Des Weiteren sind die zweiten Wortleitungen 404 elektrisch mit Bit-Zellen in den entsprechenden Reihen gekoppelt. Zur besseren Übersichtlichkeit werden die zweiten Wortleitungen 404 als WL'1 bis WL'N bezeichnet, wobei N die Anzahl von Reihen ist. In einigen Ausführungsformen entsprechen die zweiten Wortleitungen 404 den Reihen mit einer Eins-zu-eins-Entsprechung. Zum Beispiel kann die zweite Wortleitung WL'1 der Reihe R1 entsprechen, die zweite Wortleitung WL'2 kann der Reihe R2 entsprechen, und so weiter.
  • Obgleich die 4A und 4B Bit-Zellen-Ausführungsformen in den 3A und 3B unter Verwendung der Speichervorrichtung von 1 veranschaulichen, versteht es sich, dass die Bit-Zellen-Ausführungsformen in anderen Ausführungsformen in jeder der 2A-2G verwendet werden können. Zum Beispiel kann jede der Bit-Zellen 102 in 2A wie in 3A oder 3B veranschaulicht sein. Als ein weiteres Beispiel kann jede der Bit-Zellen 102 in 2E wie in 3A oder 3B veranschaulicht sein.
  • Mit Bezug auf die 5A-5C sind verschiedene Draufsicht-Layouts 500A-500C einiger Ausführungsformen eines Speichervorrichtungsabschnitts von 4B gezeigt. Die Draufsicht-Layouts 500A-500C können zum Beispiel innerhalb des Kästchens BX in 4B genommen werden, aber andere Positionen sind ebenfalls geeignet. Das Draufsicht-Layout 500A von 5A ist auf Merkmale im Front-End Of Line (FEOL) und Durchkontaktierungen beschränkt, dergestalt, dass Drähte und Zwischendraht-Durchkontaktierungen nicht gezeigt sind. Die Draufsicht-Layouts 500B, 500C der 5B und 5C enthalten die Merkmale von 5A und enthalten des Weiteren Drähte in der BEOL.
  • Wie durch das Draufsicht-Layout 500A von 5A veranschaulicht, befinden sich die Bit-Zellen 102 jeweils auf Vorrichtungsregionen 502d eines Halbleitersubstrats 502. Zur Vereinfachung der Veranschaulichung sind nur einige der Bit-Zellen 102 identifiziert. Die Vorrichtungsregionen 502d nehmen Source/Drain-Regionen (nicht gezeigt) der ersten und zweiten Zugangstransistoren 304, 306 in 4B auf und sind durch Isolierstrukturen 504 getrennt und abgegrenzt. Die Vorrichtungsregionen 502d und die Isolierstrukturen 504 erstrecken sich seitlich in einer Y-Richtung. Die Y-Richtung kann zum Beispiel Spalten in der Gruppierung 104 von Bit-Zellen entsprechen. Siehe zum Beispiel die Spalten C1-C4 in 4B. In einigen Ausführungsformen sind die Vorrichtungsregionen 502d und die Isolierstrukturen 504 linienförmig und/oder verlaufen im Wesentlichen parallel zueinander. Andere Formen eignen sich jedoch ebenfalls. Das Halbleitersubstrat 502 kann zum Beispiel ein Volumensiliziumsubstrat, ein anderes geeignetes Volumenhalbleitersubstrat, ein Silizium-auf-Isolator (SOI)-Substrat oder ein anderes geeignetes Halbleitersubstrat sein. Die Isolierstrukturen 504 können zum Beispiel Flachgrabenisolierungs (STI)-Strukturen, eine Tiefgrabenisolierungs (DTI)-Struktur oder eine sonstige geeignete Isolierungsstruktur sein.
  • Die ersten und zweiten Wortleitungen 402, 404 erstrecken sich seitlich in einer X-Richtung über die Vorrichtungsregionen 502d und die Isolierungsstruktur 504. Die X-Richtung kann zum Beispiel Reihen in der Gruppierung 104 von Bit-Zellen entsprechen. Siehe zum Beispiel die Reihen R1-R4 in 4B. In einigen Ausführungsformen sind die ersten und zweiten Wortleitungen 402, 404 linienförmig und/oder verlaufen im Wesentlichen parallel zueinander. Andere Formen eignen sich jedoch ebenfalls. Die ersten Wortleitungen 402 definieren Gate-Elektroden der ersten Zugangstransistoren 304 in 4B und die zweiten Wortleitungen 404 definieren Gate-Elektroden der zweiten Zugangstransistoren 306 in 4B. die ersten und zweiten Wortleitungen 402, 404 kann zum Beispiel sein oder umfassen dotiertes Polysilizium, Metall, ein anderer geeigneter leitfähige Material(ien) oder jede Kombination des oben Genannten.
  • Durchkontaktierungen 506 befinden sich in den Vorrichtungsregionen 502d und koppeln Komponenten der Bit-Zellen 102 beim Blick im Querschnitt elektrisch mit der darüberliegenden Struktur. Zur Vereinfachung der Veranschaulichung werden nur einige der Durchkontaktierungen 506 als 506 bezeichnet. Solche Komponenten können zum Beispiel die ersten Zugangstransistoren 304 (nicht gezeigt) in 4B und die zweiten Zugangstransistoren 306 (nicht gezeigt) in 4B enthalten. Die Durchkontaktierungen 506 können zum Beispiel Wolfram, ein anderes geeignetes Metall oder leitfähige Material(ien) oder jede Kombination des oben Genannten sein oder umfassen.
  • Wie durch das Draufsicht-Layout 500B von 5B veranschaulicht, sind die Merkmale von 5A zusammen mit mehreren Drähten 508 einer niedrigeren Ebene enthalten. Zur Vereinfachung der Veranschaulichung werden nur einige der Drähte 508 einer niedrigeren Ebene als 508 bezeichnet. Beim Blick im Querschnitt haben die Drähte 508 einer niedrigeren Ebene eine gemeinsame Höhe oberhalb des Halbleitersubstrats 502 und grenzen an die Durchkontaktierungen 506 (siehe 5A) oder befinden sich auf sonstige Weise neben ihnen. Zum Beispiel können die Drähte 508 einer niedrigeren Ebene dem Metall 1 in einer BEOL-Interconnect-Struktur entsprechen. Die Drähte 508 einer niedrigeren Ebene enthalten eine Verbund-Quellenleitung 508a, die die Quellenleitungen 108 und die Leitungsbrücken 110 umfasst. Die Verbund-Quellenleitung 508a hat ein leiterförmiges Layout, in dem Beine des leiterförmigen Layouts und Sprossen des leiterförmigen Layouts durch die Quellenleitungen 108 bzw. die Leitungsbrücken 110 definiert werden. In anderen Ausführungsformen sind jedoch auch andere Layouts geeignet.
  • Die Quellenleitungen 108 erstrecken sich seitlich in der Y-Richtung jeweils auf den Isolierstrukturen 504 (siehe 5A), und die Leitungsbrücken 110 erstrecken sich seitlich in der X-Richtung. In einigen Ausführungsformen sind die Quellenleitungen 108 linienförmig und/oder verlaufen im Wesentlichen parallel zueinander. In ähnlicher Weise sind in einigen Ausführungsformen die Leitungsbrücken 110 linienförmig und/oder verlaufen im Wesentlichen parallel zueinander. Andere Formen eignen sich jedoch ebenfalls für die Quellenleitungen 108 und/oder die Leitungsbrücken 110. In einigen Ausführungsformen sind die Leitungsbrücken 110 gleichmäßig in der Y-Richtung beabstandet. Die Quellenleitungen 108 sind elektrisch mit den ersten und zweiten Zugangstransistoren 304, 306 (nicht gezeigt) in 4B mittels der Durchkontaktierungen 506 (siehe 5A) gekoppelt.
  • Wie oben besprochen, koppeln die Leitungsbrücken 110 jeweils zwei oder mehr Quellenleitungen elektrisch miteinander, um die Leitungsbelastung auf den Quellenleitungen zu verringern. Durch das elektrische Koppeln zweier Quellenleitungen miteinander definieren die zwei Quellenleitungen eine Verbund-Quellenleitung, deren effektive Breite größer ist (zum Beispiel etwa das Doppelte) als die einzelnen Breiten der zwei Quellenleitungen. Die vergrößerte Breite wiederum verringert den Widerstand und die Belastung entlang der Verbund-Quellenleitung, dergestalt, dass der Spannungsabfall entlang der Verbund-Quellenleitung geringer ist. Infolge des geringeren Spannungsabfalls sind die Mindestlese- und Schreibspannungen niedriger, und der dynamische Stromverbrauch ist geringer.
  • Die Drähte 508 einer niedrigeren Ebene enthalten des Weiteren Inseln 508b einer niedrigeren Ebene. Zur Vereinfachung der Veranschaulichung werden nur einige der Inseln 508b einer niedrigeren Ebene als 508b bezeichnet. Ähnlich den Quellenleitungen 108 sind die Inseln 508b einer niedrigeren Ebene elektrisch mit den ersten und zweiten Zugangstransistoren 304, 306 (nicht gezeigt) in 4B mittels der Durchkontaktierungen 506 (siehe 5A) gekoppelt. Wie im Weiteren zu sehen, dienen die Inseln 508b einer niedrigeren Ebene als Basen, auf denen Speicherstrukturen (nicht gezeigt) zu bilden sind und durch die die Speicherstrukturen elektrisch mit den ersten und zweiten Zugangstransistoren 304, 306 in 4B gekoppelt sind.
  • Wie durch das Draufsicht-Layout 500C von 5C veranschaulicht, sind die Merkmale von 5B zusammen mit mehreren Drähten 510 einer höheren Ebene enthalten. Beim Blick im Querschnitt haben die Drähte 510 einer höheren Ebene eine gemeinsame Höhe oberhalb des Halbleitersubstrats 502 und liegen über den Drähten 508 einer niedrigeren Ebene. Die Drähte 510 einer höheren Ebene können zum Beispiel dem Metall 3 oder Metall 4 in einer BEOL-Interconnect-Struktur entsprechen. Die Drähte 510 einer höheren Ebene enthalten die Bitleitungen 106. Die Bitleitungen 106 liegen beim Blick im Querschnitt jeweils über der Speicherstrukturen 302 (nicht gezeigt) in 4B und sind mit ihr elektrisch gekoppelt. Des Weiteren erstrecken sich die Bitleitungen 106 seitlich in der Y-Richtung. In einigen Ausführungsformen sind die Bitleitungen 106 linienförmig und/oder verlaufen im Wesentlichen parallel zueinander. Andere Formen eignen sich jedoch ebenfalls für die Bitleitungen 106.
  • Obgleich die Leitungsbrücken 110 und die Quellenleitungen 108 so veranschaulicht sind, dass sie beim Blick im Querschnitt auf einer gemeinsamen Höhe oberhalb des Halbleitersubstrats 502 liegen, können die Leitungsbrücken 110 und die Quellenleitungen 108 beim Blick im Querschnitt alternativ auch auf verschiedenen Höhen. Zum Beispiel können sich die Leitungsbrücken 110 an dem Metall 2 einer BEOL-Interconnect-Struktur befinden, und die Quellenleitungen 108 können sich an dem Metall 1 der BEOL-Interconnect-Struktur befinden, oder umgekehrt. Des Weiteren sind die Bit-Zellen 102 zwar unter Verwendung von Ausführungsformen in 3B veranschaulicht, doch können die Bit-Zellen 102 alternativ auch Ausführungsformen in 3A verwenden, indem mindestens die zweiten Wortleitungen 404 entfernt werden. Des Weiteren sind die Leitungsbrücken 110 zwar unter Verwendung einer Leitungsbrückenkonfiguration in 4B veranschaulicht, doch können die Leitungsbrücken 110 alternativ auch eine Leitungsbrückenkonfiguration in jeder der 1, 2A-2H und 4A verwenden.
  • Mit Bezug auf 6 wird ein Draufsicht-Layout 600 einiger alternativer Ausführungsformen des Speichervorrichtungsabschnitts von 5B gezeigt, in dem die Leitungsbrücken 110 anstelle eines einreihigen Abstands einen zweireihigen Abstand haben. Darum können zwei Leitungsbrücken, die in derselben Spalte benachbart sind, zum Beispiel durch zwei Reihen von Bit-Zellen getrennt sein. Vergleiche 2A (die einen einreihigen Abstand hat)mit 2B (die einen zweireihigen Abstand hat). Indem ein Abstand von zwei Reihen oder mehr für die Leitungsbrücken 110 verwendet wird, werden die Designbeschränkungen der Inseln 508b einer niedrigeren Ebene gelockert, und es wird möglich, die Inseln 508b einer niedrigeren Ebene größer auszulegen als mit einem einreihigen Abstand.
  • Mit Bezug auf die 7A-7C sind verschiedene Querschnittsansichten 700A-700C einiger Ausführungsformen des Speichervorrichtungsabschnitts der 5A-5C gezeigt. Die Querschnittsansichten 700A-700C können zum Beispiel jeweils entlang den Linien A-C in den 5A-5C genommen werden.
  • Wie durch die Querschnittsansicht 700A von 7A veranschaulicht, befinden sich ein erster Zugangstransistor 304 und ein zweiter Zugangstransistor 306 auf einem Halbleitersubstrat 502. Die ersten und zweiten Zugangstransistoren 304, 306 umfassen individuelle Source/Drain-Regionen 702i und eine gemeinsam genutzte Source/Drain-Region 702s. Die individuellen Source/Drain-Regionen 702i und die gemeinsam genutzte Source/Drain-Region 702s befinden sich in dem Halbleitersubstrat 502 und haben den gleichen Dotierungstyp, der ein anderer ist als der Dotierungstyp angrenzender Abschnitte des Halbleitersubstrats 502. Des Weiteren befindet sich die gemeinsam genutzte Source/Drain-Region 702s zwischen den individuellen Source/Drain-Regionen 702i.
  • Eine erste Wortleitung 402 und eine zweite Wortleitung 404 definieren jeweils Gate-Elektroden des ersten Zugangstransistors 304 und des zweiten Zugangstransistors 306. Insofern kann, wenn die erste Wortleitung 402 zweckmäßig vorgespannt wird, ein Abschnitt des Halbleitersubstrats 502 direkt unter der ersten Wortleitung 402 von der gemeinsam genutzten Source/Drain-Region 702s zu einer entsprechenden der individuellen Source/Drain-Regionen 702i leiten. Auf ähnliche Weise kann, wenn die zweite Wortleitung 404 zweckmäßig vorgespannt wird, ein Abschnitt des Halbleitersubstrats 502 direkt unter der zweiten Wortleitung 404 von der gemeinsam genutzten Source/Drain-Region 702s zu einer entsprechenden der individuellen Source/Drain-Regionen 702i leiten. Die ersten und zweiten Wortleitungen 402, 404 sind von dem Halbleitersubstrat 502 durch entsprechende Wortleitungs-Dielektrikumschichten 704 beabstandet und können zum Beispiel dotiertes Polysilizium, Metall, andere geeignete leitfähige Material(ien) oder eine Kombination des oben Genannten sein oder umfassen. Die Wortleitungs-Dielektrikumschichten 704 können zum Beispiel Siliziumoxid und/oder andere geeignete Dielektrik(a) sein.
  • Eine Interconnect-Struktur 706 liegt über den ersten und zweiten Zugangstransistoren 304, 306. Die Interconnect-Struktur 706 umfasst eine Interconnect-Dielektrikumschicht 708 und umfasst des Weiteren mehrere Durchkontaktierungen und mehrere Drähte. Die Interconnect-Dielektrikumschicht 708 kann zum Beispiel Siliziumoxid, ein Dielektrikum mit niedrigem κ-Wert, andere geeignete Dielektrik(a) oder jede Kombination des oben Genannten sein oder umfassen. Ein Dielektrikum mit niedrigem κ-Wert kann zum Beispiel ein Dielektrikum mit einer Dielektrizitätskonstante κ von kleiner als etwa 3,9, 3, 2 oder 1 sein. Die mehreren Durchkontaktierungen umfassen eine Durchkontaktierung 506 und eine Zwischendraht-Durchkontaktierung 710. Die mehreren Drähte umfassen eine Verbund-Quellenleitung 508a, eine Insel 508b einer niedrigeren Ebene, einen Insel 712 einer mittleren Ebene und eine Bitleitung 106.
  • Die Verbund-Quellenleitung 508a und die Insel 508b einer niedrigeren Ebene befinden sich auf einer ersten Höhe oberhalb des Halbleitersubstrats 502. Die Verbund-Quellenleitung 508a umfasst Leitungsbrücken 110 und kann zum Beispiel ein leiterförmiges Draufsicht-Layout haben, in dem Sprossen der Leiterform durch die Leitungsbrücken 110 definiert werden. Ein Beispiel des leiterförmigen Draufsicht-Layouts findet sich in 5B. Zwar kann die Verbund-Quellenleitung 508a ein leiterförmiges Draufsicht-Layout haben, doch sind andere Draufsicht-Layouts ebenfalls geeignet. Die Insel 508b einer niedrigeren Ebene liegt über der gemeinsam genutzten Source/Drain-Region 702s und ist elektrisch mit der gemeinsam genutzten Source/Drain-Region 702s durch die Durchkontaktierung 506 gekoppelt. Die Insel 712 einer mittleren Ebene befindet sich auf einer zweiten Höhe oberhalb des Halbleitersubstrats 502, und die zweite Höhe ist größer als die erste Höhe. Des Weiteren liegt die Insel 712 einer mittleren Ebene über der Insel 508b einer niedrigeren Ebene und ist elektrisch mit der Insel 508b einer niedrigeren Ebene durch die Zwischendraht-Durchkontaktierung 710 gekoppelt. Die Bitleitung 106 befindet sich auf einer dritten Höhe oberhalb des Halbleitersubstrats 502, und die dritte Höhe ist größer als die zweite Höhe.
  • Die Durchkontaktierungen und die Drähte sind abwechselnd in der Interconnect-Dielektrikumschicht 708 gestapelt, um leitfähige Pfade zu definieren. Die Durchkontaktierung 506, die Zwischendraht-Durchkontaktierung 710, die Insel 508b einer niedrigeren Ebene und die Insel 712 einer mittleren Ebene definieren einen leitfähigen Pfad der gemeinsam genutzten Source/Drain-Region 702s zu einer Speicherstruktur 302. Des Weiteren definiert die Bitleitung 106 einen leitfähigen Pfad von der Speicherstruktur 302 zu einem Umfangsrand der Speichervorrichtung. Wie oben angemerkt, ist die Speicherstruktur 302 dafür konfiguriert, ein Daten-Bit zu speichern, und kann zum Beispiel eine RRAM-Struktur, eine MRAM-Struktur oder eine andere geeignete Speicherstruktur sein.
  • Wie durch die Querschnittsansicht 700B von 7B veranschaulicht, umfasst die Verbund-Quellenleitung 508a des Weiteren eine Quellenleitung 108, die elektrisch mit den individuellen Source/Drain-Regionen 702i durch zusätzliche Durchkontaktierungen 506 gekoppelt ist. In Ausführungsformen, in denen die Verbund-Quellenleitung 508a ein leiterförmiges Draufsicht-Layout hat, kann ein Bein der Leiterform durch die Quellenleitung 108 definiert werden. Wie oben beschrieben, kann zwar die Verbund-Quellenleitung 508a ein leiterförmiges Draufsicht-Layout haben, aber andere Draufsicht-Layouts sind ebenfalls geeignet.
  • Wie durch die Querschnittsansicht 700C von 7C veranschaulicht, ist die gemeinsam genutzte Source/Drain-Region 702s zwischen einem Paar Isolierstrukturen 504 angeordnet. Des Weiteren definieren die Durchkontaktierung 506, die Insel 408b einer niedrigeren Ebene, die Zwischendraht-Durchkontaktierung 710 und die Insel 712 einer mittleren Ebene einen leitfähigen Pfad von der gemeinsam genutzten Source/Drain-Region 702s zu der Speicherstruktur 302.
  • Obgleich die Querschnittsansichten 700A-700C der 7A-7C unter Verwendung von Ausführungsformen der Speichervorrichtung in 4B veranschaulicht sind, versteht es sich, dass die Querschnittsansichten 700A-700C auch mit anderen Ausführungsformen der Speichervorrichtung verwendet werden können. Zum Beispiel können die Querschnittsansichten 700A-700C mit Ausführungsformen der Speichervorrichtung in 4A verwendet werden, indem die zweiten Wortleitungen 404 und die zweiten Zugangstransistoren 306 entfernt werden.
  • Mit Bezug auf die 8-12 werden eine Reihe von Querschnittsansichten 800-1200 einiger Ausführungsformen eines Verfahrens zum Bilden einer Speichervorrichtung mit einem Layout für verringerte Leitungsbelastung gezeigt. Das Verfahren kann zum Beispiel dafür verwendet werden, die Speichervorrichtung in jeder der 1, 2A-2H, 4A, 4B, 5A-5C, 6 und 7A-7C zu bilden. Jedoch ist das Verfahren unter Verwendung einiger Ausführungsformen der Speichervorrichtung in 7A veranschaulicht. Daher können die Querschnittsansichten 800-1200 zum Beispiel entlang der Linie A in jeder der 5A-5C genommen werden. Wie oben beschrieben, können die 5A-5C zum Beispiel innerhalb des Kästchens BX in 4B genommen werden.
  • Wie durch die Querschnittsansicht 800 von 8 veranschaulicht, werden ein erster Zugangstransistor 304 und ein zweiter Zugangstransistor 306 auf einem Halbleitersubstrat 502 ausgebildet. Die ersten und zweiten Zugangstransistoren 304, 306 umfassen individuelle Source/Drain-Regionen 702i und eine gemeinsam genutzte Source/Drain-Region 702s. Die individuellen Source/Drain-Regionen 702i und die gemeinsam genutzte Source/Drain-Region 702s befinden sich in dem Halbleitersubstrat 502 mit der gemeinsam genutzten Source/Drain-Region 702s zwischen den individuellen Source/Drain-Regionen 702i. Die ersten und zweiten Zugangstransistoren 304, 306 umfassen des Weiteren Gate-Elektroden und Gate-Dielektrikumschichten. Die Gate-Elektroden werden jeweils durch eine erste Wortleitung 402 und eine zweite Wortleitung 404 definiert, und die Gate-Dielektrikumschichten werden jeweils durch Wortleitungs-Dielektrikumschichten 704 definiert. Die Wortleitungs-Dielektrikumschichten 704 liegen jeweils über dem Halbleitersubstrat 502 seitlich zwischen der gemeinsam genutzten Source/Drain-Region 702s und einer jeweiligen der individuellen Source/Drain-Regionen 702i. Des Weiteren liegen die ersten und zweiten Wortleitungen 402, 404 jeweils über den Wortleitungs-Dielektrikumschichten 704.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden der ersten und zweiten Zugangstransistoren 304, 306 Folgendes: 1) Ausbilden der ersten und zweiten Wortleitungen 402, 404 und der Wortleitungs-Dielektrikumschichten 704 auf dem Halbleitersubstrat 502; und 2) anschließendes Ausbilden der individuellen Source/Drain-Regionen 702i und der gemeinsam genutzten Source/Drain-Region 702s.
  • In einigen Ausführungsformen umfassen die ersten und zweiten Wortleitungen 402, 404 und die Wortleitungs-Dielektrikumschichten 704 Folgendes: 1) Abscheiden einer dielektrischen Schicht, die das Halbleitersubstrat 502 bedeckt; 2) Abscheiden einer leitfähigen Schicht, die die dielektrische Schicht bedeckt; und 3) Strukturieren der dielektrischen Schicht und der leitfähigen Schicht zu den Wortleitungs-Dielektrikumschichten 704 bzw. den ersten und zweiten Wortleitungen 402, 404. Das Abscheiden der dielektrischen Schicht kann zum Beispiel durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), thermische Oxidation, einen oder mehrere andere geeignete Abscheidungsprozesse oder jede Kombination des oben Genannten ausgeführt werden. Das Abscheiden der leitfähigen Schicht kann zum Beispiel durch CVD, PVD, chemisches Plattieren, Elektroplattierung, einen anderen geeigneten Abscheidungsprozess oder jede Kombination des oben Genannten ausgeführt werden. Das Strukturieren kann zum Beispiel einen Fotolithografie-/Ätzprozess und/oder einen oder mehrere andere geeignete Strukturierungsprozesse umfassen.
  • In einigen Ausführungsformen umfasst das Ausbilden der individuellen Source/Drain-Regionen 702i und der gemeinsam genutzten Source/Drain-Region 702s eine Ionenimplantation, bei der Dotanden in das Halbleitersubstrat 502, mit den ersten und zweiten Wortleitungen 402, 404 an ihrem Platz, implantiert werden. In einigen Ausführungsformen dienen die ersten und zweiten Wortleitungen 402, 404 oder Hartmasken (nicht gezeigt) auf den ersten und zweiten Wortleitungen 402, 404 als eine Maske während der Ionenimplantation. In alternativen Ausführungsformen werden ein oder mehrere andere Dotierungsprozesse ausgeführt, um die individuellen Source/Drain-Regionen 702i und die gemeinsam genutzte Source/Drain-Region 702s zu bilden.
  • Wie durch die Querschnittsansicht 900 von 9 veranschaulicht, ist eine Interconnect-Struktur 706 teilweise auf den ersten und zweiten Zugangstransistoren 304, 306 ausgebildet. Die Interconnect-Struktur 706 umfasst eine Interconnect-Dielektrikumschicht 708, eine Durchkontaktierung 506 und mehrere Drähte 508 einer niedrigeren Ebene. Die Interconnect-Dielektrikumschicht 708 umfasst eine Zwischenschicht-Dielektrikum (ILD)-Schicht 708ild und umfasst des Weiteren eine Zwischenmetalldielektrikum (IMD)-Schicht 708imd, die über der ILD-Schicht 708ild liegt. Die Durchkontaktierung 506 befindet sich in der ILD-Schicht 708ild und erstreckt sich durch die ILD-Schicht 708ild zu der gemeinsam genutzten Source/Drain-Region 702s. Die mehreren Drähte 508 einer niedrigeren Ebene befinden sich in der IMD-Schicht 708imd und umfassen eine Verbund-Quellenleitung 508a und eine Insel 508b einer niedrigeren Ebene. Es ist zu beachten, dass die Verbund-Quellenleitung 508a innerhalb der Querschnittsansicht 900 nicht vollständig sichtbar ist. Für eine vollständigere Ansicht siehe das Draufsicht-Layout 500B von 5B.
  • Die Insel 508b einer niedrigeren Ebene liegt über der gemeinsam genutzten Source/Drain-Region 702s und ist elektrisch mit der gemeinsam genutzten Source/Drain-Region 702s durch die Durchkontaktierung 506 gekoppelt. Die Verbund-Quellenleitung 508a umfasst Leitungsbrücken 110 und Quellenleitungen 108 (nicht gezeigt). Die Quellenleitungen 108 liegen außerhalb der Querschnittsansicht 900 und sind durch die Leitungsbrücken 110 elektrisch miteinander gekoppelt. Eine erste der Quellenleitungen 108 ist elektrisch mit den individuellen Source/Drain-Regionen 702i außerhalb der Querschnittsansicht 900 durch zusätzliche Durchkontaktierungen (nicht gezeigt) gekoppelt. Siehe die zwei Durchkontaktierungen 506 entlang der Linie B in den 5A-5C. Eine zweite der Quellenleitungen 108 ist elektrisch mit den individuellen Source/Drain-Regionen (nicht gezeigt) einer anderen Bit-Zelle außerhalb der Querschnittsansicht 900 durch zusätzliche Durchkontaktierungen (nicht gezeigt) gekoppelt. Durch elektrisches Koppeln der Quellenleitungen 108 miteinander hat die Verbund-Quellenleitung 508a eine effektive Breite, die größer ist als die einzelnen Breiten der Quellenleitungen 108, wodurch ein Widerstand der Verbund-Quellenleitung 508a kleiner ist als die individuellen Widerstände der Quellenleitungen 108. Dies verringert die Leitungsbelastung und verbessert die Energieeffizienz.
  • In einigen Ausführungsformen umfasst ein Prozess zum teilweisen Ausbilden der Interconnect-Struktur 706 Folgendes: 1) Abscheiden der ILD-Schicht 708ild; 2) Ausbilden der Durchkontaktierung 506 in der ILD-Schicht 708ild; 3) Abscheiden der IMD-Schicht 708imd; und 4) Ausbilden der mehreren Drähte 508 einer niedrigeren Ebene in der IMD-Schicht 708imd. Das Abscheiden der ILD- und IMD-Schichten 708ild, 708imd kann zum Beispiel durch CVD, PVD, einen anderen geeigneten Abscheidungsprozess oder jede Kombination des oben Genannten ausgeführt werden. Das Ausbilden der Durchkontaktierung 506 und das Ausbilden der Drähte 508 einer niedrigeren Ebene können zum Beispiel durch einen Einzeldamaszen-Prozess oder einen anderen geeigneten Prozess ausgeführt werden. Der Einzeldamaszen-Prozess umfasst Folgendes: 1) Strukturieren einer dielektrischen Schicht (zum Beispiel der ILD-Schicht 708ild oder der IMD-Schicht 708imd), um Öffnungen zu bilden, wobei ein Layout leitfähiger Strukturelemente gebildet wird (zum Beispiel die Durchkontaktierung 506 oder die mehreren Drähte 508 einer niedrigeren Ebene); 2) Abscheiden einer leitfähigen Schicht, die die Öffnungen ausfüllt und die dielektrische Schicht bedeckt; und 3) Ausführen eines Planarisierens in der leitfähigen Schicht, bis die dielektrische Schicht erreicht ist. Das Strukturieren kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. Das Abscheiden der leitfähigen Schicht kann zum Beispiel durch CVD, PVD, chemisches Plattieren, Elektroplattierung, einen anderen geeigneten Abscheidungsprozess oder jede Kombination des oben Genannten ausgeführt werden. Das Planarisieren kann zum Beispiel durch ein chemisch-mechanisches Polieren (CMP) oder einen anderen geeigneten Planarisierungsprozess ausgeführt werden.
  • Wie durch die Querschnittsansicht 1000 von 10 veranschaulicht, wird die Interconnect-Struktur 706 so erweitert, dass sie eine zusätzliche IMD-Schicht 708imd, eine Insel 712 einer mittleren Ebene und eine Zwischendraht-Durchkontaktierung 710 enthält. Die zusätzliche IMD-Schicht 708imd liegt über den mehreren Drähten 508 einer niedrigeren Ebene und nimmt sowohl die Insel 712 einer mittleren Ebene als auch die Zwischendraht-Durchkontaktierung 710 auf. Die Insel 712 einer mittleren Ebene liegt über der Insel 508b einer niedrigeren Ebene und ist elektrisch mit der Insel 508b einer niedrigeren Ebene durch die Zwischendraht-Durchkontaktierung 710 gekoppelt.
  • In einigen Ausführungsformen umfasst ein Prozess zum Erweitern der Interconnect-Struktur 706 Folgendes: 1) Abscheiden der zusätzlichen IMD-Schicht 708imd; 2) Strukturieren der zusätzlichen IMD-Schicht 708imd, um Öffnungen mit einem Layout sowohl für die Insel 712 einer mittleren Ebene als auch für die Zwischendraht-Durchkontaktierung 710 zu bilden; 3) Abscheiden einer leitfähigen Schicht, die die Öffnungen ausfüllt und die zusätzliche IMD-Schicht 708imd bedeckt; und 3) Ausführen eines Planarisierens in der leitfähigen Schicht, bis die zusätzliche IMD-Schicht 708imd erreicht ist. Das Strukturieren kann zum Beispiel durch eine Reihe individueller Strukturierungsprozesse ausgeführt werden, von denen jeder ein Fotolithografie-/Ätzprozess oder ein anderer geeigneter Strukturierungsprozess ist. Das Abscheiden der leitfähigen Schicht kann zum Beispiel durch CVD, PVD, chemisches Plattieren, Elektroplattierung, einen anderen geeigneten Abscheidungsprozess oder jede Kombination des oben Genannten ausgeführt werden. Das Planarisieren kann zum Beispiel durch ein CMP oder einen anderen geeigneten Planarisierungsprozess ausgeführt werden.
  • Obgleich nicht gezeigt, kann die Erweiterung der Interconnect-Struktur 706 in anderen Ausführungsformen weggelassen werden, dergestalt, dass die zusätzliche IMD-Schicht 708imd, die Insel 712 einer mittleren Ebene und die Zwischendraht-Durchkontaktierung 710 weggelassen werden. Des Weiteren kann die Erweiterung der Interconnect-Struktur 706 in anderen Ausführungsformen ein- oder mehrmals wiederholt werden, dergestalt, dass die zusätzliche IMD-Schicht 708imd, die Insel 712 einer mittleren Ebene und die Zwischendraht-Durchkontaktierung 710 ein- oder mehrmals wiederholt werden.
  • Wie durch die Querschnittsansicht 1100 von 11 veranschaulicht, wird eine Speicherstruktur 302 auf der Interconnect-Struktur 706 ausgebildet. Die Speicherstruktur 302 liegt über der gemeinsam genutzten Source/Drain-Region 702s und ist elektrisch mit der gemeinsam genutzten Source/Drain-Region 702s durch die Interconnect-Struktur 706 gekoppelt. Die Speicherstruktur 302 kann zum Beispiel eine RRAM-Struktur, eine MRAM-Struktur oder eine andere geeignete Speicherstruktur sein.
  • In einigen Ausführungsformen umfasst ein Prozess zum Bilden die Speicherstruktur 302 Folgendes: 1) Ausführen einer Reihe von Abscheidungen, um einen Speicherfilm zu bilden, der eine untere Elektrodenschicht, eine Datenspeicherschicht und eine obere Elektrodenschicht umfasst; und 2) Strukturieren des Speicherfilms in der Speicherstruktur 302. Das Abscheiden der unteren und oberen Elektrodenschichten kann zum Beispiel durch CVD, PVD, chemisches Plattieren, Elektroplattierung, einen oder mehrere andere geeignete Abscheidungsprozesse oder jede Kombination des oben Genannten ausgeführt werden. Das Abscheiden der Datenspeicherschicht kann zum Beispiel durch CVD, PVD, einen oder mehrere andere geeignete Abscheidungsprozesse oder jede Kombination des oben Genannten ausgeführt werden. Das Strukturieren kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen oder mehrere andere geeignete Abscheidungsprozesse ausgeführt werden.
  • Wie durch die Querschnittsansicht 1200 von 12 veranschaulicht, wird die Interconnect-Struktur 706 um die Speicherstruktur 302 herum erweitert, wodurch eine zusätzliche IMD-Schicht 708imd und eine Bitleitung 106 ausgebildet werden. Die zusätzliche IMD-Schicht 708imd umgibt die Speicherstruktur 302, und die Bitleitung 106 liegt über der zusätzlichen IMD-Schicht 708imd. Des Weiteren ist die Bitleitung 106 elektrisch mit der Speicherstruktur 302 gekoppelt.
  • In einigen Ausführungsformen umfasst ein Prozess zum Erweitern der Interconnect-Struktur 706 Folgendes: 1) Abscheiden der zusätzlichen IMD-Schicht 708imd; 2) Strukturieren der zusätzlichen IMD-Schicht 708imd mit einer Öffnung, die ein Layout der Bitleitung 106 aufweist; 3) Abscheiden einer leitfähigen Schicht, die die Öffnungen ausfüllt und die zusätzliche IMD-Schicht 708imd bedeckt; und 4) Ausführen eines Planarisierens in der leitfähigen Schicht, bis die dielektrische Schicht erreicht ist. Das Strukturieren kann zum Beispiel durch einen Fotolithografie-/Ätzprozess oder einen anderen geeigneten Strukturierungsprozess ausgeführt werden. Das Abscheiden der leitfähigen Schicht kann zum Beispiel durch CVD, PVD, chemisches Plattieren, Elektroplattierung, einen anderen geeigneten Abscheidungsprozess oder jede Kombination des oben Genannten ausgeführt werden. Das Planarisieren kann zum Beispiel durch ein CMP oder einen anderen geeigneten Planarisierungsprozess ausgeführt werden.
  • Obgleich die Querschnittsansichten 800-1200 der 8-12 mit Bezug auf das Verfahren beschrieben sind, versteht es sich, dass die in den 8-12 gezeigten Strukturen nicht auf das Verfahren beschränkt sind und auch ohne das Verfahren für sich allein stehen können. Außerdem sind die 8-12 zwar als eine Reihe von Aktionen beschrieben, doch es versteht sich, dass diese Aktionen nicht einschränkend sind, weil die Reihenfolge der Aktionen in anderen Ausführungsformen geändert werden kann und die offenbarten Verfahren auch auf andere Strukturen anwendbar sind. In anderen Ausführungsformen können einige Aktionen, die veranschaulicht und/oder beschrieben sind, ganz oder teilweise weggelassen werden.
  • In 13 ist ein Flussdiagramm 1300 einiger Ausführungsformen des Verfahrens der 8-12 gezeigt. Das Verfahren kann zum Beispiel dafür verwendet werden, die [...] zu bilden.
  • Bei 1302 wird eine Gruppierung von Zugangstransistoren auf einem Substrat ausgebildet, wobei die Zugangstransistoren in mehreren Reihen und mehrere Spalten angeordnet werden, und wobei die Spalten zu Paaren benachbarter Spalten gruppiert sind. Siehe zum Beispiel die 4B, 5A und 8.
  • Bei 1304 werden mehrere Drähte einer niedrigeren Ebene über dem Substrat ausgebildet, wobei die Drähte einer niedrigeren Ebene eine gemeinsame Höhe über dem Substrat haben und mehrere Quellenleitungen, mehrere Brücken und mehrere Inseln umfassen. Siehe zum Beispiel die 4B, 5B und 9.
  • Bei 1304a umfasst das Ausbilden der mehreren Drähte einer niedrigeren Ebene das Ausbilden der mehreren Quellenleitungen, wobei jede der Quellenleitungen für eines der Paare benachbarter Spalten individuell ist und elektrisch mit Source-Elektroden von Zugangstransistoren in dem individuellen der Paare gekoppelt ist.
  • Bei 1304b umfasst das Ausbilden der mehreren Drähte einer niedrigeren Ebene das Ausbilden der mehreren Brücken, wobei die Brücken elektrisch benachbarte Quellenleitungen miteinander koppeln. Durch das elektrische Koppeln benachbarter Quellenleitungen miteinander entstehen Verbund-Quellenleitungen mit effektiven Breiten, die größer sind als die einzelnen Breiten der Quellenleitungen, die des Weiteren im Vergleich zu den Quellenleitungen verringerte Widerstände haben. Die verringerten Widerstände reduzieren die Belastung entlang der Verbund-Quellenleitungen, reduzieren Spannungsabfälle entlang der Verbund-Quellenleitungen, reduzieren die Mindestlese- und Schreibspannungen und reduzieren den dynamischen Stromverbrauch. Insofern kann die Speichervorrichtung, die mittels des Verfahrens gebildet wird, eine einzelne große Bank von Bit-Zellen anstelle mehrerer kleiner Bänke von Bit-Zellen haben, was die Speicherdichte erhöht und die Kosten verringert.
  • Bei 1304c umfasst das Ausbilden der mehreren Drähte einer niedrigeren Ebene das Ausbilden der mehreren Inseln, wobei jede der Inseln über einem Drain eines individuellen der Zugangstransistoren liegt und elektrisch damit gekoppelt ist.
  • Bei 1306 werden mehrere Speicherstrukturen ausgebildet, wobei die Speicherstrukturen jeweils über den Inseln liegen und elektrisch damit gekoppelt sind. Siehe zum Beispiel die 4B, 10 und 11.
  • Bei 1308 werden mehrere Drähte einer höheren Ebene oberhalb der Speicherstrukturen ausgebildet, wobei die Drähte einer höheren Ebene eine gemeinsame Höhe über dem Substrat haben und mehrere Bitleitungen umfassen, und wobei die Bitleitungen jeweils über den Speicherstrukturen liegen und elektrisch mit ihnen gekoppelt sind. Siehe zum Beispiel die 4B, 5C und 12.
  • Obgleich das Flussdiagramm 1300 von 13 im vorliegenden Text als eine Reihe von Aktionen oder Ereignissen veranschaulicht und beschrieben ist, versteht es sich, dass die veranschaulichte Reihenfolge solcher Aktionen oder Ereignisse nicht in einem einschränkenden Sinne ausgelegt werden darf. Zum Beispiel können einige Aktionen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Aktionen oder Ereignissen als den im vorliegenden Text veranschaulichten und/oder beschriebenen ausgeführt werden. Darüber hinaus müssen nicht alle veranschaulichten Aktionen erforderlich sein, um einen oder mehrere Aspekte oder eine oder mehrere Ausführungsformen der im vorliegenden Text dargelegten Beschreibung zu implementieren, und eine oder mehrere der im vorliegenden Text gezeigten Aktionen können in einer oder mehreren separaten Aktionen und/oder Phasen ausgeführt werden.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung eine Speichervorrichtung bereit, die Folgendes enthält: eine Gruppierung von Bit-Zellen, die mehrere Reihen und mehrere Spalten enthält, wobei die mehreren Spalten eine erste Spalte und eine zweite Spalte enthalten; eine erste leitfähige Leitung, die sich entlang der ersten Spalte erstreckt, wobei die erste leitfähige Leitung elektrisch mit Bit-Zellen der Gruppierung in der ersten Spalte gekoppelt ist; eine zweite leitfähige Leitung, die sich entlang der zweiten Spalte erstreckt, wobei die zweite leitfähige Leitung elektrisch mit Bit-Zellen der Gruppierung in der zweiten Spalte gekoppelt ist; und mehrere Leitungsbrücken, die sich von der ersten leitfähigen Leitung zu der zweiten leitfähigen Leitung erstrecken und die ersten und zweiten leitfähigen Leitungen elektrisch miteinander koppeln. In einigen Ausführungsformen enthalten die mehreren Spalten des Weiteren eine dritte Spalte und eine vierte Spalte, wobei sich die erste leitfähige Leitung entlang der dritten Spalte erstreckt und elektrisch mit Bit-Zellen der Gruppierung in der dritten Spalte gekoppelt ist, und wobei sich die zweite leitfähige Leitung entlang der vierten Spalte erstreckt und elektrisch mit Bit-Zellen der Gruppierung in der vierten Spalte gekoppelt ist. In einigen Ausführungsformen sind die Leitungsbrücken gleichmäßig entlang der ersten Spalte beabstandet. In einigen Ausführungsformen sind die Leitungsbrücken linienförmig und erstrecken sich parallel quer zu den ersten und zweiten leitfähigen Leitungen. In einigen Ausführungsformen enthalten die mehreren Leitungsbrücken eine erste leitfähige Brücke und eine zweite leitfähige Brücke, und wobei die ersten und zweiten Leitungsbrücken an die erste Spalte grenzen und entlang der ersten Spalte durch zwei Reihen der Gruppierung getrennt sind. In einigen Ausführungsformen enthalten die mehreren Spalten des Weiteren eine dritte Spalte, wobei die Speichervorrichtung des Weiteren eine dritte leitfähige Leitung enthält, die sich entlang der dritten Spalte erstreckt und elektrisch mit Bit-Zellen der Gruppierung in der dritten Spalte gekoppelt ist, und wobei sich die Leitungsbrücken von der ersten Spalte zu der zweiten Spalte und von der zweiten Spalte zu der dritten Spalte erstrecken. In einigen Ausführungsformen enthalten die mehreren Spalten des Weiteren eine dritte Spalte, wobei sich die Leitungsbrücken zwischen den ersten und zweiten leitfähigen Leitungen erstrecken und jeweils an den ersten und zweiten leitfähigen Leitungen beginnen und enden; wobei die Speichervorrichtung des Weiteren enthält: eine dritte leitfähige Leitung, die sich entlang der dritten Spalte erstreckt und elektrisch mit Bit-Zellen der Gruppierung in der dritten Spalte gekoppelt ist; und mehrere zweite Leitungsbrücken, die sich zwischen den zweiten und dritten leitfähigen Leitungen erstrecken und jeweils an den zweiten und dritten leitfähigen Leitungen beginnen und enden, wobei die Leitungsbrücken und die zweiten Leitungsbrücken voneinander beabstandet sind und sich entlang der zweiten leitfähigen Leitung abwechseln. In einigen Ausführungsformen sind die Bit-Zellen der Gruppierung 2T1R-RRAM-Zellen. In einigen Ausführungsformen sind die Bit-Zellen der Gruppierung 1T1R-RRAM-Zellen.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung ein Verfahren zum Bilden einer Speichervorrichtung bereit, wobei das Verfahren Folgendes enthält: Bilden einer Gruppierung von Zugangsvorrichtungen auf einem Substrat, wobei die Gruppierung von Zugangsvorrichtungen mehrere Reihen und mehrere Spalten enthält, und wobei die Spalten zu Paaren benachbarter Spalten gruppiert sind; Bilden mehrerer Drähte über der Gruppierung von Zugangsvorrichtungen, wobei die mehreren Drähte Folgendes enthalten: mehrere Quellenleitungen, einschließlich einer ersten Quellenleitung und einer zweiten Quellenleitung, wobei jede der Quellenleitungen für eines der Paare benachbarter Spalten individuell ist und elektrisch mit den Zugangsvorrichtungen der Gruppierung in dem individuellen Paar benachbarter Spalten gekoppelt ist; und mehrere Brücken, die sich zwischen den ersten und zweiten Quellenleitungen erstrecken und die ersten und zweiten Quellenleitungen elektrisch miteinander koppeln; und Bilden einer Gruppierung von Speicherstrukturen über den mehreren Drähten, wobei die Speicherstrukturen jeweils elektrisch mit den Zugangsvorrichtungen durch die Drähte gekoppelt sind. In einigen Ausführungsformen haben die Drähte eine gemeinsame Höhe über dem Substrat, wobei die erste Quellenleitung, die zweite Quellenleitung und die mehreren Brücken miteinander integriert sind. In einigen Ausführungsformen enthält das Bilden der mehreren Drähte Folgendes: Abscheiden einer dielektrischen Schicht über den Zugangsvorrichtungen; Strukturieren der dielektrischen Schicht, um Öffnungen zu bilden, die ein Layout der Drähte aufweisen; Abscheiden einer leitfähigen Schicht, die die Öffnungen ausfüllt und die dielektrische Schicht bedeckt; und Ausführen eines Planarisierens in der leitfähigen Schicht, bis die dielektrische Schicht erreicht ist. In einigen Ausführungsformen liegen die ersten und zweiten Quellenleitungen ohne dazwischenliegende Quellenleitungen nebeneinander. In einigen Ausführungsformen werden die Brücken mit linienförmigen Draufsicht-Layouts gebildet, die jeweils an den ersten und zweiten Quellenleitungen beginnen und enden. In einigen Ausführungsformen enthält das Verfahren des Weiteren Folgendes: Bilden mehrerer zweiter Drähte über der Gruppierung von Speicherstrukturen, wobei die mehreren zweiten Drähte eine Bitleitung zwischen den ersten und zweiten Quellenleitungen enthalten, und wobei die Bitleitung für eine der Spalten individuell ist und elektrisch mit Speicherstrukturen gekoppelt ist, die über der individuellen Spalte liegen.
  • In einigen Ausführungsformen stellt die vorliegende Anmeldung eine andere Speichervorrichtung bereit, die Folgendes enthält: eine Gruppierung von Bit-Zellen, wobei die Gruppierung mehrere Reihen und mehrere Spalten enthält, und wobei die mehreren Spalten ein erstes Paar benachbarter Spalten und ein zweites Paar benachbarter Spalten enthalten; und eine leitfähige Struktur, die elektrisch mit Bit-Zellen der Gruppierung in den ersten und zweiten Paaren benachbarter Spalten gekoppelt ist, wobei die leitfähige Struktur ein leiterförmiges Draufsicht-Layout hat, in dem Beine des leiterförmigen Draufsicht-Layouts jeweils entlang der ersten und zweiten Paare benachbarter Spalten verlängert sind. In einigen Ausführungsformen enthalten die Bit-Zellen der Gruppierung individuelle Zugangstransistoren, wobei die leitfähige Struktur elektrisch mit ersten Source/Drain-Regionen von Zugangstransistoren in jeder Spalte der ersten und zweiten Paare benachbarter Spalten gekoppelt ist. In einigen Ausführungsformen enthalten die Bit-Zellen der Gruppierung individuelle Speicherstrukturen, wobei die Speicherstrukturen jeweils über den zweiten Source/Drain-Regionen der Zugangstransistoren liegen und elektrisch mit ihnen gekoppelt sind. In einigen Ausführungsformen haben die Sprossen des leiterförmigen Draufsicht-Layouts einen zweireihigen Abstand und sind quer zu den Spalten der Gruppierung verlängert. In einigen Ausführungsformen enthalten die mehreren Spalten ein drittes Paar benachbarter Spalten, wobei die ersten und zweiten Paare benachbarter Spalten durch das dritte Paar benachbarter Spalten getrennt sind.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62673233 [0001]

Claims (21)

  1. Beansprucht wird:
  2. Speichervorrichtung, die Folgendes umfasst: eine Gruppierung von Bit-Zellen, die mehrere Reihen und mehrere Spalten umfasst, wobei die mehreren Spalten eine erste Spalte und eine zweite Spalte umfassen; eine erste leitfähige Leitung, die sich entlang der ersten Spalte erstreckt, wobei die erste leitfähige Leitung elektrisch mit Bit-Zellen der Gruppierung in der ersten Spalte gekoppelt ist; eine zweite leitfähige Leitung, die sich entlang der zweiten Spalte erstreckt, wobei die zweite leitfähige Leitung elektrisch mit Bit-Zellen der Gruppierung in der zweiten Spalte gekoppelt ist; und mehrere Leitungsbrücken, die sich von der ersten leitfähigen Leitung zu der zweiten leitfähigen Leitung erstrecken und die ersten und zweiten leitfähigen Leitungen elektrisch miteinander koppeln.
  3. Speichervorrichtung nach Anspruch 1, wobei die mehreren Spalten des Weiteren eine dritte Spalte und eine vierte Spalte umfassen, wobei sich die erste leitfähige Leitung entlang der dritten Spalte erstreckt und elektrisch mit Bit-Zellen der Gruppierung in der dritten Spalte gekoppelt ist, und wobei sich die zweite leitfähige Leitung entlang der vierten Spalte erstreckt und elektrisch mit Bit-Zellen der Gruppierung in der vierten Spalte gekoppelt ist.
  4. Speichervorrichtung nach Anspruch 1 oder 2, wobei die Leitungsbrücken gleichmäßig entlang der ersten Spalte beabstandet sind.
  5. Speichervorrichtung nach einem der vorangehenden Ansprüche, wobei die Leitungsbrücken linienförmig sind und sich parallel quer zu den ersten und zweiten leitfähigen Leitungen erstrecken.
  6. Speichervorrichtung nach einem der vorangehenden Ansprüche, wobei die mehreren Leitungsbrücken eine erste leitfähige Brücke und eine zweite leitfähige Brücke umfassen, und wobei die ersten und zweiten Leitungsbrücken an die erste Spalte grenzen und entlang der ersten Spalte durch zwei Reihen der Gruppierung getrennt sind.
  7. Speichervorrichtung nach einem der vorangehenden Ansprüche, wobei die mehreren Spalten des Weiteren eine dritte Spalte umfassen, wobei die Speichervorrichtung des Weiteren eine dritte leitfähige Leitung umfasst, die sich entlang der dritten Spalte erstreckt und elektrisch mit Bit-Zellen der Gruppierung in der dritten Spalte gekoppelt ist, und wobei sich die Leitungsbrücken von der ersten Spalte zu der zweiten Spalte und von der zweiten Spalte zu der dritten Spalte erstrecken.
  8. Speichervorrichtung nach einem der vorangehenden Ansprüche, wobei die mehreren Spalten des Weiteren eine dritte Spalte umfassen, wobei sich die Leitungsbrücken zwischen den ersten und zweiten leitfähigen Leitungen erstrecken und jeweils an den ersten und zweiten leitfähigen Leitungen beginnen und enden; wobei die Speichervorrichtung des Weiteren Folgendes umfasst: eine dritte leitfähige Leitung, die sich entlang der dritten Spalte erstreckt und elektrisch mit Bit-Zellen der Gruppierung in der dritten Spalte gekoppelt ist; und mehrere zweite Leitungsbrücken, die sich zwischen den zweiten und dritten leitfähigen Leitungen erstrecken und jeweils an den zweiten und dritten leitfähigen Leitungen beginnen und enden, wobei die Leitungsbrücken und die zweiten Leitungsbrücken voneinander beabstandet sind und sich entlang der zweiten leitfähigen Leitung abwechseln.
  9. Speichervorrichtung nach einem der vorangehenden Ansprüche, wobei die Bit-Zellen der Gruppierung Zwei-Transistoren-ein-Widerstand (2T1R)-Direktzugriffsspeicher (RRAM)-Zellen sind.
  10. Speichervorrichtung nach einem der vorangehenden Ansprüche [...] bis 7, wobei die Bit-Zellen der Gruppierung Ein-Transistor-ein-Widerstand (1T1R)-Direktzugriffsspeicher (RRAM)-Zellen sind.
  11. Verfahren zum Bilden einer Speichervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer Gruppierung von Zugangsvorrichtungen auf einem Substrat, wobei die Gruppierung von Zugangsvorrichtungen mehrere Reihen und mehrere Spalten umfasst, und wobei die Spalten zu Paaren benachbarter Spalten gruppiert sind; Bilden mehrerer Drähte über der Gruppierung von Zugangsvorrichtungen, wobei die mehreren Drähte Folgendes umfassen: mehrere Quellenleitungen, einschließlich einer ersten Quellenleitung und einer zweiten Quellenleitung, wobei jede der Quellenleitungen für eines der Paare benachbarter Spalten individuell ist und elektrisch mit den Zugangsvorrichtungen der Gruppierung in dem individuellen Paar benachbarter Spalten gekoppelt ist; und mehrere Brücken, die sich zwischen den ersten und zweiten Quellenleitungen erstrecken und die ersten und zweiten Quellenleitungen elektrisch miteinander koppeln; und Bilden einer Gruppierung von Speicherstrukturen über den mehreren Drähten, wobei die Speicherstrukturen jeweils elektrisch mit den Zugangsvorrichtungen durch die Drähte gekoppelt sind.
  12. Verfahren nach Anspruch 10, wobei die Drähte eine gemeinsame Höhe über dem Substrat haben, und wobei die erste Quellenleitung, die zweite Quellenleitung und die mehreren Brücken miteinander integriert sind.
  13. Verfahren nach Anspruch 10 oder 11, wobei das Bilden der mehreren Drähte Folgendes umfasst: Abscheiden einer dielektrischen Schicht über den Zugangsvorrichtungen; Strukturieren der dielektrischen Schicht, um Öffnungen zu bilden, die ein Layout der Drähte aufweisen; Abscheiden einer leitfähigen Schicht, die die Öffnungen ausfüllt und die dielektrische Schicht bedeckt; und Ausführen eines Planarisierens in der leitfähigen Schicht, bis die dielektrische Schicht erreicht ist.
  14. Verfahren nach einem der vorangehenden Ansprüche 10 bis 12, wobei die ersten und zweiten Quellenleitungen ohne dazwischenliegende Quellenleitungen nebeneinander liegen.
  15. Verfahren nach einem der vorangehenden Ansprüche 10 bis 13, wobei die Brücken mit linienförmigen Draufsicht-Layouts ausgebildet werden, die jeweils an den ersten und zweiten Quellenleitungen beginnen und enden.
  16. Verfahren nach einem der vorangehenden Ansprüche 10 bis 14, das des Weiteren Folgendes umfasst: Bilden mehrerer zweiter Drähte über der Gruppierung von Speicherstrukturen, wobei die mehreren zweiten Drähte eine Bitleitung zwischen den ersten und zweiten Quellenleitungen umfassen, und wobei die Bitleitung für eine der Spalten individuell ist und elektrisch mit Speicherstrukturen gekoppelt ist, die über der individuellen Spalte liegen.
  17. Speichervorrichtung, die Folgendes umfasst: eine Gruppierung von Bit-Zellen, wobei die Gruppierung mehrere Reihen und mehrere Spalten umfasst, und wobei die mehreren Spalten ein erstes Paar benachbarter Spalten und ein zweites Paar benachbarter Spalten umfassen; und eine leitfähige Struktur, die elektrisch mit Bit-Zellen der Gruppierung in den ersten und zweiten Paaren benachbarter Spalten gekoppelt ist, wobei die leitfähige Struktur ein leiterförmiges Draufsicht-Layout hat, in dem Beine des leiterförmigen Draufsicht-Layouts jeweils entlang der ersten und zweiten Paare benachbarter Spalten verlängert sind.
  18. Speichervorrichtung nach Anspruch 16, wobei die Bit-Zellen der Gruppierung individuelle Zugangstransistoren umfassen, und wobei die leitfähige Struktur elektrisch mit ersten Source/Drain-Regionen von Zugangstransistoren in jeder Spalte der ersten und zweiten Paare benachbarter Spalten gekoppelt ist.
  19. Speichervorrichtung nach Anspruch 17, wobei die Bit-Zellen der Gruppierung individuelle Speicherstrukturen umfassen, und wobei die Speicherstrukturen jeweils über den zweiten Source/Drain-Regionen der Zugangstransistoren liegen und elektrisch mit ihnen gekoppelt sind.
  20. Speichervorrichtung nach einem der vorangehenden Ansprüche 16 bis 18, wobei Sprossen des leiterförmigen Draufsicht-Layouts einen zweireihigen Abstand haben und quer zu den Spalten der Gruppierung verlängert sind.
  21. Speichervorrichtung nach einem der vorangehenden Ansprüche 16 bis 19, wobei die mehreren Spalten ein drittes Paar benachbarter Spalten umfassen, und wobei die ersten und zweiten Paare benachbarter Spalten durch das dritte Paar benachbarter Spalten getrennt sind.
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