TWI730296B - 記憶體元件與其形成方法 - Google Patents

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TWI730296B
TWI730296B TW108105493A TW108105493A TWI730296B TW I730296 B TWI730296 B TW I730296B TW 108105493 A TW108105493 A TW 108105493A TW 108105493 A TW108105493 A TW 108105493A TW I730296 B TWI730296 B TW I730296B
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Abstract

本揭露之多個實施例係關於減少線路負載之記憶體佈局。在一些實施例中，記憶體元件包含位元格陣列、第一導電線、第二導電線，及複數個導電橋接器。第一及第二導電線例如可為源線或其他一些導電線。位元格陣列包含複數個列及複數個行，且複數個行包含第一行及第二行。第一導電線沿第一行延伸且經電耦接至第一行中之位元格。第二導電線沿第二行延伸且經電耦接至第二行中之位元格。導電橋接器自第一導電線延伸至第二導電線，且將第一導電線與第二導電線耦接在一起。

Description

記憶體元件與其形成方法
本揭露是關於一種記憶體元件與其形成方法。
諸多現代電子裝置包括非揮發性記憶體。非揮發性記憶體是能夠在無電力之情況下儲存資料的電子記憶體。下一代非揮發性記憶體之一些有希望的候選者包括電阻式隨機存取記憶體(resistive random-access memory；RRAM)。電阻式隨機存取記憶體具有相對簡單的結構且可與互補金氧半導體(complementary metal-oxide-semiconductor；CMOS)邏輯製程相容。
本揭露之一實施例提供了一種記憶體元件，包含一位元格陣列、一第一導電線、一第二導電線以及複數個導電橋接器。位元格陣列包含複數個列及複數個行，其中該些行包含一第一行及一第二行。第一導電線沿第一行延伸，其中第一導電線在第一行中電耦接至位元格陣列。第二導電線沿第二行延伸，其中第二導電線在第二行中電耦接至位元格陣列。導電 橋接器自第一導電線延伸至第二導電線，且將第一導電線與第二導電線電耦接在一起。
本揭露之一實施例揭露了一種用於形成記憶體元件之方法，該方法包含形成一存取元件陣列於一基板上，其中存取電晶體包含複數個列及複數個行，及其中該些行被分組為多對相鄰行，在存取元件陣列上方形成複數個線，其中該些線包含複數個源線及複數個橋接器。源線包含一第一源線及一第二源線，其中源線中每一者分別對應於該些相鄰行對，且在該個別相鄰行對中電耦接至該存取元件陣列。橋接器在第一源線與第二源線之間延伸，並將第一源線與第二源線電耦接在一起。接著於該些線上方形成一記憶體結構陣列，其中記憶體結構分別經由該些線而電耦接至存取元件。
本揭露之一實施例揭露了一種記憶體元件，包含一位元格陣列以及一導電結構，其中位元格陣列包含複數個列及複數個行，該些行包含一第一對相鄰行及一第二對相鄰行。導電結構在第一對相鄰行及第二對相鄰行中電耦接至位元格陣列，其中導電結構具有一階梯狀頂部佈局，其中階梯狀頂部佈局之分別沿第一對相鄰行及第二對相鄰行伸長。
100:方塊圖
102:位元格
104:陣列
106:位元線
106/510:較高位準線
108:源線
110:導電橋接器
200A:方塊圖
200B:方塊圖
200C:方塊圖
200D:方塊圖
200E:方塊圖
200F:方塊圖
200G:方塊圖
200H:方塊圖
300A:方塊圖
300B:方塊圖
302:記憶體結構
304:存取電晶體
306:第二存取電晶體
400A:方塊圖
400B:方塊圖
402:字元線
404:第二字元線
500A:頂部佈局
500B:頂部佈局
500C:頂部佈局
502d/502:元件區域/半導體基板
504:隔離結構
506:接觸通孔
508a:複合源線
508a/508:複合源線/較低位準線
508b:較低位準島狀物
508b/508:較低位準島狀物/較低位準線
600:頂部佈局
700A:橫剖面視圖
700B:橫剖面視圖
700C:橫剖面視圖
702i:單個源極/汲極區域
702s:共享源極/汲極區域
704:字元線介電層
706:互連結構
708:互連介電層
708ild/708:層間介電層/互連介電層
708imd/708:金屬間介電層/互連介電層
710:線間通孔
712:中等位準島狀物
800:橫剖面視圖
900:橫剖面視圖
1000:橫剖面視圖
1100:橫剖面視圖
1200:橫剖面視圖
1300:流程圖
1302:步驟
1304:步驟
1304a:步驟
1304b:步驟
1304c:步驟
1306:步驟
1308:步驟
SL/SL1-SLx:源線
BL1-BLM:位元線
WL/WL’/WL1-WLN/WL’1-WL’N:字元線
C1-CM:行
R1-RN:列
BC:位元格
本揭示案之態樣在結合附圖閱讀以下詳細說明時得以最清晰地理解。應注意，依據產業中之標準慣例，各種特徵並非按比例繪製。事實上，各種特徵之尺寸可任意增大或減小，以便於論述明晰。
第1圖圖示具有減少線路負載的佈局的一記憶體元件的一些實施例的方塊圖。
第2A圖至第2H圖圖示第1圖之記憶體元件的多個實施例之方塊圖，此等圖式具有不同的導電橋接器配置。
第3A圖及第3B圖圖示第1圖及第2A圖至第2G圖中任一者中之記憶體元件中的多個位元格實施例之方塊圖。
第4A圖及第4B圖圖示第1圖之記憶體元件之多個實施例的方塊圖，此等圖式分別具有第3A圖及第3B圖之位元格。
第5A圖至第5C圖圖示第4B圖之記憶體元件部分之一些實施例的多個頂部佈局。
第6圖圖示第5B圖之記憶體元件部分之一些替代實施例之頂部佈局，第5B圖中之導電橋接器具有雙列節距。
第7A圖至第7C圖圖示第5A圖至第5C圖之記憶體元件部分之一些實施例之多個橫剖面視圖。
第8圖至第12圖圖示用於形成記憶體元件的一方法之一些實施例的一系列橫剖面視圖，此記憶體元件具有減少線路負載之佈局。
第13圖圖示第8圖至第12圖之方法的一些實施例之流程圖。
本揭示案提供眾多不同實施例或實例以用於實施本揭示案之不同特徵。下文描述組件及配置之特定實例以簡化本揭示案。當然，此僅係實例，並非意欲限制。例如，下文描 述中第一特徵於第二特徵上方或之上的形成可包括第一特徵與第二特徵直接接觸而形成的實施例，及亦可包括第一特徵與第二特徵之間可能形成額外特徵，以使得第一特徵與第二特徵不可直接接觸的實施例。此外，本揭示案可在各種實例中反覆參考數字及/或字母。此反覆係以簡單與明晰為目的，且其自身不規定本文論述之各種實施例及/或配置之間的關係。
而且，本案可能使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」等等空間相對術語以便於描述，以描述一個元件或特徵與另一(或更多個)元件或特徵的關係，如圖式中所示。除圖式中繪示之定向之外，空間相對術語意欲包括元件在使用或操作中的不同定向。設備可能以其他方式定向(旋轉90度或其他定向)，且本案所使用之空間相對描述詞可由此進行同樣理解。
電阻式隨機存取記憶體(resistive random-access memory；RRAM)記憶體元件包含一或更多個位元格(bit cell；BC)排，其中每一排包含複數個位元格。位元格排列為複數個列及複數個行，且每一者包含存取電晶體及電阻式隨機存取記憶體結構。電阻式隨機存取記憶體結構包含頂部電極、底部電極，及夾在頂部電極與底部電極之間的金屬氧化物元件。金屬氧化物元件具有表示資料位元的可變電阻。例如，金屬氧化物元件之低電阻狀態可表示二進位「1」，而金屬氧化物元件之高電阻狀態可表示二進位「0」。藉由自頂部電極向底部電極應用設定電壓，金屬氧化物元件可變更為低電阻狀態。藉由自頂部電極向底部電極應用重設電壓，金屬氧 化物元件可變更為高電阻狀態。存取電晶體經由底部電極與電阻式隨機存取記憶體結構串聯電耦接。
每一排位元格進一步包含複數個字元線、複數個位元線，及複數個源線。字元線中每一者沿對應列延伸及與對應列中的存取電晶體之閘電極電耦接。位元線中每一者沿對應行延伸及與對應行中的電阻式隨機存取記憶體結構之頂部電極電耦接。源線中每一者沿對應行延伸，及經由對應行中之存取電晶體而與對應行中的電阻式隨機存取記憶體結構之底部電極選擇性地電耦接。字元線允許逐列存取位元格，而源線及位元線允許資料逐行被寫入或讀取自被存取的位元格。
位元格陣列往往具有在128列與512列之間的列數。然而，此產生較長源線及位元線，由此，源線及位元線具有高負載。高負載可繼而在源線及位元線上導致較高的最小讀取電壓及較高的最小寫入電壓。在讀取自及寫入位元格時，低於較高最小讀取電壓及較高最小寫入電壓的讀取電壓及寫入電壓高負載導致不穩定性。而且，較高最小讀取電壓及較高最小寫入電壓可繼而導致較高動態功耗。減緩長源線及位元線效應之一個解決方案是使用更小的位元格排。例如，具有128列的一個較大位元格排可替換為兩個小位元格排，每排64列。然而，增大位元格排的數目會增大位元格所用面積，此舉可提高成本。
本揭露之多個實施例係針對減少線路負載的記憶體佈局。在一些實施例中，記憶體元件包含位元格陣列、第一導電線、第二導電線，及複數個導電橋接器。第一及第二導電 線例如可為源線或其他一些導電線。位元格陣列包含複數個列及複數個行，且複數個行包含第一行及第二行。第一導電線沿第一行延伸且經電耦接至第一行中之位元格。第二導電線沿第二行延伸且經電耦接至第二行中之位元格。導電橋接器自第一導電線延伸至第二導電線，且將第一導電線與第二導電線耦接在一起。
藉由將第一導電線與第二導電線電耦接在一起，第一導電線與第二導電線電定義一複合線路，此線路之有效寬度大於(例如約兩倍於)第一導電線或第二導電線之個別寬度。此增大的寬度繼而沿複合線路減少電阻及負載，使得沿複合線路之壓降較低。由於低壓降，最小讀取及寫入電壓低，且動態功耗低。此外，記憶體元件可具有單個較大位元格排，而非多個小位元格排，由此，記憶體密度可較高，且成本可較低。
參看第1圖，提供記憶體元件之一些實施例之方塊圖100，此記憶體元件具有減少線路負載之記憶體佈局。記憶體元件可例如是電阻式隨機存取記憶體元件、磁阻隨機存取記憶體(magnetoresistive random-access memory；MRAM)記憶體元件、鐵電隨機存取記憶體(ferroelectric random-access memory；FeRAM)，或其他一些適合的記憶體元件類型。記憶體元件包含複數個位元格(BC)102。為便於說明，位元格102中僅一些位元格被標記為102。
位元格102位於M行及N列以定義陣列104，其中M及N是大於零之整數。為明晰起見，行被標記為C1至CM及列被標記為R1至RN>。此外，位元格102具有表示資料位元之內 部資料狀態。在記憶體元件是電阻式隨機存取記憶體元件的一些實施例中，位元格102具有個別金屬氧化物元件，此等元件具有可變電阻，此等可變電阻定義內部資料狀態。例如，金屬氧化物元件之低電阻狀態可表示二進位「1」，及金屬氧化物元件之高電阻狀態可表示二進位「0」，或反之亦然。位元格102例如可為一電晶體二電阻器(one-transistor two-resistor；1T1R)位元格、二電晶體一電阻器(two-transistor one-resistor；2T1R)位元格、一電晶體一電容器(one-transistor one-capacitor；1T1R)位元格、二電晶體一電容器(two-transistor one-capacitor；2T1C)位元格，或其他適合類型的位元格。
一組字元線(未圖示)便於逐列選擇位元格102，而一組位元線106及一組源線108便於逐行讀取自及/或寫入所選定之位元格。為便於說明，將位元線106中僅一些位元線標記為106，及將源線108中僅一些源線標記為108。位元線106沿陣列104之對應行自陣列104第一側側向延伸至與第一側相對之陣列104第二側。此外，位元線106與對應行中之位元格電耦接。為明晰起見，位元線106被標記為BL1至BLM，其中M是行數(見上文)。在一些實施例中，位元線106以一對一的對應關係對應於行。例如，位元線BL1可對應於行C1，位元線BL2可對應於行C2，位元線BL3可對應於行C3，以此類推。
陣列104之行分組為數對相鄰行，及源線108沿對應的相鄰行對自陣列104之第一側起側向延伸至陣列104之第二側。此外，源線108與對應相鄰行對中之位元格電耦接。為 明晰起見，將源線108標記為SL1至SLX，其中X是表示相鄰行對的數目的整數。在一些實施例中，源線108以一對一的對應關係對應於相鄰的成對的行。例如，行C1及行C2可成一對，且可對應於源線SL1；行C3及行C4可成一對，且可對應於源線SL2，諸如此類。
複數個導電橋接器110使源線108互連，以減少源線108上之線路負載。導電橋接器110沿行隔開，且每一導電橋接器將兩個或兩個以上源線耦接在一起。藉由將兩個源線電耦接在一起，兩個源線定義一複合源線，此源線之有效寬度大於(例如約兩倍於)兩個源線之個別寬度。此增大的寬度繼而沿複合源線減少電阻及負載，使得沿複合源線之壓降較低。由於低壓降，最小讀取及寫入電壓低，且動態功耗低。此外，記憶體元件可具有單個較大位元格排，而非多個小位元格排，由此，記憶體密度可較高，且成本可較低。
在一些實施例中，導電橋接器110沿行均勻地隔開，且/或平行地側向伸長。在一些實施例中，導電橋接器110垂直於及/或橫向於源線108而側向伸長。在一些實施例中，源線108被分組為成對的相鄰源線，及導電橋接器110電耦接及/或電短路每一對中之相鄰源線。例如，源線SL1及源線SL2可組成一對，並電耦接在一起。在一些實施例中，導電橋接器110與源線108整合及/或相連。在一些實施例中，導電橋接器110是(或包含)銅、鋁銅合金、鋁、其他一些適合的金屬、其他一些適合的導電材料，或前述各者之任何組合。
在一些實施例中，導電橋接器110、源線108、位 元線106，或前述各者之任何組合皆由後段製程(back-end of line；BEOL)互連結構之金屬層定義。例如，導電橋接器110及源線108可定義在後段製程互連結構之金屬1中，及/或位元線106可定義在後段製程互連結構之金屬3或4中。
參看第2A圖至第2H圖，第1圖之記憶體元件之多個實施例之方塊圖200A至200H具備導電橋接器110的不同配置。第2A圖至第2F圖圖示具有至少6列及至少12行之記憶體元件，而第2G圖及第2H圖圖示具有至少4列及至少8行之記憶體元件。然而，此等大小不應視作限制。第2A圖至第2F圖可在其他的實施例中具有更多或更少列及/或更多或更少行。同樣地，第2G圖至第2H圖可在其他的實施例中具有更多或更少列及/或更多或更少行。
如第2A圖之方塊圖200A所述，源線108被分組為相鄰對，此等源線對不重疊。例如，源線SL1及源線SL2可分組為一相鄰對。此外，導電橋接器110每一者對應於相鄰源線對中之一者，且每一導電橋接器電耦接此對應相鄰對中之源線。在一些實施例中，導電橋接器110與相鄰對之間的對應關係是多對一。
第2A圖之方塊圖200A亦圖示，導電橋接器110沿行均勻隔開，且具有單列節距。因此，在同一行相鄰的兩個導電橋接器可例如藉由單列位元格分隔開。
如第2B圖之方塊圖200B所述，提供第2A圖之變體，其中導電橋接器110具有雙列節距。因此，在同一行相鄰的兩個導電橋接器可例如藉由兩列位元格分隔開。
如第2C圖之方塊圖200C所述，提供第2A圖之變體，其中導電橋接器110具有三列節距。因此，在同一行相鄰的兩個個導電橋接器可例如藉由三列位元格分隔開。儘管第2A圖至第2C圖圖示具有一個、兩個，及三個列之導電橋接器110，但其他節距亦符合要求。
如第2D圖之方塊圖200D所述，源線108被分組為三個一組，此等組不相重疊，且每一組包含三個相鄰源線。例如，源線SL1、源線SL2，及源線SL3可分為一組。此外，導電橋接器110每一者對應於此等組對中之一者，且每一導電橋接器電耦接此對應組中之源線。在一些實施例中，導電橋接器110與此等組之間的對應關係是多對一。
第2D圖之方塊圖200D亦圖示，導電橋接器110沿行均勻隔開，且具有單列節距。
如第2E圖之方塊圖200E所示，提供第2D圖之變體，其中導電橋接器110具有雙列節距。儘管第2D圖至第2E圖圖示具有一個、兩個，及三個列之節距的導電橋接器110，但三列節距、四列節距，及其他節距亦符合要求。
如第2F圖之方塊圖200F所述，源線108被分組為三個一組，此等組不相重疊，且每一組包含三個相鄰源線。例如，源線SL1、源線SL2，及源線SL3可分為一組。此外，導電橋接器110每一者對應於此等組對中之一者，且每一導電橋接器電耦接此對應組中之兩個源線。在此等組的每一組中，用於組之導電橋接器在電耦接此組之前兩個源線與電耦接此組之其後兩個源線之間交替。例如，在由源線SL1、源線SL2，及 源線SL3組成之組中，對應於此組之導電橋接器可在電耦接源線SL1與源線SL2及電耦接源線SL2與源線SL3之間交替。在一些實施例中，導電橋接器110與此等組之間的對應關係是多對一。
第2F圖之方塊圖200F亦圖示，導電橋接器110儘管交錯，但沿行均勻隔開，且具有單列節距。儘管第2F圖圖示具有單列節距、雙列節距、三列節距的導電橋接器110，但其他節距亦符合要求。
如第2G圖之方塊圖200G所示，源線108被分組為多對，使得此等對不相重疊，且每一對之源線藉由單個源線隔開。例如，源線SL1及源線SL3可組成一對，因為源線SL1、SL3藉由源線SL2隔開。又例如，源線SL2及源線SL4可組成一對，因為源線SL2、SL4藉由源線SL3隔開。此外，導電橋接器110每一者對應於源線對中之一者，且每一導電橋接器電耦接此對應相鄰對中之源線。在一些實施例中，導電橋接器110與該些對之間的對應關係是多對一。
第2G圖之方塊圖200G亦圖示，導電橋接器110在對應行之內以單列節距均勻隔開。儘管第2G圖圖示具有單列節距、雙列節距、三列節距的導電橋接器110，但其他節距亦符合要求。
如第2H圖之方塊圖200H所述，源線108被分組為四個一組，此等組不相重疊，且每一組包含四個相鄰源線。例如，源線SL1、源線SL2、源線SL3，及源線SL4可分為一組。請注意，僅圖示一個組。此外，導電橋接器110每一者對應於 此等組對中之一者，且每一導電橋接器電耦接此對應組中之兩個源線。在此等組的每一組中，用於組之導電橋接器在電耦接此組之第一源線及第三源線與電耦接此組之第二源線及第四源線之間交替。例如，在由源線SL1、源線SL2、源線SL3，及源線SL4組成之組中，此組中之導電橋接器可在電耦接源線SL1與源線SL3及電耦接源線SL2與源線SL4之間交替。在一些實施例中，導電橋接器110與此等組之間的對應關係是多對一。
第2H圖之方塊圖200H亦圖示，導電橋接器110儘管交錯，但沿行均勻隔開，且具有單列節距。儘管第2H圖圖示具有單列節距、雙列節距、三列節距的導電橋接器110，但其他節距亦符合要求。
參看第3A圖，提供第1圖及第2A圖至第2H圖中任一圖中之位元格102的一些實施例之方塊圖300A。位元格102包含記憶體結構302及存取電晶體304。記憶體結構302及存取電晶體304從位元線BL串聯電耦接至源線SL，且存取電晶體304藉由字元線WL閘控。記憶體結構302經配置以儲存資料位元，且可例如為一電阻式隨機存取記憶體結構、磁阻隨機存取記憶體結構，或其他一些適合的記憶體結構。存取電晶體304可例如為金氧半導體場效電晶體(metal oxide semiconductor field-effect transistor；MOSFET)、其他一些適合的絕緣閘極場效電晶體(insulated gate field-effect transistor；IGFET)，或其他一些適合的電晶體。
參看第3B圖，提供第3A圖之位元格102之一些替代性實施例之方塊圖300B，其中位元格102進一步包含第二存 取電晶體306。存取電晶體304(亦稱為第一存取電晶體304)及第二存取電晶體306從記憶體結構302並聯電耦接至源線SL。此外，第一存取電晶體304及第二存取電晶體306分別藉由字元線WL(亦稱為第一字元線WL)及第二字元線WL'而被閘控。第二存取電晶體306可例如為金氧半導體場效電晶體、絕緣閘極場效電晶體，或其他一些適合的電晶體。
參看第4A圖及第4B圖，第1圖之記憶體元件之多個實施例之方塊圖400A、400B中分別提供有第3A圖及第3B圖中位元格102之實施例。亦應注意，第4A圖及第4B圖中並非特別圖示列R3，以改良第4A圖及第4B圖之緊湊性。
如第4A圖之方塊圖400A所述，位元格102中之每一者如針對第3A圖所說明及描述。為便於說明，將位元格102中僅有一些標記為102。而且，位元格102中僅有一些位元格標記了記憶體結構302及存取電晶體304。
一組字元線402便於逐列選擇位元格102，而此組位元線106及此組源線108便於逐行讀取自及/或寫入所選定之位元格。為便於說明，將位元線106中僅一些位元線標記為106，及將源線108中僅一些源線標記為108。字元線402側向地沿陣列104中的對應列而延伸。此外，字元線402與對應列中之位元格電耦接。為明晰起見，將字元線402標記為WL1至WLN，其中N是列數目。在一些實施例中，字元線402以一對一的對應關係對應於列。例如，字元線WL1可對應於列R1，字元線WL2可對應於列R2，以此類推。
如第4B圖之方塊圖400B所述，提供第4A圖之變 體，其中位元格102中之每一者如針對第3B圖所說明及描述。為便於說明，位元格102中僅有一些位元格標記了記憶體結構302、第一存取電晶體304，及第二存取電晶體306。
此組字元線402(亦稱為第一字元線402組)及一組第二字元線404便於逐列選擇位元格102。第二字元線404側向地沿陣列104中的對應列而延伸。此外，第二字元線404與對應列中之位元格電耦接。為明晰起見，將第二字元線404標記為WL'1至WL'N，其中N是列數目。在一些實施例中，第二字元線404以一對一的對應關係對應於列。例如，第二字元線WL'1可對應於列R1，第二字元線WL'2可對應於列R2，以此類推。
儘管第4A圖及第4B圖藉由使用第1圖之記憶體元件來說明第3A圖及第3B圖中之位元格實施例，但將瞭解，位元格實施例在其他的實施例中可用於第2A圖至第2G圖的任一圖中。例如，第2A圖中的位元格102中之每一者可如針對第3A圖或第3B圖中所說明。又例如，第2E圖中的位元格102中之每一者可如針對第3A圖或第3B圖中所說明。
參看第5A圖至第5C圖，提供第4B圖之記憶體元件部分之一些實施例的多個頂部佈局500A至500C。頂部佈局500A至500C可例如放入第4B圖中之方塊BX內，但其他位置亦符合要求。第5A圖之頂部佈局500A僅限前段製程(front end of line；FEOL)中之特徵及接觸通孔，使得未圖示線與線間通孔。第5B圖及第5C圖之頂部佈局500B、500C包括第5A圖之特徵，及進一步包括後段製程中之線。
如第5A圖之頂部佈局500A所述，位元格102分別位於半導體基板502之元件區域502d上。為便於說明，僅辨識位元格102中一些。元件區域502d容納第4B圖中之第一存取電晶體304及第二存取電晶體306之源極/汲極區域(未圖示)，並藉由隔離結構504隔開及區分。元件區域502d及隔離結構504在Y方向上側向延伸。Y方向可例如對應於位元格陣列104中之行。參考例如第4B圖中之行C1至C4。在一些實施例中，元件區域502d及隔離結構504呈線形，及/或經大體上彼此平行。然而，其他形狀亦符合要求。半導體基板502可例如為整塊矽基板、其他一些適合的整塊半導體基板、絕緣體上矽(silicon on insulator；SOI)基板，或其他一些適合的半導體基板。隔離結構504可例如為淺溝槽隔離(shallow trench isolation；STI)結構、深溝槽隔離(deep trench isolation；DTI)結構，或其他一些適合的隔離結構。
第一字元線402及第二字元線404在X方向上側向延伸跨過整個元件區域502d及隔離結構504。X方向可例如對應於位元格陣列104中之列。參考例如第4B圖中之列R1至RN。在一些實施例中，第一字元線402及第二字元線404呈線形及/或大體上彼此平行。然而，其他形狀亦符合要求。第一字元線402定義第4B圖中之第一存取電晶體304之閘電極，及第二字元線404定義第4B圖中之第二存取電晶體306之閘電極。第一字元線402及第二字元線404可例如為(或包含)摻雜多晶矽、金屬、其他一些適合的導電材料，或前述各者之任何組合。
接觸通孔506位於元件區域502d上及將位元格102之部件電耦接至覆蓋結構(在橫剖面中觀察)。為便於說明，將接觸通孔506中僅有一些標記為506。此等部件可例如包括第4B圖中之第一存取電晶體304(未圖示)及第4B圖中之第二存取電晶體306(未圖示)。接觸通孔506可例如為(或包含)鎢、其他一些適合的金屬或導電材料，或前述各者之任何組合。
如第5B圖之頂部佈局500B所述，包括第5A圖之特徵及複數個較低位準線508。為便於說明，將較低位準線508中僅有一些標記為508。在橫剖面觀察時，較低位準線508具有半導體基板502以上的共同高度，及與接觸通孔506(參考第5A圖)鄰接或相鄰。例如，較低位準線508可對應於後段製程互連結構中之金屬1。較低位準線508包括複合源線508a，此複合源線包含源線108及導電橋接器110。複合源線508a具有階梯形佈局，其中階梯形佈局之支腳及階梯形佈局之梯級分別由源線108及導電橋接器110定義。然而，其他佈局在其他實施例中亦符合要求。
源線108分別在隔離結構504上在Y方向側向延伸(參看第5A圖)，及導電橋接器110在X方向側向延伸。在一些實施例中，源線108呈線形及/或大體上彼此平行。同樣地，在一些實施例中，導電橋接器110呈線形及/或大體上彼此平行。然而，其他形狀對源線108及/或導電橋接器110而言亦符合要求。在一些實施例中，導電橋接器110在Y方向均勻地間隔。源線108藉由接觸通孔506而電耦接至第4B圖中之第一 存取電晶體304及第二存取電晶體306(未圖示)(參看第5A圖)。
如上文所論述，導電橋接器110每一者將兩個或兩個以上源線電耦接在一起以減少源線上之線路負載。藉由將兩個源線電耦接在一起，兩個源線定義一複合源線，此源線之有效寬度大於(例如約兩倍於)兩個源線之個別寬度。此增大的寬度繼而沿複合源線減少電阻及負載，使得沿複合源線之壓降較低。由於低壓降，最小讀取及寫入電壓低，且動態功耗低。
較低位準線508進一步包括較低位準島狀物508b。為便於說明，將較低位準島狀物508b中僅有一些標記為508b。類似於源線108，較低位準島狀物508b藉由接觸通孔506而電耦接至第4B圖中之第一存取電晶體304及第二存取電晶體306(未圖示)(參看第5A圖)。如下文所示，較低位準島狀物508b充當基座，以在此基座上形成記憶體結構(未圖示)及穿過此基座將記憶體結構電耦接至第4B圖中之第一存取電晶體304及第二存取電晶體306。
如第5C圖之頂部佈局500C所述，包括第5B圖之特徵及複數個較高位準線510。當在橫剖面觀察時，較高位準線510具有半導體基板502以上的共同高度，並覆蓋較低位準線508。較高位準線510可例如對應於後段製程互連結構中之金屬3或金屬4。較高位準線510包括位元線106。位元線106分別覆蓋及電耦接至第4B圖中之記憶體結構302(未圖示)(在橫剖面中觀察)。此外，位元線106在Y方向上側向延伸。在一些實施例中，位元線106呈線形及/或大體上彼此平行。然 而，其他形狀亦符合位元線106要求。
儘管導電橋接器110及源線108被說明為處於半導體基板502以上的共同高度(在橫剖面中觀察)，但導電橋接器110及源線108可替代地處於不同的共同高度(在橫剖面中觀察)。例如，導電橋接器110可位於後段製程互連結構之金屬2處，且源線108可位於後段製程互連結構之金屬1處，反之亦然。而且，將儘管位元格102說明為使用第3B圖中之實施例，但位元格102可藉由至少移除第二字元線404而替代地使用第3A圖中之實施例。此外，儘管將導電橋接器110說明為使用第4B圖中之導電橋接器配置，但導電橋接器110可替代地使用第1圖、第2A圖至第2H圖，及第4A圖中任一圖中之導電橋接器配置。
參看第6圖，提供第5B圖之記憶體元件部分的一些替代性實施例之頂部佈局600，其中導電橋接器110具有雙列節距，而非單列節距。因此，在同一行相鄰的兩個導電橋接器可例如藉由兩列位元格分隔開。比較第2A圖(此圖具有單列節距)與第2B圖(此圖具有雙列節距)。使導電橋接器110具有兩列或更多列之節距可緩和較低位準島狀物508b之設計約束，並允許較低位準島狀物508b相較於導電橋接器110具有單列行距時更大。
參看第7A圖至第7C圖，提供第5A圖至第5C圖之記憶體元件部分之一些實施例之多個橫剖面視圖700A至700C。橫剖面視圖700A至700C可例如分別沿第5A圖至第5C圖中之線A-C截取。
如第7A圖之橫剖面視圖700A所述，第一存取電晶體304及第二存取電晶體306位於半導體基板502上。第一存取電晶體304及第二存取電晶體306包含個別源極/汲極區域702i及共享源極/汲極區域702s。個別源極/汲極區域702i及共享源極/汲極區域702s處於半導體基板502中並具有同一摻雜類型，此不同於半導體基板502之鄰接部分之摻雜類型。此外，共享源極/汲極區域702s位於個別源極/汲極區域702i之間。
第一字元線402及第二字元線404分別定義第一存取電晶體304及第二存取電晶體306之閘電極。因而，當適當偏移第一字元線402時，直接位於第一字元線402下方的半導體基板502之一部分可從共享源極/汲極區域702s導電至個別源極/汲極區域702i中之對應一者。同樣，當適當偏移第二字元線404時，直接位於第二字元線404下方的半導體基板502之一部分可從共享源極/汲極區域702s導電至個別源極/汲極區域702i中之對應一者。第一字元線402及第二字元線404藉由對應的字元線介電層704而與半導體基板502間隔，及可為(或包含)例如摻雜多晶矽、金屬、其他一些適合的導電材料，或前述各者之組合。字元線介電層704可例如為氧化矽及/或其他一些適合的介電質。
互連結構706覆蓋第一存取電晶體304及第二存取電晶體306。互連結構706包含互連介電層708，及進一步包含複數個通孔及複數個線。互連介電層708可例如為(或包含)氧化矽、低介電常數介電質、其他一些適合的介電質，或前述各者之任何組合。低介電常數介電質可例如為介電常數κ小於 約3.9、3、2或1之介電質。複數個通孔包含接觸通孔506及線間通孔710。複數個線包含複合源線508a、較低位準島狀物508b、中等位準島狀物712，及位元線106。
複合源線508a及較低位準島狀物508b位於半導體基板502以上的第一高度處。複合源線508a包含導電橋接器110及可例如具有階梯狀頂部佈局，其中階梯形狀之梯級由導電橋接器110定義。階梯狀頂部佈局之實例在第5B圖中。儘管複合源線508a可具有階梯狀頂部佈局，但其他頂部佈局亦符合要求。較低位準島狀物508b覆蓋共享源極/汲極區域702s，並藉由接觸通孔506而電耦接至共享源極/汲極區域702s。中等位準島狀物712處於半導體基板502以上的第二高度及第二高度大於第一高度。而且，中等位準島狀物712覆蓋較低位準島狀物508b及藉由線間通孔710而電耦接至較低位準島狀物508b。位元線106處於半導體基板502以上的第三高度及第三高度大於第二高度。
通孔及線交替堆疊在互連介電層708中以定義導電路徑。接觸通孔506、線間通孔710、較低位準島狀物508b，及中等位準島狀物712定義從共享源極/汲極區域702s到記憶體結構302之導電路徑。此外，位元線106定義從記憶體結構302到周圍記憶體元件之導電路徑。如上所述，記憶體結構302經配置以儲存資料位元，且可例如為一電阻式隨機存取記憶體結構、磁阻隨機存取記憶體結構，或其他一些適合的記憶體結構。
如第7B圖之橫剖面視圖700B所述，複合源線 508a進一步包含源線108，此源線108藉由額外的接觸通孔506而電耦接至個別源極/汲極區域702i。在複合源線508a具有階梯狀頂部佈局之實施例中，階梯形狀之支腳可由源線108定義。如上，儘管複合源線508a可具有階梯狀頂部佈局，但其他頂部佈局亦符合要求。
如第7C圖之橫剖面視圖700C所述，共享源極/汲極區域702s夾在一對隔離結構504之間。此外，接觸通孔506、較低位準島狀物508b、線間通孔710，及中等位準島狀物712定義從共享源極/汲極區域702s到記憶體結構302之導電路徑。
儘管第7A圖至第7C圖之橫剖面視圖700A至700C藉由使用第4B圖中的記憶體元件實施例進行說明，當將理解，橫剖面視圖700A至700C可用於記憶體元件之其他的實施例。例如，橫剖面視圖700A至700C可藉由移除第二字元線404及第二存取電晶體306而用於第4A圖中之記憶體元件實施例。
參看第8圖至第12圖，提供用於形成具有減少線路負載之佈局的記憶體元件之一方法的一些實施例之一系列橫剖面視圖800至1200。此方法可例如用以形成第1圖、第2A圖至第2H圖、第4A圖、第4B圖、第5A圖至第5C圖、第6圖，及第7A圖至第7C圖的任一圖中之記憶體元件。然而，將此方法說明為使用第7A圖中之記憶體元件的一些實施例。由此，橫剖面視圖800至1200可例如為沿第5A圖至第5C圖之任一圖中的線A所截取。如上，第5A圖至第5C圖可例如置入第4B圖中之方塊BX內。
如第8圖之橫剖面視圖800所述，第一存取電晶體304及第二存取電晶體306形成於半導體基板502上。第一存取電晶體304及第二存取電晶體306包含個別源極/汲極區域702i及共享源極/汲極區域702s。個別源極/汲極區域702i及共享源極/汲極區域702s位於半導體基板502中，共享源極/汲極區域702s在個別源極/汲極區域702i之間。第一存取電晶體304及第二存取電晶體306進一步包含閘電極及閘極介電層。閘電極分別由第一字元線402及第二字元線404定義，及閘極介電層分別由字元線介電層704定義。字元線介電層704中每一者在共享源極/汲極區域702s與個別源極/汲極區域702i之相應一者之間側向地覆蓋半導體基板502。而且，第一字元線402及第二字元線404分別覆蓋字元線介電層704。
在一些實施例中，用於形成第一存取電晶體304及第二存取電晶體306之製程包含：1)在半導體基板502上形成第一字元線402及第二字元線404及字元線介電層704；及2)隨後形成單個源極/汲極區域702i及共享源極/汲極區域702s。
在一些實施例中，第一字元線402及第二字元線404及字元線介電層704包含：1)沉積覆蓋半導體基板502之介電層；2)沉積覆蓋介電層之導電層；及3)分別圖案化此介電層及導電層至字元線介電層704及第一字元線402及第二字元線404內。介電層之沉積可例如藉由以下各者而實施：化學氣相沉積、物理氣相沉積、熱氧化、其他一些適合的沉積製程，或前述各者之任何組合。導電層之沉積可例如藉由以下各者而實施：化學氣相沉積、物理氣相沉積、無電電鍍、電鍍、其他一 些適合的沉積製程，或前述各者之任何組合。圖案化可例如包含光微影/蝕刻製程及/或其他一些適合的圖案化製程。
在一些實施例中，個別源極/汲極區域702i及共享源極/汲極區域702s之形成包含離子佈植，其中摻雜劑在適當的位置植入在適當位置具有第一字元線402及第二字元線404的半導體基板502。在一些實施例中，第一字元線402及第二字元線404或第一字元線402及第二字元線404上之硬質遮罩(未圖示)在離子佈植期間充當遮罩。在替代性實施例中，實施其他一些摻雜製程以形成個別源極/汲極區域702i及共享源極/汲極區域702s。
如第9圖之橫剖面視圖900所述，互連結構706部分地形成於第一存取電晶體304及第二存取電晶體306上。互連結構706包含互連介電層708、接觸通孔506，及複數個較低位準線508。互連介電層708包含層間介電(interlayer dielectric；ILD)層708ild，及進一步包含覆蓋層間介電層708ild之金屬間介電(intermetal dielectric；IMD)層708imd。接觸通孔506位於層間介電層708ild中及延伸穿過層間介電層708ild到達共享源極/汲極區域702s。複數個較低位準線508位於金屬間介電層708imd中及包含複合源線508a及較低位準島狀物508b。應注意，複合源線508a在橫剖面視圖900內並非完全可見。為獲得更完整之視圖，請參看第5B圖之頂部佈局500B。
較低位準島狀物508b覆蓋共享源極/汲極區域702s，並藉由接觸通孔506而電耦接至共享源極/汲極區域 702s。複合源線508a包含導電橋接器110及源線108(未圖示)。源線108位於橫剖面視圖900之外且藉由導電橋接器110而電耦接在一起。源線108中之第一者在橫剖面視圖900之外藉由額外的接觸通孔(未圖示)而電耦接至個別源極/汲極區域702i。參看沿第5A圖至第5C圖中之線B的兩個接觸通孔506。源線108中之第二者在橫剖面視圖900之外藉由額外的接觸通孔(未圖示)而電耦接至另一位元格的個別源極/汲極區域(未圖示)。藉由將源線108電耦接在一起，複合源線508a具有一有效寬度，此有效寬度大於源線108之單個寬度，由此，複合源線508a之電阻小於源線108之單個電阻。此減少線路負載及改良功率效率。
在一些實施例中，用於部分地形成互連結構706之製程包含：1)沉積層間介電層708ild；2)在層間介電層708ild中形成接觸通孔506；3)沉積金屬間介電層708imd；及4)在金屬間介電層708imd中形成複數個較低位準線508。層間介電質及金屬間介電層708ild、708imd之沉積可例如藉由以下各者而實施：化學氣相沉積、物理氣相沉積、其他一些適合的沉積製程，或前述各者之任何組合。接觸通孔506之形成及較低位準線508之形成可例如藉由單鑲嵌製程或其他一些適合的製程而實施。單鑲嵌製程包含：1)圖案化介電層例如層間介電層708ild或金屬間介電層708imd)以形成開口，此等開口具有正在形成之導電特徵佈局(例如，層間介電層708ild或金屬間介電層708imd)；2)沉積導電層，此導電層填充此等開口及覆蓋介電層；及3)實施平坦化至導電層內直至到達介電 層。圖案化可例如藉由光微影/蝕刻製程或其他一些適合的圖案化製程而實施。導電層之沉積可例如藉由以下各者而實施：化學氣相沉積、物理氣相沉積、無電電鍍、電鍍、其他一些適合的沉積製程，或前述各者之任何組合。平坦化可例如藉由化學機械研磨(chemical mechanical polish；CMP)或其他一些適合的平坦化製程而實施。
如第10圖之橫剖面視圖1000所述，延長互連結構706以包括額外的金屬間介電層708imd、中等位準島狀物712，及線間通孔710。額外的金屬間介電層708imd覆蓋複數個較低位準線508及同時容納中等位準島狀物712及線間通孔710。中等位準島狀物712覆蓋較低位準島狀物508b及藉由線間通孔710而電耦接至較低位準島狀物508b。
在一些實施例中，用於延伸互連結構706之製程包含：1)沉積額外的金屬間介電層708imd；2)圖案化額外的金屬間介電層708imd以形成開口，此等開口具有中等位準島狀物712及線間通孔710之佈局；3)沉積導電層，此導電層填充開口及覆蓋額外的金屬間介電層708imd；及3)實施平坦化至導電層內，直至到達額外的金屬間介電層708imd。圖案化可例如藉由一系列個別圖案化製程而所述，每一製程為光微影/蝕刻製程或其他一些適合的圖案化製程。導電層之沉積可例如藉由以下各者而實施：化學氣相沉積、物理氣相沉積、無電電鍍、電鍍、其他一些適合的沉積製程，或前述各者之任何組合。平坦化可例如藉由化學機械研磨或其他一些適合的平坦化製程而實施。
儘管未圖示，但在其他的實施例中，可省略互連結構706之延伸，以便省略額外的金屬間介電層708imd、中等位準島狀物712，及線間通孔710。此外，在其他的實施例中，互連結構706之延伸可反覆一或更多次，以便反覆一或更多次額外的金屬間介電層708imd、中等位準島狀物712，及線間通孔710。
如第11圖之橫剖面視圖1100所述，記憶體結構302形成於互連結構706上。記憶體結構302覆蓋共享源極/汲極區域702s，並藉由互連結構706而電耦接至共享源極/汲極區域702s。記憶體結構302可例如為一電阻式隨機存取記憶體結構、磁阻隨機存取記憶體結構，或其他一些適合的記憶體結構。
在一些實施例中，用於形成記憶體結構302之製程包含：1)實施一系列沉積以形成記憶體薄膜，此薄膜包含底部電極層、資料儲存層，及頂部電極層；及2)圖案化記憶體薄膜至記憶體結構302內。底部及頂部電極層之沉積可例如藉由以下各者而實施：化學氣相沉積、物理氣相沉積、無電鍍、電鍍、其他一些適合的沉積製程，或前述各者之任何組合。資料儲存層之沉積可例如藉由以下各者而實施：化學氣相沉積、物理氣相沉積、其他一些適合的沉積製程，或前述各者之任何組合。圖案化可例如藉由光微影/蝕刻製程或其他一些適合的沉積製程而實施。
如第12圖之橫剖面視圖1200所述，互連結構706圍繞記憶體結構302周圍延伸，由此形成額外的金屬間介電層708imd及位元線106。額外的金屬間介電層708imd圍繞記憶 體結構302，且位元線106覆蓋額外的金屬間介電層708imd。而且，位元線106電耦接至記憶體結構302。
在一些實施例中，用於延伸互連結構706之製程包含：1)沉積額外的金屬間介電層708imd；2)利用具有位元線106佈局之開口圖案化此額外的金屬間介電層708imd；3)沉積導電層，此導電層填充開口及覆蓋額外的金屬間介電層708imd；及4)實施平坦化至導電層內，直至到達介電層。圖案化可例如藉由光微影/蝕刻製程或其他一些適合的圖案化製程而實施。導電層之沉積可例如藉由以下各者而實施：化學氣相沉積、物理氣相沉積、無電電鍍、電鍍、其他一些適合的沉積製程，或前述各者之任何組合。平坦化可例如藉由化學機械研磨或其他一些適合的平坦化製程而實施。
儘管參考此方法描述第8圖至第12圖之橫剖面視圖800至1200，但將瞭解，第8圖至第12圖中圖示之結構不限於此方法，且可在不使用此方法的情況下獨立存在。額外地，儘管將第8圖至第12圖稱作一系列操作，但將瞭解，此等操作並非限制性，因為此等操作之次序可在其他的實施例中改變，且本案揭示的方法亦適用於其他的結構。在其他的實施例中，本案所說明及/或描述之一些操作可被完全或部分地省略。
參看第13圖，提供第8圖至第12圖之方法的一些實施例之流程圖1300。
在步驟1302中，存取元件陣列形成於基板上，存取電晶體在此處以複數個列及複數個行排列，且多個行在此處被分組為多對相鄰行。例如參見第4B圖、第5A圖，及第8圖。
在步驟1304中，複數個較低位準線形成於基板以上，較低位準線在此處具有在基板上的共同高度，及包含複數個源線、複數個橋接器，及複數個島狀物。例如參見第4B圖、第5B圖，及第9圖。
在步驟1304a中，複數個較低位準線之形成包含形成複數個源線，其中源線中之每一者分別對應於相鄰行對中之每一者，且此源線電耦接至對應的相鄰行對中的存取電晶體之源極。
在步驟1304b中，複數個較低位準線之形成包含形成複數個橋接器，其中此等橋接器將相鄰的源線電耦接在一起。藉由將相鄰源線電耦接在一起，複合源線形成有效寬度，此有效寬度大於源線之個別寬度，且相較於源線，複合源線進一步具有減少的電阻。減少的電阻減少沿複合源線之負載、減少沿複合源線之壓降、減少最小讀取及寫入電壓，及減少動態功耗。因而，由此方法產生的記憶體元件可具有單個較大位元格陣列，而非多個小位元格陣列，此增大記憶體密度，且降低成本。
在步驟1304c中，複數個較低位準線之形成包含形成複數個島狀物，其中此等島狀物中之每一者覆蓋及電耦接至存取電晶體中個別一者之汲極。
在步驟1306中，形成複數個記憶體結構，其中此等記憶體結構分別覆蓋及電耦接至島狀物。例如參見第4B圖、第10圖，及第11圖。
在步驟1308中，複數個較高位準線形成於記憶體 結構以上，較高位準線在此處具有在基板上的共同高度，及包含複數個位元線，且位元線在此處分別覆蓋及電耦接至記憶體結構。例如參見第4B圖、第5C圖，及第12圖。
儘管本案將第13圖之流程圖1300說明及描述為一系列操作或事件，但將瞭解，此種操作或事件之所述次序並非以限制含義而解釋。例如，一些操作可以不同次序發生，及/或與除本案說明及/或描述之彼等操作或事件以外的其他操作或事件同時發生。而且，並非需要所說明的所有操作才能實施本案描述之一或更多個態樣或實施例，且本案繪示的操作中一或更多者可在一或更多個單獨操作及/或階段中執行。
在一些實施例中，本揭露提供一記憶體元件，此記憶體元件包括：位元格陣列，包括複數個列及複數個行，其中此複數個行包括第一行及第二行；第一導電線，沿第一行延伸，其中此第一導電線在第一行中電耦接至陣列之位元格；第二導電線，沿第二行延伸，其中此第二導電線在第二行中電耦接至陣列的位元格；及複數個導電橋接器，自第一導電線延伸至第二導電線，並將第一導電線與第二導電線電耦接在一起。在一些實施例中，複數個行進一步包括第三行及第四行，其中此第一導電線沿第三行延伸，並在第三行中電耦接至陣列的位元格，且其中第二導電線沿第四行延伸，並在第四行中電耦接至陣列的位元格。在一些實施例中，導電橋接器沿第一行均勻地間隔。在一些實施例中，導電橋接器呈線形，且橫向於第一及第二導電線而平行延伸。在一些實施例中，複數個導電橋接器包括第一導電橋接器及第二導電橋接器，且其中第一及第二 導電橋接器沿第一行以陣列中之兩列為邊界，並被此兩列隔開。在一些實施例中，複數個行進一步包括第三行，其中此記憶體元件進一步包括第三導電線，此第三導電線沿第三行延伸並在第三行中電耦接至陣列的位元格，及其中此等導電橋接器從第一行延伸至第二行，並從第二行延伸到第三行。在一些實施例中，複數個行進一步包括第三行，其中此等導電橋接器在第一導電線與第二導電線之間延伸，分別始於第一導電線及結束於第二導電線；其中記憶體元件進一步包括：第三導電線，此第三導電線沿第三行延伸並在第三行電耦接至陣列的位元格；及複數個第二導電橋接器，此等第二導電橋接器在第二導電線與第三導電線之間延伸，分別始於第二導電線及結束於第三導電線，其中此等導電橋接器及第二導電橋接器彼此間隔開，並沿第二導電線彼此交替。在一些實施例中，陣列的位元格是2T1R電阻式隨機存取記憶體單元。在一些實施例中，陣列的位元格是1T1R電阻式隨機存取記憶體單元。
在一些實施例中，本揭露提供用於形成記憶體元件之一方法，此方法包括：在基板上形成存取元件陣列，其中存取元件陣列包括複數個列及複數個行，及其中此等行被分組為成對的相鄰行；於存取元件陣列上方形成複數個線，其中此複數個線包括：複數個源線，此等源線包括第一源線及第二源線，其中源線中之每一者分別對應於相鄰行對中之每一者，且電耦接至個別對相鄰行中之陣列存取元件；及複數個橋接器，此等橋接器在第一源線與第二源線之間延伸及將第一源線與第二源線電耦接在一起；及於複數個線上方形成記憶體結構陣 列，其中此等記憶體結構分別經由此等線電耦接至存取元件。在一些實施例中，此等線在基板上方具有共同高度，及其中第一源線、第二源線，及複數個橋接器整合在一起。在一些實施例中，複數個線之形成包括：於存取元件上方沉積介電層；圖案化介電層以形成開口，此等開口具有線佈局；沉積導電層，此導電層填充開口及覆蓋介電層；及實施平坦化至導電層內直至到達介電層。在一些實施例中，第一及第二源線彼此相鄰，但不干擾源線。在一些實施例中，橋接器形成有線狀頂部佈局，此等佈局分別始於第一源線及結束於第二源線。在一些實施例中，此方法進一步包括：於記憶體結構陣列上方形成複數個第二導線，其中複數個第二導線在第一源線與第二源線之間包括位元線，及其中此位元線對於此等行中之一行而言是個別的，並電耦接至覆蓋此單行之記憶體結構。
在一些實施例中，本揭露提供另一記憶體元件，此記憶體元件包括：位元格陣列，其中此陣列包括複數個列及複數個行，及其中此複數個行包括第一對相鄰行及第二對相鄰行；及導電結構，此導電結構電耦接至陣列中第一對及第二對相鄰行中的位元格，其中此導電結構具有階梯狀頂部佈局，此佈局中階梯狀頂部佈局之支腳分別沿第一對及第二對相鄰行伸長。在一些實施例中，陣列中之位元格包括個別存取電晶體，其中此導電結構電耦接至第一對及第二對相鄰行之每一行中存取電晶體之第一源極/汲極區域。在一些實施例中，陣列之位元格包括個別記憶體結構，其中此等記憶體結構分別覆蓋及電耦接至存取電晶體之第二源極/汲極區域。在一些實施例 中，階梯狀頂部佈局之梯級具有雙列節距，且橫向於陣列之行而伸長。在一些實施例中，複數個行包括第三對相鄰行，及其中第一對及第二對相鄰行藉由第三對相鄰行而分隔開。
前述內容介紹數個實施例之特徵，以使得熟習此技術者可理解本揭示案之態樣。彼等熟習此技術者應理解，其可將本揭示案用作設計或修飾其他製程與結構之基礎，以實現與本案介紹之實施例相同的目的及/或獲得相同之優勢。彼等熟習此技術者亦應認識到，此種同等構成不脫離本揭示案之精神與範疇，且此等構成可在本案中進行各種變更、替換，及改動，而不脫離本揭示案之精神及範疇。
1300:流程圖
1302:步驟
1304:步驟
1304a:步驟
1304b:步驟
1304c:步驟
1306:步驟
1308:步驟

Claims (10)

  1. 一種記憶體元件，包含：一位元格陣列，包含複數個列及複數個行，其中該些行包含一第一行及一第二行；一第一導電線，沿該第一行延伸，其中該第一導電線在該第一行中電耦接至該位元格陣列；一第二導電線，沿該第二行延伸，其中該第二導電線在該第二行中電耦接至該位元格陣列；以及複數個導電橋接器，自該第一導電線延伸至該第二導電線，且將該第一導電線與該第二導電線電耦接在一起。
  2. 如請求項1所述之記憶體元件，其中該些導電橋接器包含一第一導電橋接器及一第二導電橋接器，以及其中該第一導電橋接器及第二導電橋接器以該陣列之兩列為邊界及沿該第一行藉由該兩列隔開。
  3. 如請求項1所述之記憶體元件，其中該些行進一步包含一第三行，其中該些導電橋接器在該第一導電線與該第二導電線之間延伸，分別始於該第一導電線及結束於該第二導電線；其中該記憶體元件進一步包括：一第三導電線，該第三導電線沿該第三行延伸及在該第三行中電耦接至該位元格陣列；以及複數個第二導電橋接器，在該第二導電線與該第三導電線之間延伸，分別始於該第二導電線及結束於該第三導電線， 其中該些導電橋接器及該些第二導電橋接器彼此間隔，並沿該第二導電線彼此交替。
  4. 一種用於形成記憶體元件之方法，該方法包含以下步驟：形成一存取元件陣列於一基板上，其中該存取元件陣列包含複數個列及複數個行，及其中該些行被分組為多個相鄰行對；在該存取元件陣列上方形成複數個線，其中該些線包含：複數個源線，包含一第一源線及一第二源線，其中該些源線中每一者分別對應於該些相鄰行對，且在該個別相鄰行對中電耦接至該存取元件陣列；及複數個橋接器，在該第一源線與該第二源線之間延伸，並將該第一源線與該第二源線電耦接在一起；以及於該些線上方形成一記憶體結構陣列，其中該記憶體結構陣列中的多個記憶體結構分別經由該些線而電耦接至該存取元件陣列中的多個存取元件。
  5. 如請求項4所述之方法，其中該些線在該基板上方具有一共同高度，及其中該第一源線、該第二源線，及該些橋接器整合在一起。
  6. 如請求項4所述之方法，其中該些線之該形成包含： 於該些存取元件上方形成一介電層；圖案化該介電層以形成具有該些線之一佈局的開口；沉積一導電層，該導電層填充該些開口及覆蓋該介電層；以及實施一平坦化至該導電層內直至到達該介電層。
  7. 如請求項4所述之方法，其中該些橋接器形成多個線狀頂部佈局，該些線狀頂部佈局分別始於該第一源線及結束於該第二源線。
  8. 一種記憶體元件，包含：一位元格陣列，其中該位元格陣列包含複數個列及複數個行，其中該些行包含一第一對相鄰行及一第二對相鄰行；以及一導電結構，在該第一對相鄰行及該第二對相鄰行中電耦接至該位元格陣列，其中該導電結構具有一階梯狀頂部佈局，其中該階梯狀頂部佈局之支腳分別沿該第一對相鄰行及該第二對相鄰行伸長。
  9. 如請求項8所述之記憶體元件，其中該位元格陣列中的多個位元格分別包含多個存取電晶體，以及其中該導電結構在該第一對相鄰行及該第二對相鄰行之每一行中電耦接至該些存取電晶體的第一源極/汲極區域。
  10. 如請求項9所述之記憶體元件，其中該些位元格分別包含記憶體結構，以及其中該些記憶體結構分別覆蓋及電耦接至該些存取電晶體之第二源極/汲極區域。
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