CN1202982A - 半导体存储器及其制造方法 - Google Patents

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Abstract

在穿透半导体衬底(1)上层叠的介质膜(6、8、10和12)而制作的沟槽中,制作了由存储电极(19)、电容器介质膜(20)和平板电极(21)组成的电容器,而埋置的布线层(9和11)制作在电容器下方。由于电容器不是制作在半导体衬底之中而是在其上方,故有空间使电容器得以制作,且利用全局字线和选择线的布线层(9和11)减轻了制作布线的困难。由于与外围电路区中的布线(34)的下表面相接触的介质膜(32)的上表面延伸到了存储单元区中且与电容器(33)的侧面相接触,故显著地减小了外围电路区与存储单元区之间的台阶高度。

Description

半导体存储器及其制造方法
本发明涉及到半导体存储器及其制造方法。更具体地说是涉及到可小型化的半导体存储器及其制造方法，该方法可方便而精确地制造这种存储器。
个人计算机、工作站、主计算机等等之中大量使用的半导体存储器，是一种由用作开关的一个晶体管和一个电容器作为最小单位而组成的动态随机存取存储器(以下称之为DRAM)。这种DRAM的集成度迄今每三年就提高4倍，现正在开发下一代可用微加工技术制造的最小特征尺寸为0.35μm的64兆位DRAM的大批量生产。
迄今，用减小器件尺寸的方法，已获得了半导体存储器的高集成度，但由于小型化而减小电容器的面积，使作为信息而存储在电容器中的电荷量也减少了。结果，当由于发生α射线入射所引起的信号反转之类的问题而使信噪比和可靠性变坏时，为了保持可靠性而确保充足的存储电荷就成了半导体存储器的必不可少的和最大的任务。
存储在电容器中的电荷量取决于电容器的电容与所加电压的乘积，电容器的电容正比于电容器的面积和电容器介质膜的介电常数，而反比于电容器介质膜的厚度。因此，为了防止小型化引起电容器面积减小进而减小存储电容，在4兆位或更高兆位的存储器(以下称之为存储单元)DRAM中采用了叠层电容(其中，一部分电容器制作在开关晶体管上而氧化膜用作器件隔离)以及槽式电容(其中在半导体衬底上制作一个深槽而槽的侧壁用作电容器)。用这种结构的电容器可实现64兆位DRAM。
但当存储单元的面积根据趋势分析以上一代的1/3的比率减小时，则即使采用叠层电容器和槽式电容器之类的立体电容器也无法完全补偿电容器面积的减小，从而难以确保所需的电容量。
为解决此问题，提出了所谓冕式的电荷存储电容器。这种冕式电容器是一种立体电容器，利用图2所示的凹(冕式)电极19的内外壁作为电容器的电极。参照图2，参考号1表示半导体衬底，2表示器件隔离用的氧化膜，3表示晶体管的栅氧化膜，4表示开关晶体管的栅电极，5和5’表示导电类型不同于衬底的扩散区，6表示层间介质膜，7表示连接于扩散区5’的位线，8表示层间介质膜，13表示用来连接扩散区5与电容器下电极的金属，19表示电容器下电极，20表示电容器介质膜，21表示电容器的平板电极，22表示层间介质膜，23表示连接于衬底扩散区的引线，24表示层间介质膜，25表示最上面的引线。
采用这种冕式电容器电极19的结构作为DRAM电容器，可增大存储电容，但不仅实现这种结构要求极为复杂的工艺，而且有存在很大台阶高度的问题。
亦即，如图2所示，冕式电极19在其附近的存储单元(图2左部)与晶体管(图2右部)之间引起大的台阶高度，其结果是难以在此台阶高度上制作引线23。由于所用的压缩投影式光刻机的焦深很浅，故在用来制作带有预定图形的布线23的光刻中，焦点(焦深)的容差小，这是由于难以在台阶的上下二个部位上恰当地聚焦。此外，这是由于图形尺寸越小，焦深就越小，从而使恰当调焦的范围更小。
为了解决制作布线图形过程中台阶造成的这一问题，提出了一种用化学机械抛光(CMP)法来整平衬底表面的方法，并被用来整平逻辑大规模集成电路(LSI)的多层互连的层间介质膜。
然而，由于下列原因，难以将这一CMP方法用于其中已制作有高度约为1μm的冕式电极19的衬底。第一原因是，当用施加机械力的方法对其中制作有非常薄的电容器介质膜的电容器实行机械抛光时，很可能在电容器介质膜上出现针孔或破裂从而出现电隔离失效。第二原因是，为了将带有大的台阶高度的电容器掩埋在氧化膜中，要求厚度至少为台阶高度二倍的氧化膜，从而引起厚氧化膜中大的内应力，如第一原因所述，此大的内应力于是引起电容器介质膜的电隔离失效。
在日本公布的未经审查的专利申请No.Sho 63-266866中，提出了一种在初始工序中减低存储单元阵列中硅衬底表面的方法，但若台阶高度大，此法也难以实施。
在日本公布的未经审查的专利申请No.Sho 62-48062和No.Sho 62-1281268中，描述了一种配备有冕式电容器的存储单元。图73表出了这种存储单元的平面分布，而图74示出了沿图73中X-X’线的剖面以及外围电路主要部分的剖面。图75所示剖面的结构是采用槽中存储电极内表面作为电容器的现有实施例。此结构的优点是比冕式电容器更易于制造。
参照图73、74和75，参考号101表示硅衬底，102表面场氧化膜，103、104和105表示高浓度杂质区(源或漏)，106和107表示栅电极，111表示存储电极，112表示电容器的介质膜，113表示平板电极，114表示氧化硅膜，127表示有源区，128表示字线，130表示数据线，129表示接触孔，131表示连接孔。如图74和75所示，这些其中在硅衬底上制作有电容器的常规半导体存储器，在存储单元与其外围电路之间有大的台阶高度。
在衬底内部制作有电容器的槽式电容器单元中，衬底上未形成大的台阶高度。由于借助将槽深深地制作在衬底上可增大存储电容，故可防止存储电容器电容量由于单元面积的减小而减小。
然而，能够在其中制作槽的区域的尺寸是有限制的，故要求制作高宽比约为40的极深而宽度窄的槽。而且，在工艺中有很多问题，诸如埋于衬底的电容器电极和开关晶体管扩散区需要在衬底中连接，其实际应用是困难的。
若采用介电常数大的材料，例如铁电物质锆钛酸铅(PZT)或其它材料作为电容器介质膜，则无需复杂的电容器形状就可实现大的存储电容。
但为了用大介电常数的PZT作为电容器介质膜，需要用铂之类的贵金属组成的膜作为电容器的电极。铂之类的贵金属是硅的一种沾污源，且不仅使元件的特性变坏，而且用常规光刻也难以将贵金属加工成预定的形状。
而且存在很多问题，由PZT或其它材料组成的介质膜本身不能耐约400℃或更高的热处理，且长时间稳定性不清楚，故没有实际应用前景。
图91示出了在数据线上配备有冕式电容器的常规存储单元和其相邻外围电路区中的金属氧化物硅场效应晶体管(MOSFET)。如图91所示，存储单元区中的MOSFET由栅介质膜303、栅电极304和高浓度N型杂质区306与307组成，由多晶硅组成的冕式电容器的存储电极317经由制作在字线(栅电极304)与数据线(布线电极310)之间空隙中的高浓度N型杂质区307上的窗口而连接到此MOSFET。再在此存储电极317上制作电容器介质膜318，其上制作平板电极319。
存储电极317是圆柱形的，由于不仅利用了平坦部位而且利用了垂直部位的内外表面，故增大了电容器的有效面积。借助于在数据线上提供存储电极，可使电容器的有效面积尽量大，而且，借助于扩展垂直部位的高度，亦即在更高的位置安排圆柱形存储电极，可容易地增大电容器的静态电容。
下面简要地描述配备有这种冕式或圆柱形电容器的半导体存储器的制造方法。首先，在单晶硅衬底301上生长用于元件间隔离的场氧化膜302，并制作MOSFET的栅氧化膜303。然后，制作含有高浓度杂质的多晶硅膜作为栅电极304，并以预定图形进行图形化之后，用自对准离子注入方法在单晶硅衬底301上制作高浓度N型杂质区306、307和308，用作MOSFET的源和漏区。接着，在制作氧化硅膜309之后，在存储单元区中MOSFET的高浓度N型杂质区306上制作窗口(未示出)，顺序制作含有高浓度杂质的多晶硅膜和硅化钨膜作为数据线310，并图形化成预定的形状。然后，在制作氧化硅膜311之后，在存储单元区中的高浓度N型杂质区307(MOSFET的源或漏)上制作窗口，顺序制作多晶硅膜和氧化硅膜，在它们被图形化成预定形状之后，再制作多晶硅膜，且借助于施行各向异性干法腐蚀清除平坦部位暴露的多晶硅膜而使多晶硅膜留在氧化硅膜的侧壁上，成为冕式存储电极317。接着，在制作电容器介质膜318之后，再制作用作平板电极319的多晶硅膜并图形化成预定形状。最后制作作为层间介质膜的氧化硅膜316和铝布线(金属布线)315，这样就制得了外围电路的MOSFET和存储单元。
如上所述，为了进一步提高DRAM的集成度，由于难以提高由常规立体单元组成的DRAM的集成度，故迫切需要一种能够解决该问题的半导体存储器。
在例如日本公布的未经审查的实用新型申请No.Sho55-178894和日本公布的未经审查的专利申请No.Sho56-58253、No.Sho56-58254、No.Sho56-58255、No.Sho57-112066、No.Sho59-231351、No.Sho62-128168、No.Sho63-293967、No.Sho59-231851、No.H1-137666、No.H1-179449、No.H3-214670、No.H5-291526、No.Sho59-82761以及No.Sho62-213273中，描述了常规DRAM。
在本说明书中，如例如图91所示，存储电极向上凹下且电容器介质膜和平板电极制作在这种存储电极的内外表面上的电容器称为冕式电容器，而存储电极、电容器介质膜和平板电极制作在沟槽内表面上的电容器称为槽式电容器。
本发明的目的是解决常规立体存储单元的问题并提供一种进一步小型化的半导体存储器及其制造方法。
本发明的另一目的是提供一种配备有能确保足够大存储电容的电容器的半导体存储器及其制造方法。
本发明的又一目的是提供一种借助于在衬底上制作沟槽而能获得足够大的存储电容的半导体存储器及其制造方法。
本发明的另一目的是提供一种配备有大存储电容的半导体存储器(其中在存储单元与其外围电路之间不存在大的台阶高度)及其制造方法。
为了达到这些目的，根据本发明，制作了穿过多个层叠在衬底上的介质膜的沟槽，并用此沟槽制作了电容器。
在多个介质膜下方还制作了另外的多个介质膜，并在这些另外的多个介质膜上制作了多个布线层。在电容器上还制作了另一个介质膜，并在其上制作另一布线层。在制作在电容器下方的多个布线层中，制作了不必在最上层介质膜上拉出的布线，且只有所需的尽量少的布线从电容器下方各布线层经由穿透多个介质膜的互连导电栓而被拉出到最上层的介质膜上。因此，由于无需精密工艺就能制作布线且布线密度可低，故布线的制作极为容易。
下面参照图1来更详细地描述本发明。如图1所示，用作存储单元开关晶体管的金属氧化物半导体场效应晶体管(MOSFET)与字线4(MOSFET的栅电极)相连接，并在半导体衬底1上制作了用来馈送和取出电荷的位线7，还层叠了多个介质膜6、8、10、12、14、16和18，表面被整平。
穿过介质膜14、16和18制作了沟槽，并在此沟槽中制作了由下电极19、电容器介质膜20和平板电极21组成的电容器。
若在字线4和位线7上制作厚的介质膜，则到字线4和位线7的电连接需要经由穿过此厚的介质膜的互连栓而构成，而制作接触孔和埋置金属是困难的。但根据本发明，多个布线9和11制作在槽式电容器的下电极19、字线4和位线7中，并被用于选择字线用的全局字线和选择位线用的选择器线。因此，不需连接到最上层的布线可仍如上所述掩埋，故不需要穿透厚的介质膜的互连栓。
由于电容器制作在多个布线层9和11上且在约800℃下执行热处理，故最好使用能够耐这种热处理的钨和硅化物作为布线9和11的材料。铜在其电阻小的方面是可取的，但铜的抗热处理温度为500℃或更低。若诸如BST和PZT的具有高介电常数的介质膜被用作电容器介质膜，则由于电容器本身的制作温度为400℃或更低，故可使用铜。
参照图1，埋在氧化物中的某些布线9，除用作存储单元中的字线4和位线7之外，还用作外围电路中晶体管的部分引线。扩散区和5和5’以及布线9’经由同一层中的布线7’被连接作为位线7，但布线9’也可直接连接到扩散区5和5’。然而此时，要求部分引线9’是势垒金属，以便防止扩散区5和5’分别与引线9’之间的反应。
电容器基本上只制作在沟槽中。其理由是为了简化电容器的制作工艺。电容器的下电极19由含有高浓度杂质的多晶硅膜组成，并经由互连多晶膜13连接于MOSFET的扩散区5。
电容器介质膜20可采用熟知的各种介质膜，诸如由氧化硅膜和氮化硅膜组成的叠层膜、由氧化硅膜和五氧化二钽膜组成的叠层膜、由氮化硅和五氧化二钽膜组成的层叠膜、由氧化硅膜、氮化硅膜和五氧化二钽膜组成的层叠膜，还可采用诸如BST和PZT之类的铁电膜。但当采用BST和PZT时，要求使用铂之类的贵金属作为下电极19和平板电板21。为了增大其面积，可使下电极19表面凹凸不平。
沟槽的深度最好约为2μm，但当沟槽深时，掩埋布线9和11分别与最上层中的布线23的距离就长，由于要求制作高宽比极大的连接孔且这种连接孔需要填充金属，以致难以制作连接二者的互连栓。
但根据本发明，如图1所示，沟槽不是穿过厚介质膜而是穿过多个介质膜14、16和18而制作。因此，当制作各个介质膜14、16和18时，可制作各个连接孔并填以连接用的金属。从而可容易地制作连接下电极19和扩散区5的金属13而无需制作高宽比极大的连接孔，尤其是无需用金属来填充此孔。此外，如上所述，由于需要连接到最上层布线的引线的数目不多，故用来将引线拉出到最上层的互连栓不要求高的图形化精度。这是本发明制作掩埋布线所得到的优点之一。
参照图1，参考号1表示半导体衬底，2表示分隔氧化膜的元件，3表示MOSFET的栅氧化膜，4表示用作存储单元中字线的MOSFET的栅电极，5和5’表示MOSFET的扩散区，6表示层间介质膜，7表示位线，7’表示用来连接外围MOSFET扩散区及其布线的中间层，8、10、12、16、18和22表示层间介质膜，9和11表示掩埋布线，14表示介质膜，15、17和23表示互连栓，24表示最上层布线。
用下法可防止形成台阶高度。亦即，如图23所示，制作在存储单元区的立体电容器33和外围电路区中的布线层34分别提供在制作于其上制作有MOSFET的硅衬底上的介质膜32上，使介质膜32的上表面与电容器33的侧部相接触。这些布线层34和电容器33被介质膜35覆盖，而存储单元阵列中的布线36和外围电路中的布线37制作在介质膜35上。
由于外围电路的布线层34制作在其中制作有高的立体电容器33的下部的介质膜32上，故电容器33在存储单元中造成的台阶高度被布线层34减小了。因此，即使表面平坦的介质膜35被制作并覆盖电容器33和布线层34，外围电路中的穿通孔和接触孔也不加深，从而可在介质膜35上容易地制作微细布线36和37而不会在穿通孔和接触孔中断线。
而且，根据本发明，由外围电路区中第一导电膜组成的布线层提供在第一介质膜上，且其上可再提供第二介质膜。冕式电容器制作在由清除预定部位的第一和第二介质膜所形成的凹下部位。此时，如例如图76所示，平板电极219的上表面可被整平，且电压可从顶部加于平板电极219。
图1剖面图示出了根据本发明的半导体存储器；
图2剖面图示出了常规半导体存储器；
图3示出了根据本发明的半导体存储器的制造工艺；
图4示出了根据本发明的半导体存储器的制造工艺；
图5示出了根据本发明的半导体存储器的制造工艺；
图6示出了根据本发明的半导体存储器的制造工艺；
图7示出了根据本发明的半导体存储器的制造工艺；
图8示出了根据本发明的半导体存储器的制造工艺；
图9示出了根据本发明的半导体存储器的制造工艺；
图10示出了根据本发明的半导体存储器的制造工艺；
图11示出了根据本发明的半导体存储器的制造工艺；
图12示出了根据本发明的半导体存储器的制造工艺；
图13示出了根据本发明的半导体存储器的制造工艺；
图14示出了根据本发明的半导体存储器的制造工艺；
图15示出了根据本发明的半导体存储器的制造工艺；
图16示出了根据本发明的半导体存储器的制造工艺；
图17概念图解释了根据本发明的第二实施例；
图18图形布局图示出了根据本发明的第二实施例；
图19概念图解释了根据本发明的第三实施例；
图20图形布局图示出了根据本发明的第三实施例；
图21概念图解释了根据本发明的第四实施例；
图22图形布局图示出了根据本发明的第四实施例；
图23剖面图解释了根据本发明的结构；
图24平面图示出了根据本发明的第五实施例；
图25剖面图示出了根据本发明的第五实施例；
图26工艺图示出了根据本发明的第五实施例；
图27工艺图示出了根据本发明的第五实施例；
图28工艺图示出了根据本发明的第五实施例；
图29工艺图示出了根据本发明的第五实施例；
图30工艺图示出了根据本发明的第五实施例；
图31工艺图示出了根据本发明的第五实施例；
图32工艺图示出了根据本发明的第五实施例；
图33工艺图示出了根据本发明的第五实施例；
图34工艺图示出了根据本发明的第五实施例；
图35剖面图示出了根据本发明的第五实施例；
图36剖面图示出了根据本发明的第五实施例；
图37剖面图示出了根据本发明的第五实施例；
图38剖面图示出了根据本发明的第六实施例；
图39工艺图示出了根据本发明的第六实施例；
图40工艺图示出了根据本发明的第六实施例；
图41工艺图示出了根据本发明的第六实施例；
图42工艺图示出了根据本发明的第六实施例；
图43工艺图示出了根据本发明的第六实施例；
图44工艺图示出了根据本发明的第六实施例；
图45工艺图示出了根据本发明的第六实施例；
图46工艺图示出了根据本发明的第六实施例；
图47工艺图示出了根据本发明的第六实施例；
图48剖面图示出了根据本发明的第七实施例；
图49工艺图示出了根据本发明的第七实施例；
图50工艺图示出了根据本发明的第七实施例；
图51工艺图示出了根据本发明的第七实施例；
图52工艺图示出了根据本发明的第七实施例；
图53工艺图示出了根据本发明的第七实施例；
图54工艺图示出了根据本发明的第七实施例；
图55工艺图示出了根据本发明的第七实施例；
图56工艺图示出了根据本发明的第七实施例；
图57剖面图示出了根据本发明的第八实施例；
图58剖面图示出了根据本发明的第八实施例；
图59剖面图示出了根据本发明的第八实施例；
图60剖面图示出了根据本发明的第八实施例；
图61剖面图示出了根据本发明的第八实施例；
图62剖面图示出了根据本发明的第八实施例；
图63剖面图示出了根据本发明的第八实施例；
图64剖面图示出了根据本发明的第八实施例；
图65剖面图示出了根据本发明的第八实施例；
图66剖面图示出了根据本发明的第九实施例；
图67工艺图示出了根据本发明的第九实施例；
图68工艺图示出了根据本发明的第九实施例；
图69工艺图示出了根据本发明的第九实施例；
图70工艺图示出了根据本发明的第九实施例；
图71工艺图示出了根据本发明的第九实施例；
图72工艺图示出了根据本发明的第九实施例；
图73平面图示出了一种常规半导体集成电路；
图74剖面图示出了常规半导体集成电路；
图75剖面图示出了常规半导体集成电路；
图76剖面图示出了根据本发明的第十实施例；
图77平面图示出根据本发明的第十实施例；
图78工艺图示出根据本发明的第十实施例；
图79工艺图示出根据本发明的第十实施例；
图80工艺图示出根据本发明的第十实施例；
图81工艺图示出根据本发明的第十实施例；
图82工艺图示出根据本发明的第十实施例；
图83工艺图示出根据本发明的第十实施例；
图84工艺图示出根据本发明的第十实施例；
图85工艺图示出根据本发明的第十实施例；
图86工艺图示出根据本发明的第十实施例；
图87工艺图示出根据本发明的第十实施例；
图88工艺图示出根据本发明的第十实施例；
图89剖面图示出了根据本发明的第十一实施例；
图90剖面图示出了根据本发明的第十二实施例；
图91剖面图示出了一种常规半导体存储器；
图92剖面图示出了根据本发明的第十三实施例。
第一实施例
首先，如图3所示，用熟知的器件隔离技术，在半导体衬底1的表面上制作分隔MOSFET的元件隔离氧化膜2。
接着，在对半导体衬底1的表面进行清洁之后，用熟知的热氧化方法在800℃的氧化温度下，制作厚度为7nm的栅氧化膜3。用熟知的CVD方法制作厚度为100nm的含高浓度杂质的多晶硅膜4，在多晶硅膜4上制作厚度为100nm的由钨膜和势垒金属膜构成的层叠膜所组成的金属膜4’以降低电阻之后，用熟知的干腐蚀方法制作字线和栅电极4，使它们成预定的形状，用此栅电极4作为掩模，注入约为5×1014/cm2的砷作为导电类型与衬底1相反的杂质，并用950℃温度下退火10秒钟的方法激活注入的砷，使之成为扩散区5和5’。使注入到存储单元中开关晶体管内以及外围电路中N型MOSFET内的离子数量相等，且将等量的硼注入到外围电路中的P型MOSFET中。
在制作厚度为0.5μm的整个氧化硅膜6之后，用熟知的CMP技术整平表面，使栅电极4上的氧化硅膜约为0.15μm厚。
然后如图4所示，在氧化硅膜6的预定部位制作接触孔以形成连接于扩散区5’的位线7。此位线7为在厚约100nm的掺有高浓度杂质的多晶硅膜上层叠了硅化钨膜厚度为100nm的所谓多硅化物位线。
在示出存储单元区的图4中，两位示为一个单元，因此，在二个字线之间制作了一个位线接触。
如图4所示，带有多硅化物结构的膜还用作层间膜，用来使N型MOSFET的扩散区与外围电路最上部位中的布线实行电连接。用这一层间膜，防止了MOSFET接触的加深，但根据本实施例的半导体存储器无需提供这种层间膜就可实现。不仅本实施例所用的多硅化物膜，而且诸如由钨、垫垒金属和多晶硅所组成的层叠膜之类的其它膜也可用作字线，可用作位线7。而且，钨也可经由垫垒金属直接与扩散区5’接触而无需使用多晶硅。
然后如图5所示，在制作整个氧化硅膜8之后，用CMP法整平表面。在制作达至位线7的接触孔之后，用CVD法制作由氮化钛膜组成的中间膜9’，再制作能够耐800℃温度热处理的由厚度为0.2μm的钨膜组成的第一掩埋布线9。
如图5所示，掩埋布线9经由层间膜9’连接于构成外围电路的MOSFET的扩散区，但由钨组成的第一掩埋布线9可经由垫垒金属直接与扩散区接触。由于钨膜可用CVD法制作，故钨可埋置在高宽比相当高的接触孔中，有高的台阶覆盖率。此时，由于钨也被淀积在氧化膜的表面上，故孔中的埋置部位(互连用的栓)和布线可同时制作。在此实施例中，由CVD制作的氮化钛膜被用作垫垒金属。
此工序中制作的掩埋布线9用作全局字线，用以选择存储单元中的特定字线。在外围电路中，掩埋布线不仅用作连接于上层布线的层间布线，而且用作彼此连接各MOSFET的布线。
接着，如图6所示，在整个制作层间氧化膜10并用CMP整平表面之后，制作由钨膜和第二掩埋布线11组成的互连栓(未示出)作为第一掩埋布线9，再制作层间氧化膜12并如上所述整平表面。由于掩埋金属是钨，故层间氧化膜10和12都用等离子体辅助化学汽相淀积法(PCVD)制作。此第二掩埋布线11是选择器线，用以选择存储单元中的特定位线，且不仅用作连接到上层布线的层间布线，而且用作彼此连接外围电路中各MOSFET的布线。在本实施例中，第二掩埋布线11不直接与扩散区相接触，而是经由第一掩埋布线9而与MOSFET的扩散区相接触。
然后，如图7所示，制作不与字线4、位线7、第一和第二掩埋布线9和11相接触的深约1.5μm的接触孔，并用多晶硅13填充此接触孔。此多晶硅13用来连接电容器的下电极和扩散区5。
由于接触孔的直径在千兆位范围存储器中约为0.2μm，故其高宽比约为7，很大。但由于此接触孔只制作在存储单元中且深度相等，故可用常规各向异性干法腐蚀来制作。
在制作位线7的过程中，若多晶硅预先埋置在扩散区与电容器下电极相接触的部位中，则可减小接触孔的高宽比。
接着，如图8所示，在制作整个层间氧化膜14之后，制作各自达至掩埋布线9和11的接触孔。制作穿过此层间氧化膜14的沟槽，并在内壁上制作槽式电容器，但在千兆位范围存储器的情况下，此沟槽的深度，亦即层间氧化膜10、12和14的总厚度要求约为2μm。
若总厚度如上所述那样厚，则不易形成与最上层布线的接触，但在本发明中如上所述，连接于掩埋布线9和11的布线的数目极小，故接触孔的直径可显著地大于最小加工尺度。例如，在制作有千兆位范围的存储器的本实施例中，最小尺寸是0.2μm或更小，但由于此工艺中的接触孔直径是0.5μm(很大)而高宽比没有这么大，故很容易制作接触孔。
然后如图9所示，用CVD方法制作厚度约为0.3μm的钨膜15，并用钨填充接触孔。
如图10所示，采用熟知的CMP方法，用含过氧化氢的悬浮液作为抛光膏，清除淀积在层间氧化膜14上的钨，钨15就只留在接触孔中。由于CMP能够以比对钨下面的氧化膜14大50倍或更大的选择性清除钨，故可抛光钨15而不会减小氧化膜14的厚度。
如图11所示，在相似地制作了厚度约为1μm的层间氧化膜16和直径为0.5μm的钨栓17之后，制作整个氧化硅膜18以覆盖钨栓的上表面。
由于层间氧化膜14和16的总厚度约为2μm，且接触孔的直径约为0.5μm，故高宽比约为4，并可借助于埋置一次钨而制作栓，且可减少工序数目。
接着，如图12所示，制作穿透层间氧化膜14、16和18并暴露多晶硅13上端的沟槽。由于此沟槽只制作在存储单元区中，且各沟槽的直径和深度相等，故可容易地控制腐蚀深度，且借助于控制腐蚀时间而可以只暴露多晶硅13的表面。
由于此沟槽的高宽比约为7，故用常规干法腐蚀能够容易地制作这种沟槽。若在层间氧化膜14之下制作氮化膜作为腐蚀停止膜，则可增强制作沟槽的可控性。
如图13所示，制作整个厚度为50nm的用作电容器下电极的多晶硅膜19。此多晶硅膜19经由多晶硅13电连接于MOSFET的扩散区5。
使此多晶硅膜19的表面凹凸不平。借助于使表面凹凸不平，可使表面积加倍或增大更多，从而可增大存储电容。对于电容器的下电极(存储电极)19，除了多晶硅外，还可使用钨、氮化钛等，而且，若采用高介质膜如BST与PZT之类的铁电膜作为电容器介质膜，则要采用铂之类的贵金属。
然后，如图14所示，实施CMP以便在沟槽中只留下多晶硅膜19，并用它分隔各存储单元而制作电容器下电极19。
如图15所示，电容器介质膜20和平板电极21层叠在电容器下电极上。在本实施例中，由五氧化二钽膜和氧化硅膜组成的层叠膜用作电容器介质膜20，且依据氧化硅膜的厚度而实现了厚度为3nm的电容器介质膜。电容器介质膜不限于此，可采用迄今所用过的由氧化硅膜和氮化硅膜组成的层叠膜，且若采用由铂之类的贵金属组成的下电极，则也可采用铁电膜作为电容器介质膜。对于平板电极21，也可采用各种熟知的导电材料，但在本实施例中采用了氮化钛膜。若采用由氧化硅膜和氮化硅膜组成的层叠膜作为电容器介质膜，则可用多晶硅膜，而若采用铁电膜，则可用铂。
然后，如图16所示，在制作整个层间氧化膜22之后，穿透此层间氧化膜22和平板电极21制作接触孔，使钨栓17的上端暴露出来。在此接触孔被填以金属而形成栓23之后，用熟知的方法制作最上层中的布线24，从而完成等效于本实施例的半导体存储器。由于最上层的布线密度极低，故尺寸可极长，且由于可采用弛豫设计规则，故可容易地制作最上层的布线。
第二实施例
图17概念图示出了根据本发明第二实施例的存储器阵列。如图17所示，字线WL1-WL16规则地垂直排列，而位线BL1a、BL1b、BL2a和BL2b连接于读出放大器1和2，以BL1a和BL1b形成一组而BL2a和BL2b形成一组。
一个位线接触BC1(○)由连接于二个存储单元的存储节点接触CC1和CC2(●)共用。
如图17所示，示出通过位线接触(○)的二个存储节点接触(●)之间的开关晶体管MOSFET的激活区的直线对字线WL1-WL6和位线BL1a-BL2b倾斜安排。此外，在相邻存储单元之间的梯度方向不同。因此，每个存储节点接触CC1和CC2(●)可分别制作在字线WL1-WL6与位线BL1a-BL2b之间的空隙中。
在本实施例中，掩埋布线排列在字线WL1-WL6以及位线BL1a-BL2b之上，此外，为确保获得存储节点接触的位置，由虚线示出的全局字线W12、W34和W56以一对二的比率排列在字线WL1与WL2、WL3与WL4以及WL5与WL6之间，位线接触BC1如图17所示拉出。
用来选择位线BL1a-BL2b的选择线S1-S4排列成分别与位线BL1a-BL2b相重叠。由于这些全局字线W11-W14以及选择线S1-S4在存储单元中不需要接触区，故只须安排各个布线图形。对字线和位线的比率不局限于本实施例，可以任意设定。
图18是一个布局图，使图17所示的布局看起来更逼真。但为了便于理解，在图18中未示出存储电容电极、平板电极、布线、外围电路等的图形。
在图18中，有源区排列成与位线BL1a-BL2b及字线WL1-WL6成45°角，但此角不限于45°，也可为其它角度。
如上所述，由于全局字线W12、W34、W56分别以一对二字线排列，故全局字线W12、W34、W56的宽度约为字线WL1-WL6的二倍，因而可采用近似的布局规则。此外，由于如上所述在存储单元中不存在接触区，故只需要安排布线。
同时，选择线S1、S2、S3和S4以及位线BL1a和BL2b的尺寸定为相等。此外，由于这些选择线S1、S2、S3和S4同全局字线W12、W34和W56一样在存储单元中没有接触区，故它们不像位线那样要求线宽加大的区域。因此，可对全局字线W12、W34和W56以及选择线S1、S2、S3和S4安排规则的图形，从而使光刻图形制作容易。
而且，由于图形的规则性高，也容易用相移施行光刻法之类的微细加工技术，借以制作小于光波波长的图形。第三实施例
在本实施例中，如图19所示，共用一个位线接触BC1的存储单元中的存储节点接触CC1和CC2被安置成对各全局字线W12、W34和W56镜象对称。本实施例与第二实施例的不同之处就在于此，但存储器的基本工作相似，作为本发明特征的掩埋布线即全局字线和选择线的布局也相似，如图20所示，并可得到与第二实施例相同的效果。第四实施例
如图21所示，本实施例中的存储单元在图形布局方面不同于第二和第三实施例。但制造方法与第二和第三实施例相同，并可用与第一实施例相同的方法来制作存储单元。
本实施例的图形布局的特征是，为日本公布的未经审查的专利申请No.H3-214670所述，在相邻存储单元的存储节点接触之间安置有一个字线。在第二和第三实施例中，在相邻的存储节点接触之间安置了二个字线。因此，在存储单元中有额外的区域，这就得以防止存储单元面积的减小。
但根据图21所示的图形布局，不要求安置二个字线所需的面积，只需要安置一个字线所需的面积，因而可减少大约20％的面积。
虽然在日本公布的未经审查的专利申请H3-214670和第一至第三实施例中，一对位线被连接于一个读出放大器，但由于当采用这种图形布局时，在现有位线布局中希望有相似的存储器工作，故二个位线BL2a和BL1b交叉并如图21所示分别连接于各个读出放大器1和2。
用这种布局可减小存储单元的面积，但如图22所示，要求根据与字线W1-W7相同的设计规则来安排在第一至第三实施例中以一对二字线的比率而安置的全局字线W11-W17。然而，用与第一实施例相同的方法，可容易地制作它们，在实用方面不存在问题。第五实施例
本实施例是本发明应用于DRAM的例子，以下参照图24-38来加以描述。
图24平面图示出了等效于本实施例的一种存储单元，图25示出了沿X-X’线的剖面结构和外围电路中MOSFET的剖面结构。存储单元的布局相似于现有技术布局，字线58垂直地提供，数据线60水平地提供，并在这些字线和数据线上方制作槽式电容器。
槽式电容器由存储电极52、电容器介质膜53和平板电极54组成。存储电极52连接于字线58和数据线60之间空隙中的开关晶体管的有源区57，而平板电极54固定于存储单元外部的预定电位。再在内侧壁上和穿透其上制作有外围电路金属布线50的介质膜49和层叠于此介质膜上的介质膜51而制作的深槽的底部处，制作槽形存储电极52。
接着，参照图26-35来描述等效于本实施例的DRAM的制造方法。首先，如图26所示，在用熟知的选择氧化方法于硅衬底38上制作用于器件隔离的场氧化膜39之后，用熟知的方法制作MOSFET。在存储单元中制作配备有高浓度杂质掺杂区40和41、栅电极43和未示出的栅介质膜的MOSFET，并在外围电路中制作配备有高浓度杂质掺杂区42、栅电极44和未示出的栅介质膜的MOSFET。由存储单元和相邻单元共用的栅电极43用作图24所示的字线58。这种MOSFET的极性可以是N沟型或P沟型。
如图27所示，用熟知的CVD方法制作含硼和磷的氧化硅膜45，并用大约800℃温度下退火的方法整平表面。对于氧化硅膜45，可用不掺杂的氧化硅膜代替含硼和磷的氧化硅膜。
然后，用熟知的光刻和干法腐蚀方法，在氧化硅膜45上制作图24所示的窗口59，并用熟知的方法制作厚度约为100nm的用作图24所示的数据线60的布线46。布线46的材料最好是钨膜之类的难熔金属膜，但也可采用由钨之类难熔金属的硅化物膜与多晶硅膜组成的复合膜。若采用钨之类的难熔金属，则最好在难熔金属膜下方提供一个氮化钛之类的势垒金属膜以防止对硅衬底的反应。在氧化硅膜45下方制作一个用来防止杂质扩散的不掺杂的氧化硅膜也是可取的。
如图28所示，采用四乙氧基硅烷(TEOS)于大约400℃温度下，用熟知的CVD方法制作厚度约为200nm的氧化硅膜47。接着如图24所示，清除用作开关晶体管源或漏的高浓度杂质掺杂区40上预定部位的氧化硅膜45和47以形成窗口51。在用熟知的低压化学汽相淀积(LPCVD)方法制作厚度约为200nm的含高浓度杂质的多晶硅膜之后，借助于利用无需掩模的各向异性干法腐蚀的回腐蚀，使多晶硅膜只留在窗口51中而其它部位被清除，从而制得填充窗口51的硅栓48。在本实施例中，硅栓48直接制作在高浓度杂质区40上，但若使用熟知的多晶硅膜焊点，则栅电极43和硅栓48可由自对准隔离，故此法可有效地减小存储单元的面积。
如图29所示，采用熟知的TEOS气体于大约400℃温度下，用CVD方法制作厚度约为200nm的氧化硅膜49，并用熟知的方法制作穿透氧化硅膜45、47和49的接触孔。然后用熟知的溅射或CVD方法制作厚度为200nm的钨膜并将其图形化成预定形状以形成外围电路的金属布线50。氧化硅膜49的表面可用熟知的方法进行整平，且此时可使用填充接触孔的栓。在本实施例中，钨被用作金属布线50的材料，但也可使用氮化钛之类的难熔金属。而且，若在低温下制造电容器，则不仅可使用难熔金属，而且可使用铝之类的低阻金属。
如图30所示，采用熟知的TEOS气体于大约400℃温度下，用CVD方法制作厚度约为0.5-1μm的氧化硅膜51，并用熟知的CMP方法整平表面。然后，用熟知的光刻和干腐蚀方法，穿透硅膜49和51而制作达及硅栓48的沟槽(窗口)62。此时，若在氧化硅膜49下方制作腐蚀速率低于氧化硅膜的氮化硅之类的介质膜作为腐蚀停止膜，则可极容易地制作此沟槽。
如图31所示，用熟知的LPCVD方法制作厚度为50nm的掺有高浓度杂质的多晶硅膜63。此时，硅栓48和多晶硅膜63在沟槽下部相连接。
然后，在整个涂上厚约1μm的光抗蚀剂之后，用各向异性干腐蚀法回腐蚀清除其它部位的光抗蚀剂64，使光抗蚀剂64只留在沟槽中。
如图32所示，用光抗蚀剂64作为掩模，借助于干法腐蚀清除形成在沟槽以外部位上的多晶硅膜63，结果就在沟槽内壁上制作了电容器的存储电极52。
如图33所示，在清除光抗蚀剂64之后，用CVD方法制作由五氧化二钽(Ta2O5)组成的电容器介质膜53。电容器介质膜53的厚度依据氧化硅膜，在千兆位范围的动态RAM情况下最好3nm或更小。在本实施例中，多晶硅膜被用作存储电极52，但也可使用钨之类的难熔金属膜和氮化钛膜。此时，由于天然氧化膜不像多晶硅膜那样形成在难熔金属膜的表面上，故可减薄等效氧化物厚度。对于电容器介质膜的材料，除了由氮化硅组成的介质膜之外，还可使用SrTiO3组成的膜、诸如(Ba，Sr)TiO3之类的熟知的高介电常数介质膜以及PZT膜之类的熟知的铁电介质膜。
如图34所示，用台阶覆盖优异的CVD法制作厚度约为50nm的由钨膜组成的平板电极54。
最后，制作厚度约为400nm的氧化硅膜55作为层间介质膜，并在制作穿透外围电路金属布线50上的层间介质膜55的穿通孔之后，用熟知的方法制作金属布线56，从而完成了图25所示的半导体集成电路。对于金属布线56，最好是铝之类的低阻金属，而由于金属布线可用作图35所示的存储单元阵列中的布线，故可用作连接于数据线和主字线的信号线。由于层间介质膜55的表面在制作金属布线56时已被整平，故可使用熟知的栓工艺和CMP工艺。
图35示出了沟槽比图25中的更深从而增大了电容器的电容的一个例子。此时，金属布线50的厚度为图25中的二倍，但若加厚其上形成的氧化硅膜51，则沟槽也可以加深二倍，结果，存储电极的高度和存储的电荷量也被大致加倍。
如图25-35所示，用作层间介质膜且其上制作有金属布线50的氧化硅膜49的表面被整平，但如图36所示，金属布线50也可制作在表面不平坦的氧化硅膜65上。同样地此情况下，如图36所示，由于氧化硅膜65的上表面延伸到制作电容器的位置并与存储电极52的侧面相接触，故可得到与图35所示情况(其中，其上制作有金属布线50的氧化硅膜49的表面是平坦的)相同的效果。
而且，金属布线50是外围电路中的第一布线层，但如图37所示，二个金属布线66和67也层叠，并在其上也可再制作布线层。
由于根据本实施例，多个布线层的上表面可延伸到电容器的位置，故沟槽可极度加深，从而可制作其电极面积极大的槽式电容器。
在本实施例中，金属布线50是连接于外围电路中MOSFET的源或漏的信号线，但它也可以是馈送固定电位的电源线，也可浮置成虚拟图形，用来降低存储单元阵列区与外围电路区之间的台阶高度。
如从描述中可见，根据本实施例，可制作具有高度立体结构的电容器，且由于可在每个区域中及包括即使在存储单元阵列区与外围电路区之间存在大的台阶高度的区域中分别制作微细布线，故可制作高集成度的半导体集成电路。
第六实施例
本实施例是采用铜之类的不能腐蚀的材料作为第五实施例中的金属布线材料的一个例子，下面参照图38-47来加以描述。
图38示出了等效于本实施例的DRAM中存储单元和外围电路中的MOSFET的剖面结构。如图38所示，金属布线71连接于制作在高浓度杂质掺杂区42上并埋置在氧化硅膜70中的金属栓68。
带有这种结构的DRAM按下法制作：
首先，用与有关第五实施例的图26-28所示相同的方法制作图39所示的结构。然后如图40所示，在制作氧化硅膜69之后，用熟知的方法制作穿透氧化硅膜45、47和69的连接孔，结果，暴露出高浓度杂质掺杂区42的表面。在制作整个钨膜之后，用无需掩模的各向异性干腐蚀方法清除其它部位的钨膜而只留下制作在接触孔中的那部分钨膜，以形成由钨组成的金属栓68。
如图41所示，制作厚度为400nm的氧化硅膜70，并用熟知的光刻和各向异性干腐蚀方法制作穿透氧化硅膜70的窗口。若低温下制作的氮化硅膜被安置在氧化硅膜70的下方作为各向异性干腐蚀中的腐蚀停止膜，则提高了腐蚀的容差，从而可高精度地制作接触孔。
接着，在制作厚度为500nm的铜膜之后，用CMP方法抛光铜膜的表面，使之整平，直至露出氧化硅膜70的表面，铜膜71只留在窗口中，结果，就制成了铜膜71埋置在氧化硅膜70中的结构。台阶高度覆盖优异的CVD被用作铜膜的制作方法。
然后，如图42所示，用熟知的CVD方法制作厚度为100nm的氧化硅膜72，用熟知的光刻和各向异性干腐蚀方法制作穿透氧化硅膜69、70和72而达及硅栓48的沟槽74。
在图43-47所示的工序中进行加工，但由于此工序与图31-35所示的第五实施例的相同，故不再详述。但在本实施例中，平板电极73的表面被整平，本实施例与第五实施例的差别即在这一点上。
由于根据本实施例，低阻的铜被用作制作在电容器侧的外围电路的布线层，故可得到高速运行。借助于将本实施例应用到埋置有存储器的单片逻辑LSI，可在其上制作有电容器的介质膜的位置上制作逻辑电路的布线层。第七实施例
本实施例是等效于第五或第六实施例的DRAM中的金属布线被进一步加厚的一个例子，以下参照图48-56来加以描述。图48剖面结构图示出了等效于本实施例的DRAM中存储单元和外围电路中的MOSFET。如图48所示，在本实施例中，金属布线77埋置在氧化硅膜75和76中，且金属布线77的上表面高于电容器的上端。
以下参照图49-56来描述制造这种DRAM的方法。首先，如有关第六实施例的图39和40所示执行工艺以制作图49所示的结构。
接着，如图50所示，制作厚度为300nm的氧化硅膜75，并用熟知的光刻和干腐蚀方法制作穿透氧化硅膜69和75的沟槽78以露出硅栓48的上表面。
在图51-54所示的工序中制作电容器，但由于此工序与有关第五实施例的图31-34所示的工序相同，故不再详述。
然后，如图55所示，在制作厚度为400nm的氧化硅膜79之后，用光刻和干腐蚀方法制作穿透氧化硅膜75和79而达及金属栓68的窗口。在整个制作由诸如钨、铝或铜之类的金属材料组成的膜之后，用熟知的各向异性腐蚀回腐蚀清除其它部位的金属膜而只在窗口中留下金属膜的方法来制作外围电路的金属布线80。
最后，如图56所示，在制作例如由厚度约为400nm的氧化硅膜组成的层间介质膜55之后，制作穿透层间介质膜55而达及金属布线80的表面的穿通孔。再用熟知的方法制作金属布线56，从而完成半导体集成电路。
由于根据本实施例，外围电路的金属布线可增厚到比第五和第六实施例中的更厚，故可降低外围电路布线的阻值，从而进一步提高运行速度。第八实施例
本实施例是在DRAM存储单元中制作有配备立体冕式电容器和槽式电容器组合结构的电容器的一个例子，以下参照图57-65来加以描述。
图57示出了等效于本实施例的DRAM中存储单元和外围电路中的MOSFET的剖面结构。如图57所示，制作在外围电路中的金属布线86埋置在氧化硅膜85中，且制作在氧化硅膜85下方的氧化硅膜81的上表面从外围电路延伸到存储单元中，并与电容器的侧面相接触。
然后，参照图58-65来描述根据本实施例的制造方法。首先，制作图58所示的结构，但由于此工序与有关第五实施例的直至图28所示的相同，故不再叙述。
如图59所示，在制作氧化硅膜81之后，制作穿透氧化硅膜45、47和81的连接孔以露出高浓度杂质区42的表面。在整个制作钨膜之后，用各向异性腐蚀的回腐蚀清除其它部位的钨膜而只在接触孔中留下钨膜的方法，制作由钨组成的金属栓82，并再制作整个厚度为400nm的氧化硅膜89。氮化硅膜可用来替代氧化硅膜81。
如图60所示，用熟知的光刻和干腐蚀方法，穿透氧化硅膜81和89，在制作有电容器的存储电极5的区域内，制作达及硅栓48的沟槽，并用熟知的LPCVD方法制作高浓度杂质掺杂的厚度为50nm的多晶硅膜63。硅栓48从而被连接到沟槽底部处的多晶硅膜63。
然后，如图61所示，用熟知的方法制作含有硼和磷的氧化硅膜90，在实行退火处理之后，氧化硅膜90只留在沟槽中，而形成在其它部位上的膜被各向异性干腐蚀的回腐蚀清除。而且，用氧化硅膜90作为腐蚀掩模，用干法腐蚀方法清除了多晶硅膜63的暴露部位。结果就在沟槽中形成了电容器的存储电极52。
然后，如图62所示，用水中稀释的氢氟酸(HF)的湿法腐蚀，清除留在沟槽中的氧化硅膜90和金属栓82上的氧化硅膜89，以露出金属栓82的表面。由于埋置在沟槽中的氧化硅膜90含有硼和磷，故此氧化硅膜在氢氟酸水溶液中的腐蚀速度比氧化硅膜89被同样的氢氟酸水溶液腐蚀时的腐蚀速度更高。因此，虽然氧化硅膜90比氧化硅膜89更厚，形成在沟槽中的氧化硅膜90却能够被完全清除。为了防止湿法腐蚀中的过腐蚀，最好在氧化硅膜89下方提供诸如低温制作的氮化硅膜之类的腐蚀停止膜。
在预定的清洁之后，如图63所示，制作由五氧化二钽膜组成的电容器介质膜83，然后制作厚度约为50nm的钨膜或氮化钛膜，并用光刻和干法腐蚀方法清除不必要的部位以形成平板电极84。再制作厚度为800nm的厚的氧化硅膜85并对表面进行整平。
然后执行有关第六实施例的图42所示的工艺以形成金属布线86，结果就制得了图64所示的结构。
最后，制作诸如厚度约为400nm的氧化硅膜之类的层间介质膜55，并在制作穿通外围电路中金属布线86上的层间介电层55的穿通孔之后，制作金属布线56，从而完成了图65所示的半导体集成电路。
由于根据本实施例，制作在存储单元中的电容器的存储电极52是冕式，故内外壁均可用作存储电极，可得到极大的存储电容，从而可制得在抗软失效方面优异的高集成度的半导体集成电路。第九实施例
本实施例是配备有冕式与槽式电容器组合而成的电容器的DRAM存储器的另一例子。以下参照图66-72来加以描述。
图66示出了本实施例DRAM的存储单元与外围电路中MOSFET的剖面结构。如图66所示，金属布线50制作在穿透氧化硅膜49而制作的窗口中。存储单元的槽式电容器制作在与氧化硅膜49和92相接触的部位，而冕式电容器制作在与氧化硅膜55相接触的部位。因此，氧化硅膜49的上表面上的金属布线50延伸到存储单元区并与电容器侧相接触。
然后，参照图67-72来描述此DRAM单元的制造方法。
首先，在相同于有关第五实施例的直至图30所示的工序中制作图67所示的结构。然后如图68所示，制作厚度为400nm的氧化硅膜92，并在用熟知的CMP方法整平表面之后，用熟知的光刻和干腐蚀方法，在要制作电容器存储电极93的部位，穿透氧化硅膜49和92而制作达及硅栓48的沟槽。
然后，用熟知的LPCVD方法制作厚度为50nm的掺有高浓度杂质的多晶硅膜63。硅栓48于是被连接于沟槽底部的多晶硅膜63。
如图69所示，涂覆1μm厚的光抗蚀剂，用熟知的各向异性干腐蚀方法清除其它部位中的光抗蚀剂64，使之只保留在沟槽中。
接着，用光抗蚀剂64作为掩模，用干腐蚀方法清除多晶硅膜63的暴露部位，从而在沟槽的内壁上制得电容器的存储电极52。
在清除光抗蚀剂64并执行预定的清洁之后，用氢氟酸水溶液将氧化硅膜92腐蚀掉200nm。于是如图70所示，存储电极52的上部就向上伸出。
如图71所示，用熟知的方法制作由介电常数比氧化硅更大的介电材料(本实施例中为五氧化二钽)组成的电容器介质膜93，并制作厚度约为50nm的由钨或氮化钛或其它材料组成的平板电极94。在覆盖台阶高度方面很优异的CVD被用作电容器介质膜93和平板电极94的制作方法。
最后，制作厚度约为400nm的由氧化硅膜组成的层间介质膜55，并在制作穿通外围电路中金属布线50上方的层间介质膜55的穿通孔之后，制作金属布线56，从而完成图72所示的根据本发明的半导体集成电路。
如图72所示，根据本实施例电容器，介质膜93和平板电极94不仅制作在存储单元中形成的电容器存储电极52上部的内壁上，而且制作在外壁上，并在此部位制作冕式电容器。因此，可得到比只使用沟槽内壁作为电容器的槽式电容器更大的存储电容，从而制得高集成度的抗软失效优异的半导体集成电路。第十实施例
以下参照图76-88来描述根据本发明的DRAM的一个实施例。图76示出了本实施例存储单元和外围电路中MOSFET的剖面图，图77示出了存储单元的平面布局。图76示出了沿图77中X-X’线的存储单元的剖面。
如图76所示，存储单元中的MOSFET由栅介质膜203、栅电极204以及分别为源和漏的高浓度N型杂质区206和207组成，而外围电路中的MOSFET由栅介质膜203、栅电极205和作为源或漏的高浓度N型杂质区208组成。布线电极210连接于存储单元中的MOSFET的高浓度N型杂质区，作为数据线，并再在布线电极上制作冕式电容器。
此冕式电容器制作在作为其中制作有外围电路中的金属布线215的层间介质膜的氧化硅膜214和216被清除了的区域中，而存储电极217经由硅栓213而连接于高浓度N型杂质区207。在存储电极217上制作电容器介质膜218，且电容器的平板电极219埋置在其中清除了氧化硅膜214和216的区域中，从而制得了冕式电容器。
图77示出了多个存储单元的布局以说明相邻存储单元之间的位置关系。在图77中，字线223纵向排列，数据线225水平排列，而冕式电容器227制作在这些字线223和数据线225上。电容器再经由窗口226连接到这些字线223与数据线227之间的间隙中的有源区222。
以下参照图78-88更详细地描述本实施例。首先，如图78所示，在用熟知的选择氧化(LOCOS技术)于硅衬底201上制作场氧化膜202之后，在有源区上制作MOSFET。在本实施例中，制作了N沟MOSFET，但也可制作P沟MOSFET。为缓解热载流子引起的元件变坏，也可采用熟知的轻掺杂漏(LDD)结构。而且，可在栅电极204的侧壁上或上表面上制作氮化硅之类的介质膜，以便使用熟知的自匹配接触。
然后，在用熟知的CVD方法制作含硼和磷的氧化硅膜209之后，在大约800℃的温度下退火以整平氧化硅膜209的表面。对于氧化硅膜，可用不掺杂的氧化硅膜来替代掺硼和磷的氧化硅膜209并可用另一种方法来整平。氧化硅膜的表面即使不整平，在后续工序中也不会有问题。
用光刻和干腐蚀方法制作穿透氧化硅膜209的图77所示的窗口224，并用光刻和干腐蚀使布线电极图形化成预定形状而制作图77所示的用作数据线225的厚度约为100nm的布线电极210。布线电极210的材料可采用由钨之类难熔金属的硅化物膜和多晶硅膜组成的复合膜或钨之类的难熔金属膜。若采用钨之类的难熔金属，则最好在难熔金属膜下方提供一个氮化钛之类的势垒金属膜以便防止对硅衬底的反应。在氧化硅膜209下方提供一个防止杂质扩散的不掺杂的氧化硅膜也是可取的。
用CVD方法制作厚度约为200nm的含硼和磷的氧化硅膜211，并用大约800℃温度下退火的方法整平表面。然后，用LPCVD方法制作厚度约为100nm的氮化硅膜212，用熟知的光刻和干腐蚀方法制作穿透用作MOSFET的源或漏的高浓度杂质区207上的氮化硅膜212和氧化硅膜209与211的图77所示的窗口226，用LPCVD方法制作厚度约为200nm的掺有高浓度杂质的多晶硅膜，并用各向异性干腐蚀的回腐蚀方法使多晶硅膜只留在窗口226中，以便形成图79所示的硅栓213。在此实施例中，用光刻方法清除外围电路中的氮化硅膜212，但氮化硅膜212也可留在外围电路区。在本实施例中，硅栓213直接制作在高浓度杂质区210上，但若使用由熟知的多晶硅膜组成的焊点，则也可用自对准方法来隔离栅电极204和硅栓213，并在减小存储单元面积方面是有效的。
然后，如图80所示，采用TEOS气体，用熟知的CVD方法，在大约400℃的温度下制作厚度约为200nm的氧化硅膜214，然后用腐蚀方法清除外围电路中高浓度杂质区208上的氧化硅膜209、211和214，以便形成接触孔。用熟知的溅射或CVD方法制作厚约200nm的钨膜，并用熟知的光刻和干腐蚀方法制作外围电路的金属布线215。氧化硅膜214的表面可用熟知的CMP方法来整平。此时，栓可形成在接触孔中。在本实施例中，钨被用作金属布线215的材料，但此时最好在下面提供一个氮化钛之类的势垒金属膜。而且，若制造电容器的后部工序维持在低的温度下，则也可使用铝之类的低阻金属。
如图81所示，采用TEOS气体，用CVD方法在大约400℃的温度下制作厚度为0.3-1μm的氧化硅膜216，并用CMP方法整平表面。
然后，如图82所示，用熟知的光刻和干腐蚀方法，在要制作电容器存储电极的部位，制作穿透氧化硅膜214和216而达及硅栓213的沟槽227。此时，在氧化硅膜214下方，最好提供一个氮化硅膜212作为腐蚀停止膜。
如图83所示，用熟知的LPCVD方法制作厚度为20-100nm的掺有高浓度杂质的多晶硅膜228。此时，硅栓213和多晶硅膜228在沟槽底部相连接。接着，在涂覆1μm厚的光抗蚀剂膜之后，用各向异性干腐蚀的回腐蚀方法，清除其它部位中的光抗蚀剂膜229，使之只留在沟槽中。借助于控制干腐蚀来控制留在沟槽中的光抗蚀剂膜229的上表面的位置，使此位置比氧化硅膜216的上表面低约0.2μm。
接着，用光抗蚀剂膜229作为掩模，用干腐蚀方法清除多晶硅膜228的暴露部位，且如图84所示，在沟槽的内壁上制作电容器的存储电极17。
在清除光抗蚀剂膜229并执行预定的清洁之后，用氢氟酸水溶液腐蚀氧化硅膜216及其下方的氧化硅膜214，以便如图85所示暴露冕式存储电极217的内表面和侧面。此时，形成在存储单元阵列区中的氧化硅膜216和214被光刻腐蚀，而在外围电路区中的未受腐蚀而留下。由于至少在存储单元阵列区中的氧化硅膜214下方提供了氮化硅膜212，故在湿法腐蚀中，氮化硅膜下方的部位未被过腐蚀。
如图86所示，制作由介电常数比氧化硅膜更大的五氧化二钽(Ta2O5)之类的介电材料所组成的电容器介质膜218。在覆盖台阶高度方面优异的CVD被用作电容器介质膜218的制作方法。而且，在千兆位范围的海量DRAM的情况下，电容器介质膜218按氧化硅膜最好其厚度为3nm或更小。在本实施例中，多晶硅膜被用作存储电极217，但也可使用钨之类的难熔金属膜和氮化钛膜，且由于此时可清除多晶硅膜表面上存在的天然氧化物的影响，故可减薄氧化硅膜这样的电容器介质膜。电容器介质膜的材料，除了由氮化硅膜和氧化硅膜组成的复合膜之外，也可采用介电常数高的SrTaO3膜和(Ba，Sr)TaO3膜(BST膜)之类的膜，以及PZT膜之类的铁电膜。
在制作整个厚约300nm的厚钨膜之后，用CMP方法抛光表面，如图87所示，钨膜只留在清除了氧化硅膜214和216的区域中，以便制作平板电极219。在本实施例中，平板电极219用CMP方法制作，但在制作钨膜219之后，还制作光抗蚀剂膜，并也可执行整个干法回腐蚀。最好用在覆盖台阶高度方面优异的CVD作为制作平板电极219的方法。
制作厚度约为200nm的氧化硅膜220作为层间介质膜，并在制作穿透外围电路金属布线215上的氧化硅膜216和220的穿通孔之后，用熟知的方法制作金属布线221，从而完成图88所示的根据本发明的半导体存储器。
如从描述中可见，对于等效于本实施例的半导体存储器的制造方法，在整平制作在半导体衬底主表面上的介质膜之后，存储阵列中介质膜的预定部位被选择性地清除，并在被清除部位制作电容器。
金属布线221最好是铝之类的低阻金属，而由于低阻金属可用作图88所示存储阵列中的布线，故它可用作连接于数据线的信号线和全局字线。在制作金属布线221时，为了整平层间介质膜，也可执行熟知的栓工艺和CMP方法。
本实施例中的金属布线215是外围电路的第一布线层，但用作存储单元数据线的布线电极210也可用作外围电路区的第一布线层。
而且，借助于使本实施例中用作存储电极217的多晶硅膜的表面变得不平坦，可以增大存储电极217的面积，并进一步增大存储电容。
由于根据本发明平板电极219埋置在清除了氧化硅膜214和216的区域中，故不需要用来制作平板电极219的额外的光刻工序，从而无需增加掩模数目就可得到具有大存储电容的DRAM。在本实施例中，金属布线221是连接于外围电路中的MOSFET的源或漏的信号线，但金属布线也可以是馈送固定电位的电源线，并且也可以浮置成虚拟图形，用以降低存储单元阵列区与外围电路区之间的台阶高度。第十一实施例
本实施例是在第十实施例所述的DRAM中的外围电路区制作有多个布线层的一个例子。图89剖面图示出了等效于本实施例的DRAM的存储单元阵列中的MOSFET以及邻近于它的外围电路区。
如图89所示，在外围电路区的金属布线215上制作厚度约为0.3μm的氧化硅膜231作为层间介质膜，再在其上制作厚度约为0.3μm的金属布线232。此金属布线232经由穿透氧化硅膜231而形成的窗口连接到金属布线215。再在金属布线232上制作厚度约为0.3μm的氧化硅膜233作为层间介质膜，在其上制作厚度约为200μm的氧化硅膜237，且制作在此氧化硅膜237上的金属布线238经由穿通氧化硅膜233和237的窗口连接到金属布线232。存储单元中的冕式电容器制作在由清除氧化硅膜214、231和233而形成的深的凹下部位中，冕式存储电极234的高度约为1μm，且电容器的平板电极236埋置在凹部中。
根据本实施例，在0.15μm2的存储单元面积中的用来存储电荷的电容器的存储电容可增大到高达约50fF，从而可得到信噪比大且抗软失效能力强，而且工作稳定性极好的动态RAM。但不用说，根据本实施例，可进一步增加布线层的数目，可进一步加高冕式存储电极234，从而进一步提高存储电容。第十二实施例
图90剖面图示出了等效于本实施例的DRAM。如图90所示，冕式电容器的平板电极241覆盖了存储电极217的任何内侧及一部分(上部)外侧。等效于本实施例的制造DRAM的方法的特征是，当在有关第十实施例的图85所示的工序中清除存储单元阵列区中的氧化硅膜214和216时，对氧化硅膜219(图90中为239)的腐蚀被中途停止，并如图90所示，减薄了的氧化硅膜239被留在存储电极217外面。制造方法中的其它各点与第十实施例相同。
由于根据本实施例腐蚀氧化硅膜而形成凹部时不需要腐蚀停止膜，故在氧化硅膜214下方不需要有关第十实施例的图76所示的氮化硅膜212。
第十三实施例
图92剖面图示出了等效于本实施例的DRAM。由于在本实施例中，冕式电容器的平板电极219延伸到氧化硅膜216上，故可被连接到用来向氧化硅膜216上的平板电极219馈送电位的布线。平板电极219是用光刻和干腐蚀进行图形化而制作的，但此时的图形边缘位于氧化硅膜216上。平板电极219的任何部分都不需要埋置在凹部中，用作层间介质膜的氧化硅膜220埋置在制作有电容器的凹部并整平表面。
根据本实施例，平板电极219和用来馈电的布线可在任意位置连接，可提高设计的自由度并可减小芯片的面积。
在上述各实施例中，介电常数比氧化硅大的膜被用作金属布线之间的层间介质膜，但也可使用介电常数比氧化硅小的膜。在各实施例中，描述了配备有冕式和槽式电容器的情况，但本实施例也可应用于带有立体结构的电容器，诸如存储电极被加厚且电容器介质膜和平板电极制作在存储电极及其侧壁上的厚膜电容器。
各实施例是实施本发明的一些例子，但本发明也可应用于存储单元中配备有电容器的静态RAM、多晶薄膜晶体管(TFT)用作存储单元负载元件的静态RAM以及用铁电物质作为电容器介质膜的存储器。本发明还可应用于用作开关电容器的大电容量的电容器、旁路电容器和通常用在数字和模拟电路中的调节器。
借助于将本发明应用到存储器与逻辑电路共存的单片LSI上，逻辑电路的布线层还可制作在其上制作有电容器的介质膜的位置中。而且，根据本发明，铜之类的低阻金属材料可用作制作在电容器位置中的外围电路的布线层，并可得到能够高速运行的半导体存储器。
根据本发明，借助于改变槽的深度，原则上可实现任何存储电容。此外，由于制作沟槽的部位的平面面积可以增加到不同于沟槽制作在衬底上的常规槽式电容器，故不要求增大沟槽的高宽比，并可容易地不仅制作沟槽，而且制作电容器。
而且，由于电容器的存储电极能够经由制作在电容器下方的互连栓而电连接到MOS晶体管的扩散区，故可解决常规槽式电容器单元的一个最严重的问题。由于沟槽的高宽比不大，除了氧化硅膜和氮化硅膜之外的介质膜也可用作电容器介质膜。
由于在电容器下方提供有布线层，故需要拉出到最上层的布线的数目大为减少，结果，上拉布线的设计规则极为粗略，且作为16兆位存储器规则的大约0.5μm的设计规则完全可相当于千兆位范围存储器的设计规则。
而且，由于层间氧化膜可容易地整平，故可用光刻方法容易地制作微细图形。
当沟槽被加深时，高宽比就增大，但由于根据本发明沟槽被制作在衬底上方，故比起沟槽制作在衬底上的常规槽式电容器单元来说，制作沟槽的区域的面积可大为增加，且沟槽的高宽比远小于常规槽。电容器的存储电极可经由多晶硅组成的栓自动地与扩散区电接触，从而解决常规槽式电容器的严重问题。
由于除氧化硅膜和氮化硅膜之外的介质膜也能够用作电容器介质膜，故介电常数大的介电体可用作电容器介质膜，并可实现高宽比小而电容大的槽式电容器。
若沟槽制作在衬底上方，则将布线拉出到最上层所要求的距离增加，但根据本发明，布线层提供在电容器下方，且需要拉出到最上层的布线的数目大为减少。结果，上拉布线的设计规则极为粗略，且作为16兆位存储器规则的大约0.5μm的尺度可应用于千兆位范围的存储器。因此，可极容易地制造布线。
而且，由于各层间膜的表面可容易地整平，故用光刻方法可容易地制作微细图形，从而本发明对于制作聚焦容差小的微细图形极为有利。
而且，存储单元阵列区与外围电路区之间的台阶高度被大为降低，且由于可在每个区以及包含二个区的部位制作微细布线，故可制作集成度高、抗软失效性能好且可靠性高的半导体集成电路。
由于在存储单元区与外围电路区之间不存在大的台阶高度，故可在各区中容易地制作微细布线并容易地制作连接二个区的微细布线。工业应用可能性
如上所述，本发明适用于集成度非常高的DRAM。

Claims (43)

1.一种半导体存储器，它包含：
半导体衬底；
层叠在上述半导体衬底主表面上的多个介质膜；
其中制作有配备了导电类型与上述半导体衬底相反的高扩散区、栅电极和栅隔离膜的场效应晶体管和电容器的存储单元区；以及
外围电路区，其中：
上述电容器制作在清除上述多个介质膜所需部位而形成的区域中；且
所需的介质膜的上表面从上述外围电路区延伸到上述存储单元区，并与上述电容器的侧面相接触。
2.根据权利要求1的半导体存储器，其中：
上述电容器的存储电极、电容器介质膜和平板电极制作在清除上述介质膜所需部位而形成的沟槽的内表面上。
3.根据权利要求2的半导体存储器，其中：
上述沟槽穿透至少二个上述介质膜而制作。
4.根据权利要求2的半导体存储器，其中：
上述多个介质膜中的一些膜制作在上述电容器与上述半导体衬底之间；
埋置在上述介质膜中的第一布线层制作成与上述电容器分隔开；以及
第二布线层制作在上述电容器上形成的上述介质膜上。
5.根据权利要求4的半导体存储器，其中：
上述第一布线层包含连接于上述场效应晶体管栅电极的字线、用来选择所需的上述场效应晶体管的位线或布线；且
上述第二布线层是上述电容器平板电极的馈电线、电源线、接地线或信号线。
6.根据权利要求4的半导体存储器，其中：
上述第一布线层由下列一种膜组成：含高浓度杂质的多晶硅膜，由多晶硅和硅化物组成的层叠膜，由钨、势垒金属和多晶硅组成的层叠膜，由钨和势垒金属组成的层叠膜，钨膜以及铜膜。
7.根据权利要求2的半导体存储器，其中：
在上述存储电极表面上制作凹凸不平。
8.根据权利要求2的半导体存储器，其中：
上述存储电极由含高浓度杂质的多晶硅膜或难熔金属膜组成。
9.根据权利要求2的半导体存储器，其中：
上述电容器介质膜由下列一种膜组成：由氧化膜和氮化膜组成的层叠膜，由氧化膜和五氧化二钽膜组成的层叠膜，由氮化膜和五氧化二钽膜组成的层叠膜，由氧化膜、氮化膜和五氧化二钽膜组成的层叠膜，BST膜和PZT膜。
10.根据权利要求2的半导体存储器，其中：
上述平板电极由含高浓度杂质的多晶硅膜或难熔金属膜组成。
11.根据权利要求2的半导体存储器，其中：
上述存储电极通过穿透上述电容器与上述半导体衬底之间提供的上述多个介质膜而制作的导体电连接到制作在上述存储单元区中的上述场效应MOS晶体管的扩散区。
12.根据权利要求2的半导体存储器，其中：
上述平板电极电连接于上述第二布线层。
13.根据权利要求2的半导体存储器，其中：
在上述外围电路区中制作MOSFET；且
上述MOSFET的扩散区经由穿透上述多个介质膜而制作的导体电连接到上述第二布线层。
14.根据权利要求2的半导体存储器，其中：
上述第一布线层经由穿透上述多个介质膜而制作的导体，电连接于上述第二布线层。
15.根据权利要求1的半导体存储器，其中：
与制作在上述外围电路区中的布线层的下表面接触的上述介质膜的上表面延伸到上述存储单元区中，且与上述电容器的侧面或底面相接触。
16.根据权利要求15的半导体存储器，其中：
上述电容器的存储电极配备有凹下的截面形状；且
上述电容器介质膜和平板电极从上述存储电极的内表面延伸到外部。
17.根据权利要求15的半导体存储器，其中：
上述电容器制作在清除上述多个介质膜的所需部位而形成的沟槽中。
18.根据权利要求15的半导体存储器，其中：
上述电容器的存储电极从清除上述介质膜的所需部位而形成的沟槽的内表面向上伸出；且
上述电容器介质膜和平板电极从上述沟槽内部延伸到上述存储电极伸出部位的外面。
19.根据权利要求15的半导体存储器，其中：
用来选择所需场效应晶体管的字线和用来向上述电容器馈送电荷的数据线，制作在上述电容器下方。
20.根据权利要求15的半导体存储器，其中：
第二布线层经由上述介质膜而制作在上述电容器上方。
21.根据权利要求20的半导体存储器，其中：
上述第二布线层是连接于上述数据线的信号线。
22.根据权利要求20的半导体存储器，其中：
上述第二布线层是用来选择制作在上述外围电路区的MOSFET的字线。
23.一种半导体存储器，它包含：
半导体衬底；
多个制作在上述半导体衬底主表面上的介质膜；
其中制作有配备了导电类型与上述半导体衬底相反的低阻扩散区、栅介质膜和栅电极的场效应晶体管以及电容器的存储单元区；以及
其中制作有多个布线层的外围电路区，其中：
上述电容器由剖面形状凹下的存储电极、电容器介质膜和制作在上述存储电极的暴露的内外表面上的平板电极组成；
第一布线层制作在第一介质膜上；且
上述存储电极制作在清除上述第一介质膜和层叠在上述第一介质膜上的第二介质膜的预定部位而形成的凹部中。
24.根据权利要求23的半导体存储器，其中：
上述凹部用制作在上述电容器介质膜上的上述平板电极填充。
25.根据权利要求24的半导体存储器，其中：
上述平板电极的上表面是平坦的。
26.根据权利要求25的半导体存储器，其中：
上述平板电极上表面的高度基本上等于上述第二介质膜的高度。
27.根据权利要求23的半导体存储器，其中：
上述平板电极的电位被馈至上述平板电极的上表面。
28.根据权利要求23的半导体存储器，其中：
上述存储电极经由穿透制作在上述存储电极下方的介质膜而形成的导体电连接于上述场效应晶体管的高浓度扩散区。
29.根据权利要求23的半导体存储器，其中：
第二场效应晶体管制作在上述外围电路区中；且
制作在上述多个介质膜上方的第二布线层，经由穿透上述多个介质膜的连接孔电连接到上述第二场效应晶体管的扩散区。
30.根据权利要求23的半导体存储器，其中：
第二场效应晶体管制作在上述外围电路区中；且
制作在上述第一介质膜上的上述第一布线层，经由穿透上述第一介质膜和制作在上述第一介质膜下方的介质膜的连接孔，电连接到上述第二场效应晶体管的扩散区。
31.根据权利要求23的半导体存储器，其中：
制作在上述多个介质膜上方的上述第二布线层，经由制作在上述第一布线层与上述第二布线层之间的导体电连接于经由介质膜而制作在上述第二布线层下方的上述第一布线层。
32.一种制造半导体存储器的方法，它包含下列步骤：
在半导体衬底的存储单元区和外围电路区中，分别制作各配备有导电类型与半导体衬底相反的低阻扩散区、栅介质膜和栅电极的第一场效应晶体管和第二场效应晶体管；
在制作覆盖上述存储单元区和外围电路区的第一介质膜之后，制作穿过第一介质膜而连接于所需的上述扩散区的位线；
制作多个介质膜，在各个介质膜之间分别在上述第一介质膜上制作有预定形状的布线层；
制作穿过上述第一介质膜和上述多个介质膜而电连接于上述第一场效应晶体管的另一上述扩散区的导体膜；
在上述多个介质膜上方制作多个第二介质膜；
制作穿过上述多个介质膜与上述多个第二介质膜而电连接于制作在上述外围电路区中的上述布线层所需部位的互连栓；
清除制作在上述存储单元区中的多个第二介质膜的预定部位而制作沟槽；以及
在上述沟槽中制作存储电极、电容器电极和平板电极。
33.根据权利要求32的制造半导体存储器的方法，其中还包括下列步骤：
在制作上述平板电极之后，制作第二介质膜；
制作电连接于上述平板电极和穿过上述第二介质膜的上述互连栓的第二互连栓；以及
在上述第二介质膜上制作电连接于上述第二互连栓的上布线层。
34.根据权利要求32的制造半导体存储器的方法，其中：
在制作上述多个第二介质膜之后，制作暴露上述另一扩散区表面的窗口，并用导体填充上述窗口，从而制作上述互连栓。
35.根据权利要求32的制造半导体存储器的方法，其中：
在制作构成上述多个第二介质膜的各个介质膜之后，分别制作窗口，并用导体填充上述窗口，从而制作上述互连栓。
36.一种制造半导体存储器的方法，它包含下列步骤：
在半导体衬底的存储单元区和外围电路区中，分别制作各配备有导电类型与半导体衬底相反的低阻扩散区、栅介质膜和栅电极的第一场效应晶体管和第二场效应晶体管；
在制作覆盖上述存储单元区和外围电路区的上述多个第一介质膜之后，制作穿过多个第一介质膜而电连接于上述第一场效应晶体管的所需上述扩散区的导体膜；
在上述多个第一介质膜上方制作第一介质膜；
在上述第一介质膜上制作穿过上述多个第一介质膜和上述第一介质膜而电连接于上述第二场效应晶体管的上述扩散区的第一布线层；
在上述第一介质膜上方制作第二介质膜；
清除上述存储单元区中上述第二介质膜和上述第一介质膜的预定部位并暴露上述导体膜的上部而制作凹坑；以及
在上述凹坑内表面上制作至少存储电极、电容器介质膜和平板电极。
37.根据权利要求36的制造半导体存储器的方法，其中在制作上述平板电极的上述步骤之后还有下列步骤：
在上述第二介质膜上制作第三介质膜并整平表面；以及
在上述第三介质膜上制作穿过上述第三介质膜和上述第二介质膜而电连接于上述第一布线层的第二布线层。
38.根据权利要求37的制造半导体存储器的方法，其中：
上述第三介质膜表面的整平步骤用热处理、整体腐蚀或化学或机械抛光的流化方法来执行。
39.一种制造半导体存储器的方法，它包含下列步骤：
在半导体衬底的存储单元区和外围电路区中分别制作各配备有导电类型与半导体衬底相反的低阻扩散区、栅介质膜和栅电极的第一场效应晶体管和第二场效应晶体管；
在上述外围电路区中的上述第一介质膜上制作覆盖上述存储单元区和外围电路区的第一介质膜之后，制作经由穿透第一介质膜的连接孔而电连接于上述第二场效应晶体管的上述扩散区的第一布线层；
制作整个第二介质膜；
制作穿过上述存储单元区中的上述第一介质膜和上述第二介质膜预定部位的窗口；
在上述窗口内表面上制作导体膜；
选择性地清除形成在上述存储单元区中的上述第一介质膜的至少预定厚度，制作凹形剖面形状的存储电极；以及
在上述存储电极暴露于其上的内外表面上顺序制作电容器介质膜和平板电极。
40.根据权利要求39的制造半导体存储器的方法，其中：
制作上述存储电极的上述步骤借助于用腐蚀方法清除分别形成在上述存储单元区中的上述第二介质膜和第一介质膜的预定部位而执行。
41.根据权利要求39的制造半导体存储器的方法，其中：
制作上述平板电极的上述步骤借助于在整体制作上述导电膜之后，清除形成在上述凹部以外部位中的导电膜而执行。
42.根据权利要求39的制造半导体存储器的方法，其中在制作上述平板电极之后还有下列步骤：
整体制作第三介质膜；以及
在上述第三介质膜上制作经由穿透上述第三介质膜和上述第二介质膜的连接孔而电连接于上述第一布线层的第二布线层。
43.一种半导体存储器，它包含：
至少带有一个开关晶体管和一个制作在高于半导体衬底主表面的位置处的冕式电容器的存储单元区，以及
其中包括至少第一导电膜在内的多个布线膜的外围区，
其中所述的第一导电膜位于第一介质膜上，
第二介质膜位于上述第一导电膜上，上述电容器由第二导电膜、第三介质膜和第三导电膜组成，
且上述第三导电膜位于清除上述第一介质膜和第二介质膜的所需部位而形成的部位中。
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