JPH04357861A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04357861A JPH04357861A JP3132519A JP13251991A JPH04357861A JP H04357861 A JPH04357861 A JP H04357861A JP 3132519 A JP3132519 A JP 3132519A JP 13251991 A JP13251991 A JP 13251991A JP H04357861 A JPH04357861 A JP H04357861A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 40
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 40
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 15
- 238000000926 separation method Methods 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 239000010410 layer Substances 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にＤＲＡＭのフィン構造キャパシタの形成方法に関す
る。
特にＤＲＡＭのフィン構造キャパシタの形成方法に関す
る。
【０００２】近年、ＤＲＡＭは微細化及び大規模化に伴
い、メモリセルが比例縮小されてキャパシタの蓄積容量
が減少し、ソフトエラーに弱くなるという問題が顕著に
なってきている。
い、メモリセルが比例縮小されてキャパシタの蓄積容量
が減少し、ソフトエラーに弱くなるという問題が顕著に
なってきている。
【０００３】そこで蓄積容量を増やすために、キャパシ
タの構造をフィン構造にすることが提案されていが、こ
のフィン構造キャパシタを有するＤＲＡＭの製造工程に
おいては、フィン電極の剥がれによる歩留りや信頼性低
下の問題が生じており、改善が望まれている。
タの構造をフィン構造にすることが提案されていが、こ
のフィン構造キャパシタを有するＤＲＡＭの製造工程に
おいては、フィン電極の剥がれによる歩留りや信頼性低
下の問題が生じており、改善が望まれている。
【０００４】
【従来の技術】図４は従来のＤＲＡＭのフィン構造キャ
パシタの模式側断面図である。図において、５１は一導
電型半導体基板、５２は反対導電型拡散領域、５３は酸
化シリコン（ＳｉＯ２）膜、５４は窒化シリコン（Ｓｉ
３Ｎ４） 、５７はコンタクト窓、５８はフィン状蓄積
電極、５９は誘電体膜、６０は対向電極を示す。
パシタの模式側断面図である。図において、５１は一導
電型半導体基板、５２は反対導電型拡散領域、５３は酸
化シリコン（ＳｉＯ２）膜、５４は窒化シリコン（Ｓｉ
３Ｎ４） 、５７はコンタクト窓、５８はフィン状蓄積
電極、５９は誘電体膜、６０は対向電極を示す。
【０００５】このような従来のフィン構造キャパシタは
通常、図５（ａ） 〜（ｃ） の工程断面図及び図４を
参照して次に説明する方法により形成されていた。 図５（ａ） 参照 即ち、図示しないワード線や、キャパシタが接続される
反対導電型拡散領域５２が形成された一導電型半導体基
板５１上に形成された層間絶縁膜となる第１の酸化シリ
コン（ＳｉＯ２）膜５３上に、弗酸系のエッチング液に
よってエッチングされない窒化シリコン（Ｓｉ３Ｎ４）
膜５４とエッチングされる第２のＳｉＯ２膜５５を順次
積層形成し、次いで、図示しないレジストマスクを介し
、異方性のドライエッチング手段であるリアクティブイ
オンエッチング（ＲＩＥ） 処理により上記第２のＳｉ
Ｏ２膜５５、Ｓｉ３Ｎ４ 膜５４、第１のＳｉＯ２膜５
３を貫通し拡散領域５２を表出するストレートのコンタ
クト窓５７を形成し、次いでこのコンタクト窓５７の内
面及び第２のＳｉＯ２膜５５上に一体の第１のポリＳｉ
膜を気相成長手段により形成し、通常のＲＩＥ 処理に
よりこのポリＳｉ膜をパターニングして、この第１のポ
リＳｉ膜からなる蓄積電極１５８ を形成する。
通常、図５（ａ） 〜（ｃ） の工程断面図及び図４を
参照して次に説明する方法により形成されていた。 図５（ａ） 参照 即ち、図示しないワード線や、キャパシタが接続される
反対導電型拡散領域５２が形成された一導電型半導体基
板５１上に形成された層間絶縁膜となる第１の酸化シリ
コン（ＳｉＯ２）膜５３上に、弗酸系のエッチング液に
よってエッチングされない窒化シリコン（Ｓｉ３Ｎ４）
膜５４とエッチングされる第２のＳｉＯ２膜５５を順次
積層形成し、次いで、図示しないレジストマスクを介し
、異方性のドライエッチング手段であるリアクティブイ
オンエッチング（ＲＩＥ） 処理により上記第２のＳｉ
Ｏ２膜５５、Ｓｉ３Ｎ４ 膜５４、第１のＳｉＯ２膜５
３を貫通し拡散領域５２を表出するストレートのコンタ
クト窓５７を形成し、次いでこのコンタクト窓５７の内
面及び第２のＳｉＯ２膜５５上に一体の第１のポリＳｉ
膜を気相成長手段により形成し、通常のＲＩＥ 処理に
よりこのポリＳｉ膜をパターニングして、この第１のポ
リＳｉ膜からなる蓄積電極１５８ を形成する。
【０００６】図５（ｂ） 参照
次いで、弗酸系のエッチング液によりＳｉ３Ｎ４ 膜５
４をストッパとして全面エッチングを行い、第２のＳｉ
Ｏ２膜５５を完全に除去し、前記蓄積電極１５８ をフ
ィン状蓄積電極５８とする。
４をストッパとして全面エッチングを行い、第２のＳｉ
Ｏ２膜５５を完全に除去し、前記蓄積電極１５８ をフ
ィン状蓄積電極５８とする。
【０００７】図４参照
そしてその後、上記フィン状蓄積電極５８の表出面にＳ
ｉＯ２膜、Ｓｉ３Ｎ４ 膜等からなる誘電体膜５９を形
成し、次いで上記蓄積電極５８のフィン状部の下部及び
蓄積電極５８の上部を含む上記基板上に気相成長手段に
よりポリＳｉからなる対向電極６０を形成する方法であ
る。
ｉＯ２膜、Ｓｉ３Ｎ４ 膜等からなる誘電体膜５９を形
成し、次いで上記蓄積電極５８のフィン状部の下部及び
蓄積電極５８の上部を含む上記基板上に気相成長手段に
よりポリＳｉからなる対向電極６０を形成する方法であ
る。
【０００８】
【発明が解決しようとする課題】しかし上記従来の方法
を用いて形成されるフィン構造キャパシタにおいては、
図５（ｂ） に示したウェットエッチングによるフィン
状蓄積電極５８下部の第２のＳｉＯ２膜５５の除去工程
において、蓄積電極５８の拡散領域５２面へのコンタク
ト不良や、蓄積電極５８とＳｉ３Ｎ４ 膜５４、第１の
ＳｉＯ２膜５３等の界面への薬品のしみ込み等によって
フィン状の蓄積電極５８が剥落飛散し、この飛散した蓄
積電極５８が他の正常なセル部に付着してセル間ショー
ト等によるＤＲＡＭの歩留り低下を生じたり、上記剥落
飛散した蓄積電極５７がエッチング液に導電性粒子汚染
を生ぜしめ、このエッチング液で処理される他の半導体
ウエーハや他の製造ロットにも歩留りや信頼性の低下を
もたらすという問題があった。
を用いて形成されるフィン構造キャパシタにおいては、
図５（ｂ） に示したウェットエッチングによるフィン
状蓄積電極５８下部の第２のＳｉＯ２膜５５の除去工程
において、蓄積電極５８の拡散領域５２面へのコンタク
ト不良や、蓄積電極５８とＳｉ３Ｎ４ 膜５４、第１の
ＳｉＯ２膜５３等の界面への薬品のしみ込み等によって
フィン状の蓄積電極５８が剥落飛散し、この飛散した蓄
積電極５８が他の正常なセル部に付着してセル間ショー
ト等によるＤＲＡＭの歩留り低下を生じたり、上記剥落
飛散した蓄積電極５７がエッチング液に導電性粒子汚染
を生ぜしめ、このエッチング液で処理される他の半導体
ウエーハや他の製造ロットにも歩留りや信頼性の低下を
もたらすという問題があった。
【０００９】そのため従来、図６の従来方法の改良例の
工程断面図に示すように、第２のＳｉＯ２膜５５をエッ
チング除去して蓄積電極１５８ をフィン状蓄積電極５
８とする際に、蓄積電極５８のフィン状部下の第２のＳ
ｉＯ２膜５５のサイドエッチング量を加減して、フィン
状部下の基部に第２のＳｉＯ２膜５５によるＳｉＯ２膜
パターン５５Ｐ を残留させ、このＳｉＯ２膜パターン
５５Ｐ により付着強度を高めてフィン蓄積電極５８の
剥落を防止する方法も試みられたが、この方法によると
、蓄積容量が大幅に低下し、ＤＲＡＭの信頼度が低下す
るという問題があった。
工程断面図に示すように、第２のＳｉＯ２膜５５をエッ
チング除去して蓄積電極１５８ をフィン状蓄積電極５
８とする際に、蓄積電極５８のフィン状部下の第２のＳ
ｉＯ２膜５５のサイドエッチング量を加減して、フィン
状部下の基部に第２のＳｉＯ２膜５５によるＳｉＯ２膜
パターン５５Ｐ を残留させ、このＳｉＯ２膜パターン
５５Ｐ により付着強度を高めてフィン蓄積電極５８の
剥落を防止する方法も試みられたが、この方法によると
、蓄積容量が大幅に低下し、ＤＲＡＭの信頼度が低下す
るという問題があった。
【００１０】そこで本発明は、蓄積電極のフィン状加工
に際し、蓄積容量の低下をもたらさずに蓄積電極の剥落
を防止する方法を提供し、ＤＲＡＭの製造歩留りや信頼
性を向上させることを目的とする。
に際し、蓄積容量の低下をもたらさずに蓄積電極の剥落
を防止する方法を提供し、ＤＲＡＭの製造歩留りや信頼
性を向上させることを目的とする。
【００１１】
【課題を解決するための手段】上記課題は、半導体基板
上に、所定の等方性エッチング手段によりエッチングさ
れる第１の絶縁膜とエッチングされない第２の絶縁膜及
びエッチングされる第３の絶縁膜を、順次積層形成する
工程、異方性のドライエッチング手段により該第３、第
２、第１の絶縁膜を貫通し該半導体基板面を表出するコ
ンタクト窓を形成する工程、該所定の等方性エッチング
手段により全面エッチングを行って該コンタクト窓側壁
面に該第２の絶縁膜の端部を突出せしめる工程、該第２
の絶縁膜の突出部を有するコンタクト窓の内面及び該第
３の絶縁膜上に一体の導電膜を形成する工程、該導電膜
をパターニングして該コンタクト窓の内面から該第３の
絶縁膜上に延在する蓄積電極を形成する工程、該蓄積電
極の延在部下の該第３の絶縁膜を除去して該蓄積電極を
フィン状に形成する工程を有する本発明による半導体装
置の製造方法によって解決される。
上に、所定の等方性エッチング手段によりエッチングさ
れる第１の絶縁膜とエッチングされない第２の絶縁膜及
びエッチングされる第３の絶縁膜を、順次積層形成する
工程、異方性のドライエッチング手段により該第３、第
２、第１の絶縁膜を貫通し該半導体基板面を表出するコ
ンタクト窓を形成する工程、該所定の等方性エッチング
手段により全面エッチングを行って該コンタクト窓側壁
面に該第２の絶縁膜の端部を突出せしめる工程、該第２
の絶縁膜の突出部を有するコンタクト窓の内面及び該第
３の絶縁膜上に一体の導電膜を形成する工程、該導電膜
をパターニングして該コンタクト窓の内面から該第３の
絶縁膜上に延在する蓄積電極を形成する工程、該蓄積電
極の延在部下の該第３の絶縁膜を除去して該蓄積電極を
フィン状に形成する工程を有する本発明による半導体装
置の製造方法によって解決される。
【００１２】
【作用】図１は本発明の原理説明用の工程断面斜視図で
ある。即ち本発明の方法においては、所定の等方性エッ
チング手段、例えば弗酸系の液によるウェットエッチン
グに、溶解性を有する第１のＳｉＯ２膜３と、溶解性を
持たないＳｉ３Ｎ４ 膜４と、溶解性を持つ第２のＳｉ
Ｏ２膜５とが順次積層された３層構造の下層絶縁膜を半
導体基板１上に形成し、通常の異方性ドライエッチング
手段で、図１（ａ） に示すように、上記下層絶縁膜を
貫通し半導体基板１面を表出するストレートのコンタク
ト窓７を形成した後、所定の等方性エッチング手段即ち
弗酸系の液による全面ウェットエッチングを行い、第１
のＳｉＯ２膜３と第２のＳｉＯ２膜５とを所定の深さに
エッチングする。これによりコンタクト窓７の側壁面に
表出している第１、第２のＳｉＯ２膜３、５の端面も所
定の深さにエッチングされ、図１（ｂ） に示すように
、コンタクト窓７の側壁面に上記エッチング液に溶解性
を持たないＳｉ３Ｎ４ 膜４の端部が所定の高さで突出
する。本発明の方法においては上記のようにコンタクト
窓７の側壁面にＳｉ３Ｎ４膜４の端部を突出させた後（
４Ｐは突出部）、図１（ｃ） に示すように、このコン
タクト窓７の内面から第２のＳｉＯ２膜５上に導出され
る蓄積電極１０８ を形成するので、この蓄積電極１０
８ は前記Ｓｉ３Ｎ４ 膜４の突出端部４Ｐを介して下
層絶縁膜に咬止された構造になり、図示しない後工程に
おいて蓄積電極１０８ の第２のＳｉＯ２膜５上への延
在部下の第２のＳｉＯ２膜５をウェットエッチング手段
で選択的に除去して蓄積電極１０８ をフィン状に形成
する際に、蓄積電極１０８ の基板１に対するコンタク
ト不良があったり、蓄積電極１０８ とＳｉ３Ｎ４ 膜
４、第１のＳｉＯ２膜３等との界面への薬品のしみ込み
があったりしてフィン状に形成された蓄積電極の密着性
が低下した場合でも、フィン状蓄積電極がエッチング液
中へ剥落離散することがなくなり、導電性粒子による基
板面の汚染が防止されて、ＤＲＡＭの製造歩留りは向上
する。また前記従来の改良例のように蓄積電極のフィン
状部の下部に密着性強化用の絶縁膜パターンを設ける必
要がないので、蓄積容量の低下がなくセルの信頼性が確
保される。
ある。即ち本発明の方法においては、所定の等方性エッ
チング手段、例えば弗酸系の液によるウェットエッチン
グに、溶解性を有する第１のＳｉＯ２膜３と、溶解性を
持たないＳｉ３Ｎ４ 膜４と、溶解性を持つ第２のＳｉ
Ｏ２膜５とが順次積層された３層構造の下層絶縁膜を半
導体基板１上に形成し、通常の異方性ドライエッチング
手段で、図１（ａ） に示すように、上記下層絶縁膜を
貫通し半導体基板１面を表出するストレートのコンタク
ト窓７を形成した後、所定の等方性エッチング手段即ち
弗酸系の液による全面ウェットエッチングを行い、第１
のＳｉＯ２膜３と第２のＳｉＯ２膜５とを所定の深さに
エッチングする。これによりコンタクト窓７の側壁面に
表出している第１、第２のＳｉＯ２膜３、５の端面も所
定の深さにエッチングされ、図１（ｂ） に示すように
、コンタクト窓７の側壁面に上記エッチング液に溶解性
を持たないＳｉ３Ｎ４ 膜４の端部が所定の高さで突出
する。本発明の方法においては上記のようにコンタクト
窓７の側壁面にＳｉ３Ｎ４膜４の端部を突出させた後（
４Ｐは突出部）、図１（ｃ） に示すように、このコン
タクト窓７の内面から第２のＳｉＯ２膜５上に導出され
る蓄積電極１０８ を形成するので、この蓄積電極１０
８ は前記Ｓｉ３Ｎ４ 膜４の突出端部４Ｐを介して下
層絶縁膜に咬止された構造になり、図示しない後工程に
おいて蓄積電極１０８ の第２のＳｉＯ２膜５上への延
在部下の第２のＳｉＯ２膜５をウェットエッチング手段
で選択的に除去して蓄積電極１０８ をフィン状に形成
する際に、蓄積電極１０８ の基板１に対するコンタク
ト不良があったり、蓄積電極１０８ とＳｉ３Ｎ４ 膜
４、第１のＳｉＯ２膜３等との界面への薬品のしみ込み
があったりしてフィン状に形成された蓄積電極の密着性
が低下した場合でも、フィン状蓄積電極がエッチング液
中へ剥落離散することがなくなり、導電性粒子による基
板面の汚染が防止されて、ＤＲＡＭの製造歩留りは向上
する。また前記従来の改良例のように蓄積電極のフィン
状部の下部に密着性強化用の絶縁膜パターンを設ける必
要がないので、蓄積容量の低下がなくセルの信頼性が確
保される。
【００１３】
【実施例】以下本発明の方法を、一実施例について、図
２及び図３に示す工程断面図を参照して具体的に説明す
る。なお全図を通じ同一対象物は同一符合で示す。
２及び図３に示す工程断面図を参照して具体的に説明す
る。なお全図を通じ同一対象物は同一符合で示す。
【００１４】図２（ａ） 参照
本発明の方法によりＤＲＡＭの具備するフィン構造キャ
パシタを形成するに際しては、通常の方法により図示し
ないワード線の形成を終わり、この図示しないワード線
と図示しないフィールド酸化膜をマスクにして蓄積ノー
ドとなる例えばｎ＋ 型領域１２が形成されたｐ型Ｓｉ
基板１１上に、先ずＣＶＤ 法により、厚さ１０００〜
２０００Å程度の第１のＳｉＯ２膜１３、厚さ ５００
Å程度のＳｉ３Ｎ４ 膜１４及び厚さ ５００〜１００
０Å程度の第２のＳｉＯ２膜１５を順次積層形成する。 ここで、第１のＳｉＯ２膜１３及び第２のＳｉＯ２膜１
４は所定の等方性エッチング手段である弗酸（ＨＦ）系
の液によるウェットエッチングにおいてエッチング性を
有する膜であり、Ｓｉ３Ｎ４ 膜１４はエッチング性を
持たない膜である。
パシタを形成するに際しては、通常の方法により図示し
ないワード線の形成を終わり、この図示しないワード線
と図示しないフィールド酸化膜をマスクにして蓄積ノー
ドとなる例えばｎ＋ 型領域１２が形成されたｐ型Ｓｉ
基板１１上に、先ずＣＶＤ 法により、厚さ１０００〜
２０００Å程度の第１のＳｉＯ２膜１３、厚さ ５００
Å程度のＳｉ３Ｎ４ 膜１４及び厚さ ５００〜１００
０Å程度の第２のＳｉＯ２膜１５を順次積層形成する。 ここで、第１のＳｉＯ２膜１３及び第２のＳｉＯ２膜１
４は所定の等方性エッチング手段である弗酸（ＨＦ）系
の液によるウェットエッチングにおいてエッチング性を
有する膜であり、Ｓｉ３Ｎ４ 膜１４はエッチング性を
持たない膜である。
【００１５】図２（ｂ） 参照
次いでこの基板上に、前記ｎ＋ 型領域１２の上部に開
口を有するレジスト膜１６を形成し、このレジスト膜１
６をマスクにし、異方性のエッチング手段である例えば
４弗化炭素（ＣＦ４） と３弗化メタン（ＣＨＦ３）と
の混合ガスによるリアクティブイオンエッチング処理に
より、前記第２のＳｉＯ２膜１５及びＳｉ３Ｎ４ 膜１
４、第１のＳｉＯ２膜１３を貫いてｎ＋ 型領域１２を
表出するストレートのコンタクト窓１７を形成する。
口を有するレジスト膜１６を形成し、このレジスト膜１
６をマスクにし、異方性のエッチング手段である例えば
４弗化炭素（ＣＦ４） と３弗化メタン（ＣＨＦ３）と
の混合ガスによるリアクティブイオンエッチング処理に
より、前記第２のＳｉＯ２膜１５及びＳｉ３Ｎ４ 膜１
４、第１のＳｉＯ２膜１３を貫いてｎ＋ 型領域１２を
表出するストレートのコンタクト窓１７を形成する。
【００１６】図２（ｃ） 参照
次いで上記レジスト膜１６を除去した後、所定の等方性
エッチング手段であるＨＦ系の液による全面ウェットエ
ッチングを行い、第２のＳｉＯ２膜１５及び第１のＳｉ
Ｏ２膜１３の表出面を ３００〜５００ Å程度の深さ
にエッチングする。
エッチング手段であるＨＦ系の液による全面ウェットエ
ッチングを行い、第２のＳｉＯ２膜１５及び第１のＳｉ
Ｏ２膜１３の表出面を ３００〜５００ Å程度の深さ
にエッチングする。
【００１７】ここで、コンタクト窓１７の側壁面に表出
する第２のＳｉＯ２膜１５及び第１のＳｉＯ２膜１３の
端部も ３００〜５００ Å程度の深さにエッチングさ
れ、上記エッチング手段に非エッチング性を有するＳｉ
３Ｎ４ 膜１４の端部が ３００〜５００ Å程度の長
さで突出する。なお、１４Ｐ はＳｉ３Ｎ４ 膜１４の
突出部を示す。
する第２のＳｉＯ２膜１５及び第１のＳｉＯ２膜１３の
端部も ３００〜５００ Å程度の深さにエッチングさ
れ、上記エッチング手段に非エッチング性を有するＳｉ
３Ｎ４ 膜１４の端部が ３００〜５００ Å程度の長
さで突出する。なお、１４Ｐ はＳｉ３Ｎ４ 膜１４の
突出部を示す。
【００１８】図２（ｄ） 参照
次いでＣＶＤ 法により、上記コンタクト窓１７の内面
を含む基板上即ち第２のＳｉＯ２膜１５上に、蓄積電極
の材料である厚さ２０００〜３０００Å程度の第１のポ
リＳｉ層を形成し、通常の不純物導入手段により不純物
を導入してこのポリＳｉ層に導電性を付与した後、通常
のフォトリソグラフィによりパターニングを行い、前記
コンタクト窓１７内から第２のＳｉＯ２膜１５上に導出
延在するポリＳｉ蓄積電極１１８ を形成する。
を含む基板上即ち第２のＳｉＯ２膜１５上に、蓄積電極
の材料である厚さ２０００〜３０００Å程度の第１のポ
リＳｉ層を形成し、通常の不純物導入手段により不純物
を導入してこのポリＳｉ層に導電性を付与した後、通常
のフォトリソグラフィによりパターニングを行い、前記
コンタクト窓１７内から第２のＳｉＯ２膜１５上に導出
延在するポリＳｉ蓄積電極１１８ を形成する。
【００１９】図３（ａ） 参照
次いで、従来同様、例えばＨＦ系の液による全面ウェッ
トエッチングを行い、ポリＳｉ蓄積電極１１８ の第２
のＳｉＯ２膜１５上への延在部の下部を含む第２のＳｉ
Ｏ２膜１５を完全に除去してフィン状のポリＳｉ蓄積電
極１８を形成する。
トエッチングを行い、ポリＳｉ蓄積電極１１８ の第２
のＳｉＯ２膜１５上への延在部の下部を含む第２のＳｉ
Ｏ２膜１５を完全に除去してフィン状のポリＳｉ蓄積電
極１８を形成する。
【００２０】なおこの際、フィン状ポリＳｉ蓄積電極１
８はコンタクト窓１７の側壁部において、図示のように
Ｓｉ３Ｎ４ 膜突出部１４Ｐ により咬止されているの
で、蓄積電極１８の基板面即ちｎ＋ 型領域１２面への
コンタクト不良や、蓄積電極１８とＳｉ３Ｎ４ 膜４、
第１のＳｉＯ２膜３等との界面への薬品のしみ込み等が
あってその密着性が低下した場合にも、このフィン状蓄
積電極１８がエッチング液中へ剥落離散することはない
。
８はコンタクト窓１７の側壁部において、図示のように
Ｓｉ３Ｎ４ 膜突出部１４Ｐ により咬止されているの
で、蓄積電極１８の基板面即ちｎ＋ 型領域１２面への
コンタクト不良や、蓄積電極１８とＳｉ３Ｎ４ 膜４、
第１のＳｉＯ２膜３等との界面への薬品のしみ込み等が
あってその密着性が低下した場合にも、このフィン状蓄
積電極１８がエッチング液中へ剥落離散することはない
。
【００２１】図３（ｂ） 参照
次いで、従来通り、ＣＶＤ 法による厚さ６０〜７０Å
程度のＳｉ３Ｎ４ 膜の形成及びこのＳｉ３Ｎ４ 膜表
面部の熱酸化工程を経て、フィン状蓄積電極１８の表出
面を含む基板の表出面即ちＳｉ３Ｎ４ 膜４上に〔Ｓｉ
３Ｎ４ 膜＋ＳｉＯ２膜〕構成の誘電体膜１９を形成し
、次いで従来通り、前記フィン状蓄積電極１８のフィン
状部の下部を含む上記基板上にＣＶＤ 法により厚さ３
０００Å程度の第２のポリＳｉ層を形成し、この第２の
ポリＳｉ層に通常の方法により不純物を導入して導電性
を付与することによりポリＳｉ対向電極２０を形成し、
フィン状蓄積電極１８を有するフィン構造キャパシタが
完成する。
程度のＳｉ３Ｎ４ 膜の形成及びこのＳｉ３Ｎ４ 膜表
面部の熱酸化工程を経て、フィン状蓄積電極１８の表出
面を含む基板の表出面即ちＳｉ３Ｎ４ 膜４上に〔Ｓｉ
３Ｎ４ 膜＋ＳｉＯ２膜〕構成の誘電体膜１９を形成し
、次いで従来通り、前記フィン状蓄積電極１８のフィン
状部の下部を含む上記基板上にＣＶＤ 法により厚さ３
０００Å程度の第２のポリＳｉ層を形成し、この第２の
ポリＳｉ層に通常の方法により不純物を導入して導電性
を付与することによりポリＳｉ対向電極２０を形成し、
フィン状蓄積電極１８を有するフィン構造キャパシタが
完成する。
【００２２】なお、本発明の方法において所定の等方性
エッチング手段はウェットエッチング法に限られるもの
ではなく、等方性のドライエッチング方法であってもよ
い。また、第１、第２、第３の絶縁膜はエッチャントの
種類によって異なり、上記ＳｉＯ２膜、Ｓｉ３Ｎ４ 、
膜ＳｉＯ２膜に限られるものではない。
エッチング手段はウェットエッチング法に限られるもの
ではなく、等方性のドライエッチング方法であってもよ
い。また、第１、第２、第３の絶縁膜はエッチャントの
種類によって異なり、上記ＳｉＯ２膜、Ｓｉ３Ｎ４ 、
膜ＳｉＯ２膜に限られるものではない。
【００２３】更にまた、蓄積電極、対向電極の材料も、
上記ポリＳｉには限られない。上記実施例に示したよう
に本発明によれば、蓄積電極をフィン状に加工するエッ
チング工程において、フィン状蓄積電極がコンタクト窓
の側壁に形成された絶縁膜の突出部によって咬止されて
いるので、基板面から剥落することがない。従ってエッ
チング工程で剥落飛散したフィン状蓄積電極の付着によ
るセル間ショート等の障害は防止されフィン構造キャパ
シタを有するＤＲＡＭ等の製造歩留りが向上する。また
、上記のようにコンタクト窓側壁の突起によりフィン状
蓄積電極が基板面にしっかり咬止されるので、蓄積電極
のフィン状部の下部に密着度強化用の絶縁膜パターンを
設ける必要がなく、蓄積容量も充分に確保できる。
上記ポリＳｉには限られない。上記実施例に示したよう
に本発明によれば、蓄積電極をフィン状に加工するエッ
チング工程において、フィン状蓄積電極がコンタクト窓
の側壁に形成された絶縁膜の突出部によって咬止されて
いるので、基板面から剥落することがない。従ってエッ
チング工程で剥落飛散したフィン状蓄積電極の付着によ
るセル間ショート等の障害は防止されフィン構造キャパ
シタを有するＤＲＡＭ等の製造歩留りが向上する。また
、上記のようにコンタクト窓側壁の突起によりフィン状
蓄積電極が基板面にしっかり咬止されるので、蓄積電極
のフィン状部の下部に密着度強化用の絶縁膜パターンを
設ける必要がなく、蓄積容量も充分に確保できる。
【００２４】なお、本発明は多層フィン構造にも適用さ
れる。
れる。
【００２５】
【発明の効果】以上説明のように本発明によれば、蓄積
容量の低下をもたらさずに、フィン状構造形成に際して
の蓄積電極の剥落が防止されるので、フィン構造キャパ
シタを有するＤＲＡＭの製造歩留り及び信頼性の向上が
図れる。
容量の低下をもたらさずに、フィン状構造形成に際して
の蓄積電極の剥落が防止されるので、フィン構造キャパ
シタを有するＤＲＡＭの製造歩留り及び信頼性の向上が
図れる。
【図１】 本発明の原理説明用工程断面斜視図、
【図
２】 本発明の方法の一実施例の工程断面図（その１
）
２】 本発明の方法の一実施例の工程断面図（その１
）
【図３】 本発明の方法の一実施例の工程断面図（そ
の２）
の２）
【図４】 従来のフィン構造キャパシタの模式側断面
図
図
【図５】 従来のフィンキャパシタ形成方法の工程
断面図
断面図
【図６】 従来の改良方法の工程断面図
１ 半導体基板
３、１３ 第１のＳｉＯ２膜
４、１４ Ｓｉ３Ｎ４ 膜
４Ｐ Ｓｉ３Ｎ４ 膜突起部
５、１５ 第２のＳｉＯ２膜
７、１７ コンタクト窓
１１ ｐ型Ｓｉ基板
１２ ｎ＋ 型領域
１６ レジスト膜
１８ フィン状ポリＳｉ蓄積電極
１９ 誘電体膜
２０ ポリＳｉ対向電極
１０８ 蓄積電極
１１８ ポリＳｉ蓄積電極
Claims (2)
- 【請求項１】 半導体基板上に、所定の等方性エッチ
ング手段によりエッチングされる第１の絶縁膜とエッチ
ングされない第２の絶縁膜及びエッチングされる第３の
絶縁膜を、順次積層形成する工程、異方性のドライエッ
チング手段により該第３、第２、第１の絶縁膜を貫通し
該半導体基板面を表出するコンタクト窓を形成する工程
、該所定の等方性エッチング手段により全面エッチング
を行って該コンタクト窓側壁面に該第２の絶縁膜の端部
を突出せしめる工程、該第２の絶縁膜の突出部を有する
コンタクト窓の内面及び該第３の絶縁膜上に一体の導電
膜を形成する工程、該導電膜をパターニングして該コン
タクト窓の内面から該第３の絶縁膜上に延在する蓄積電
極を形成する工程、該蓄積電極の延在部下の該第３の絶
縁膜を除去して該蓄積電極をフィン状に形成する工程を
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記所定の等方性エッチング手段が弗
酸系の液によるウェットエッチング方法よりなり、且つ
前記第１、第３の絶縁膜が酸化シリコンよりなり、前記
第２の絶縁膜が窒化シリコンよりなることを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132519A JPH04357861A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132519A JPH04357861A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357861A true JPH04357861A (ja) | 1992-12-10 |
Family
ID=15083220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132519A Withdrawn JPH04357861A (ja) | 1991-06-04 | 1991-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798005B2 (en) * | 1995-11-20 | 2004-09-28 | Hitachi, Ltd. | Semiconductor memory device having large storage capacity and minimal step height between memory cell and peripheral circuits |
-
1991
- 1991-06-04 JP JP3132519A patent/JPH04357861A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798005B2 (en) * | 1995-11-20 | 2004-09-28 | Hitachi, Ltd. | Semiconductor memory device having large storage capacity and minimal step height between memory cell and peripheral circuits |
| US7196368B2 (en) | 1995-11-20 | 2007-03-27 | Renesas Technology Corp. | Semiconductor memory arrangements with crown shaped capacitor arrangements trenched in interlayer dielectric film |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |